KR20020032342A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 방법은 컨택트 홀의 형상변화를 방지할 수 있고, 작은 저항 또한 저항의 편차가 적은 컨택트부를 형성할 수 있으며, 기판 상에 도전체층을 형성하는 단계와, 도전체층 상에 절연층을 형성하는 단계와, 상기 절연체층을 관통하여 도전체층에 도달하도록 절연층의 컨택트 홀로서 사용되는 개구부를 형성하는 단계와, 개구부 바닥부분의 도전체층 표면에 형성된 자연 산화막을 플라즈마 에칭과 소정의 농도 및 소정의 압력의 불소 화합물 가스를 함유하는 에칭 가스에 의해 제거하는 단계를 포함하며, 상기 소정의 농도 및 소정의 압력은 자연 산화막의 에칭 양이 제어될 수 있는 범위로 설정된다.

Description

반도체 장치의 제조 방법{Method of producing semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것이고, 특히 형상비가 높은 경우에도 낮은 저항 및 저항의 편차가 적은 컨택트부(contact)를 형성할 수 있는 반도체 장치의 제조방법에 대한 것이다.
종래의 컨택트 홀의 형성방법을 도 1a 내지 도 1i를 참조하여 설명한다.
우선, 도 1a에 도시한 바와 같이 실리콘 기판(1) 상에, 예를 들어 실리콘 산화막으로 이루어진 층간 절연막(2)을 형성한다. 또는, 실리콘 기판(1)의 대신에 금속으로 이루어진 배선층(interconnection layer)이어도 좋다.
다음에, 도 1b에 도시한 바와 같이, 포토리소그래피 단계에 의해 레지스트(3)를 형성한다. 레지스트(3)를 마스크로 하여, 층간 절연막(2)에 에칭을 행하고 개구부(4)를 형성한다. 그 후, 도 1c에 도시한 바와 같이, 레지스트(3)를 제거한다. 따라서, 개구부(4)의 바닥부분의 실리콘 기판(1)에는 자연 산화막(5; native oxide)이 형성된다.
다음에, 도 1d에 도시한 바와 같이, 개구부(4)를 형성할 때의 에칭으로 인해 사선 부분에 퇴적된 반응생성물이나 자연 산화막(5)을 제거한다. 계속해서, 도 1e에 도시한 바와 같이, 개구부(4) 내 및 층간 절연막(2) 상에 예를 들어 화학기상성장법(CVD; chemical vapor deposition)에 의해 배리어 금속층(6)을 형성한다. 그 후, 도 1f에 도시된 바와 같이, 배리어 금속층(6) 상에 예를 들어 텅스텐(W) 등의 고융점 금속층으로 이루어진 플러그 금속층(7a)을 스퍼터링(sputtering)에 의해 형성한다.
다음에 도 1g에 도시된 바와 같이, 플러그 금속층(7a) 및 배리어 금속층(6)을 에칭한다. 이에 의해, 개구부(4) 내에 배리어 금속층(6)을 개재하여 플러그(7)가 형성된다. 계속하여, 도 1h에 도시한 바와 같이, 개구부(4) 상을 포함하는 전체 면에 예를 들어 알루미늄(Al) 또는 Al합금으로 이루어진 배선 금속층(8a)을 형성한다. 여기서, 배선 금속층(8a)을 형성하기 전에 층간 절연막(2) 상 및 플러그(7) 상에, 개구부(4) 내의 배리어 금속층(6)과 유사하게 Ti 등으로 이루어지는 배리어 금속층을 형성하여도 좋다.
그 후에, 도시하지 않은 레지스트를 마스크로 하여 배선 금속층(8a)에 에칭을 행하여, 도 1i에 도시한 바와 같이, 배선(8)이 형성된다. 이상의 단계에 의해, 실리콘 기판(1) 또는 도전체층과 상층의 배선(8)을 접속시키는 컨택트 홀이 형성된다.
상술한 종래의 컨택트 홀의 형성방법에서, 배리어 금속층(6)을 형성하는 전처리로서 개구부(4) 내의 자연 산화막(5)이 제거되지만, 이 단계는 습식 에칭 또는 아르곤(Ar) 스퍼터링에 의해 행해지는 경우가 많다. 습식 에칭에서는 불소산(HF; hydrofluoric acid)을 포함하는 용액이 사용된다. 습식 에칭의 경우, 프로세스 비용이 적다는 장점이 있다.
한편, Ar 스퍼터링은 컨택트 홀의 형상비가 높아짐에 따라, 채용되는 경우가 많아지고 있다. Ar 스퍼터링은 종래의 스퍼터링 장치를 사용하여 행할 수 있기 때문에, 자연 산화막의 제거후에, 계속하여 배선 또는 배리어 금속층을 그 위치(in-situ)에서 스퍼터링에 의해 형성할 수 있다.
요즈음에 반도체 장치의 미세화(miniaturization)에 따라, 컨택트 홀의 미세화 및 형상비의 증가가 진행되고 있다. 도 1e에 도시한 배리어 금속층(6)의 형성단계에서는 형상비가 예를 들어 7 이상이 된다. 예를 들어 개구부(4)의 상부 직경이 0.4 μm, 하부 직경이 0.22 μm이고, 개구부(4)의 높이 즉, 층간 절연막(2)의 막 두께가 3 μm인 높은 형상비의 경우에도, 개구부(4) 바닥부분의 자연 산화막이나 개구부(4) 측벽의 퇴적물을 충분히 제거할 필요가 있다.
그러나, 상기 습식 에칭 또는 Ar 스퍼터링에 의하면, 형상비의 증가에 따라 아래와 같은 문제점이 현저하게 된다. 이에 의해, 형상비가 높은 컨텍트 홀에서의저항의 상승이 심각하게 된다.
도 1d에 도시한 단계에서 습식 에칭을 행한 경우, 도 2a에 나타낸 바와 같이 개구부(4)의 상단 및 바닥부에 비교하여 측벽(층간 절연막(2))에서 수직 방향의 중간부분이 에칭되기 쉽다. 형상비의 증가에 의해, 습식 에칭에 필요한 시간이 길게 된다. 따라서, 개구부(4)의 수직 방향의 중간 부분에서 특히 습식 에칭이 진행되고, 에칭 종료후에 개구부(4)가 배럴(barrel) 형상으로 된다.
이에 의해, 개구부(4) 내에 예를 들어 텅스텐(W)으로 이루어지는 플러그 금속층(7a)을 양호한 스텝 커버리지(step coverage)로 매립하는 것이 불가능하게 된다. 결과적으로, 도 2b에 도시한 바와 같이, 배선의 일부가 되는 플러그(7)에 의해 공극(9; 보이드(void))이 형성된다.
또한, 도 2a에 도시한 바와 같이, 습식 에칭에 의해 개구부(4)의 상부 직경도 증가한다. 도 2a의 점선은 레지스트(3; 도 1b 참조)의 개구의 폭을 나타낸다. 개구부(4)의 상부 직경이 증가함에 의해 서로 인접하는 컨택트 홀 사이의 내압(耐壓; withstand voltage)을 유지하는 것이 곤란하게 된다. 최악의 경우에는, 컨택트 홀 사이가 단락된다.
Ar 스퍼터링의 경우에는 컨택트부가 손상을 입어 저항이 상승한다는 문제점이 일어난다. 형상비가 높은 컨택트 홀에서 Ar 스퍼터링을 행한 경우, 도 3a에 도시한 바와 같이 개구부(4) 바닥부분의 자연 산화막(5)이 균일하게 제거되지 않고, 개구부(4) 측벽 근방에서 자연 산화막(5)이 잔류하기 쉽다. 이 상태에서 도 3b에 도시된 바와 같이 배리어 금속층(6)이나 플러그(7) 등을 형성하면 컨택트 저항이높아진다.
자연 산화막(5)을 완전히 제거하고 소정의 저항값을 얻기 위해, 자연 산화막(5)만이 아니고 아래의 실리콘 기판(1) 표면에도 어느 정도의 스퍼터링이 행해진다. 이 스퍼터링이 과도하게 되면, 컨택트부(10)가 손상을 입는다. 예를 들어 실리콘 기판(1)의 표면이 손상을 입어 비결정질화(amorphous)되면, 상층에 형성된 배리어 금속층(6)과 실리콘의 반응성이 저하되어 계면에서 결함이 발생하기 쉽게 된다.
또는, 과도한 스퍼터링을 행하면 스퍼터링된 재료가 컨택트부(10)에 재부착되어 저항이 증가하는 경우도 있다.
이상과 같이, Ar 스퍼터링에 의하면, 스퍼터링이 충분하지 않은 경우와 과도한 스퍼터링을 행한 경우의 어느 한 경우에도 컨택트부의 저항이 상승한다.
상기와 같은 문제점을 해소하기 위해, 컨택트 홀의 형상의 변화를 일으키지 않고 또한 컨택트부의 저항 증가를 방지할 수 있는, 배선 형성의 전처리 방법이 필요하다. 습식 에칭이나 Ar 스퍼터링 이외의 전처리 방법으로서는 플라즈마 에칭을 들 수 있다.
예를 들어, 일본 특개평4-186827호 공보에는 컨택트 홀 내에 금속을 매립하기 전에 에칭 가스로서 불소를 함유하는 가스를 이용하고, 수소 가스를 첨가하여 플라즈마 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법이 공개되어 있다. 할로겐화물(halide)을 에칭 가스로 사용하여 반응성 이온 에칭(RIE; reactive ion etching)을 행한 경우, 실리콘 산화막의 에칭속도에 비교하여 실리콘의 에칭속도가높게 되고, 실리콘 기판상의 확산층이 크게 에칭된다.
그러므로, 일본 특개평4-186827호 공보에 기재된 방법에 의하면 수소 가스를 첨가하여 실리콘의 에칭 속도를 저하시키고 있다. 그러나, 챔버 내의 압력과 에칭 속도와의 관계에 대해서는 기재되어 있지 않다. 일 실시예로서 26 mTorr로 에칭을 행한 것이 기재되어 있다.
또한, 일본 특개평8-45915호 공보에는 금속층 상의 절연층을 건식 에칭하여, 금속층 표면에 도달하는 컨택트 홀을 형성하는 방법이 공개되어 있다. 이 컨택트 홀 형성방법은 에칭 가스에 질소 원자를 함유하는 가스를 첨가하고, 또한 질소 원자를 함유하는 가스의 양이 에칭 가스 중의 희석 가스(diluting gas)를 제외한 부분의 양의 약 4.5% 이상인 것을 특징으로 한다. 질소원자를 함유하는 가스로서 N2, NH4및 NF3을 들 수 있다.
상기 발명은 절연층을 건식 에칭하는 경우에 금속층의 표면이 플라즈마 중의 이온에 의해 스퍼터링되고 레지스트 또는 컨택트 홀의 측벽에 퇴적된 금속이 그 후의 세정 단계에 의해서도 제거될 수 없다는 문제를 해결하도록 되어 있다. NF3등 질소 원자를 함유하는 가스를 함유하는 에칭 가스를 사용하여 에칭을 행하는 단계는 상술한 도 1b에 도시한 단계에 대응한다.
그러므로, 금속층에 도달하는 개구부를 형성한 후에는, 도 1c에 도시한 단계와 유사하게 레지스트의 제거와 세정이 행해진다. 실시예에서는 질산에 의한 세정후에, 순수한 물에 의한 세정을 행하여, 포토레지스트나 컨택트 홀 측면의 퇴적물이 제거되는 것을 도시하고 있다.
이상과 같이, 일본 특개평8-45915호 공보에 기재된 플라즈마 에칭은 개구부의 형성단계에 적용되어 있고 레지스트의 제거 및 세정 후에, 개구부 바닥부의 금속층 표면에는 자연 산화막이 형성되는 것이 예상된다. 따라서, 자연 산화막을 제거하기 위해서는 다른 별도의 처리가 필요하다.
일본 특개평 8-330537호 공보에도 반도체 기판 상에 형성된 층간 절연막에 반도체 기판이 노출되는 컨택트 홀을 개구하는 단계와, 플라즈마 에칭에 의해 컨택트 홀 바닥부의 자연 산화막을 제거하는 단계와, 컨택트 홀을 개재하여 반도체 기판과 접촉하는 배선층을 형성하는 단계를 갖는 반도체 장치의 제조방법이 기재되어 있다. 이 제조방법은 플라즈마 생성실과 에칭 반응실이 분리된 화학적 건식 에칭(CDE; chemical dry etching) 장치에 의해 에칭 가스에 NF3을 사용하여 플라즈마 생성실 내보다 에칭 반응실 내를 저압으로 하여 플라즈마 에칭 처리를 실시하는 것을 특징으로 한다.
상기 발명은 습식 에칭 또는 등방성 건식 에칭에 의한 컨택트 홀 측벽의 에칭의 문제를 해결하기 위해 이루어져 있다. 이방성 건식 에칭(anisotropic dry-etching)을 행하면 상기 Ar 스퍼터링과 유사하게 기판으로의 손상이 문제가 되지만, 등방성 건식 에칭에 의하면 습식 에칭과 유사하게 컨택트 홀의 형상변화가 문제가 된다.
일본 특개평8-330537호 공보에 기재된 에칭방법에 의하면, 플라즈마 생성실과 에칭 반응실을 분리하여 질량이 가볍고 이동도가 큰 전자를 플라즈마 생성실의측벽으로 이동시킨다. 이에 의해, 플라즈마 생성실의 측벽에 피복부(sheath)가 형성된다. 이 피복부에 의해 하전된 라디칼(charged radical)이 가속되어 플라즈마 생성실의 측벽에 입사된다. 하전되지 않은 중성의 라디칼은 에칭 반응실로 이동하여 에칭에 관여한다. 플라즈마 생성실내보다도 에칭 반응실내가 저압으로 되어 있기 때문에 에칭 반응실에 입사된 중성 라디칼의 평균자유행정(mean free path)이 길게 되어 중성 라디칼이 컨택트 홀에 방향성을 갖고 입사된다.
이 제조 방법에 의하면, 에칭 가스가 NF3에 한정되어 있고, 에칭 속도를 제어하기 위해 다른 가스를 첨가하지 않고 있다. 저 에너지의 중성 라디칼을 선택적으로 사용하여 에칭을 행하여, 기판의 손상을 방지하고 있다. 에칭 반응실 내의 압력은 입사되는 중성 라디칼에 방향성을 갖게 하도록 제어된다. 또한, 반도체 기판 표면 이외에, 예를 들어 금속층 표면으로의 적용에 대해서는 특히 기재되어 있지 않다. 또한, 플라즈마 생성실과 에칭 반응실이 분리되어 있기 때문에, 자연 산화막을 제거하는 전처리 단계 이후에, 배선층을 형성하기 위한 금속 CVD를 그 위치에서 행하기 곤란하다.
일본 특개평4-72621호 공보에는 볼소 가스와 수소가 도입되고 이들 가스에 의해 고온(양호하게는 850℃ 이하) 또한 고진공의 상태로 자연 산화막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법이 개시되어 있다. 이 방법에 의하면, 불소 화합물 가스 중에 수소 가스를 첨가하여 불소 라디칼의 농도 조정을 행하고, 산화 실리콘의 에칭율을 제어하고, 산화 실리콘과 실리콘의 선택비를 향상시키고 있다.
불소 화합물 가스로서 NF3, SF6, CF4등을 들 수 있다. 탄소를 함유하는 가스를 에칭 가스에 사용한 경우에는 컨택트 홀 측벽에 반응 생성물이 퇴적하는 문제가 일어나기 쉽다.
일본 특개평6-338478호 공보 및 일본 특개평10-321610호 공보에는, 수소 함유 가스를 플라즈마화(수소 플라즈마 다운플로우(downflow) 처리)하여 얻어진 활성화 가스에 NF3가스 또는 NF3함유가스를 첨가하여 자연 산화막이 제거되는 반도체 장치의 제조 방법이 개시되어 있다. 일본 특개평6-338478호는 NF3가스가 수소-함유 가스의 활성화 가스로 첨가될 때, 처리 시간이 NF3가스를 첨가하지 않은 경우에 비교하여 단축됨을 기재하고 있다.
또한, 일본 특개평10-321610호 공보에는 웨이퍼를 실온보다 낮은 소정의 온도로 냉각시켜 상기 특개평6-338478호 공보에 기재되어 있는 바와 같은 수소 플라즈마 다운플로우 처리를 행하여 자연 산화막과 그 이외의 산화막 예를 들어, CVD에 의해 형성된 실리콘 산화막이나 BPSG(borophosphosilicate glass)막 등의 에칭 선택비를 높게 하고, 자연 산화막을 보다 선택적으로 제거할 수 있음이 기재되어 있다.
이들 일본 특개평6-338478호 공보 및 특개평10-321610호 공보에 기재된 수소 플라즈마 다운플로우 처리에 의하면, NF3는 플라즈마 발생 영역 이외로 도입된다. 따라서, NF3는 수소 라디칼과 반응하여 활성화되지만, 플라즈마 발생영역의 전계에의해 활성화되는 것은 아니다. 주로 수소 라디칼에 의해 자연 산화막의 제거를 행하는 경우, 처리시간이 길게 된다.
이상과 같이, 불소 화합물 가스를 이용한 플라즈마 에칭에 의해 배선형성의 전처리를 행하는 것은 이미 공개되어 있다. 그러나, 컨택트 저항을 보다 저감시키기 적합한 에칭 조건 등에 대해서는 충분히 검토되어 있지 않다.
본 발명은 상기 문제점을 감안하여 이루어진 것이고, 따라서 본 발명은 컨택트 홀의 형상변화를 방지할 수 있고, 낮은 저항 또한 저항의 편차가 적은 컨택트부를 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은 기판 상에 도전체층을 형성하는 단계와, 상기 도전체층 상에 절연층을 형성하는 단계와, 상기 절연체층을 관통하여 도전체층에 도달하도록 절연층의 컨택트 홀로서 사용되는 개구부를 형성하는 단계와, 소정의 농도 및 소정의 압력의 불소 화합물 가스를 함유하는 에칭 가스를 사용하는 플라즈마 에칭에 의해 상기 개구부 바닥부분의 도전체층 표면에 형성된 자연 산화막을 제거하는 단계를 포함하며, 상기 소정의 농도 및 소정의 압력은 자연 산화막의 에칭 양이 제어될 수 있는 범위로 설정되는 것을 특징으로 한다.
양호하게는 상기 불소 화합물 가스가 3불소화 질소(NF3) 가스를 함유한다.양호하게는 상기 NF3가스의 소정의 농도의 상한이 대략 10%이다. 양호하게는 상기 에칭 가스가 헬륨(He) 가스를 함유한다. 양호하게는 상기 소정의 압력이 대략 10 mTorr(≒1.33 Pa) 이하이다. 양호하게는 상기 에칭 양이 열산화막으로 환산하여 대략 0.5 내지 10 nm이다. 본 발명의 반도체 장치의 제조 방법은 양호하게는 상기 플라즈마 에칭 후에 상기 기판을 이동시키지 않고 적어도 상기 개구부 내에 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
양호하게는 상기 플라즈마 에칭이 유도결합 플라즈마(ICP) 에칭, 병렬평판형 에칭, 전자 사이클로트론 공명(ECR) 에칭 또는 고밀도 플라즈마(HDP) 에칭을 포함한다.
양호하게는 도전체층이 실리콘(Si)층, 고융점 금속 실리사이드층, 고융점 금속층, 고융점 금속 질화물층, 알루미늄(Al)층 또는 Al 합금층을 포함한다.
보다 바람직하게는, 상기 고융점 금속 실리사이드층은 코발트실리사이드(CoSix)층, 티타늄실리사이드(TiSix)층, 또는 텅스텐실리사이드(WSix)층을 포함한다.
보다 바람직하게는, 상기 고융점 금속층은 티타늄(Ti)층, 텅스텐(W)층 또는 탄탈륨(Ta)층을 포함한다.
보다 바람직하게는, 상기 고융점 금속 질화물은 질화 티타늄(TiN), 질화 텅스텐(WN) 또는 질화 탄탈륨(TaN)을 포함한다. 보다 바람직하게는, 상기 Al 합금층은 AlCu층을 포함한다.
이에 의해, 형상비가 높은 컨택트 홀을 형성하는 경우에도 자연 산화막을 제거할 수 있고 또한 개구부 바닥부에 노출되는 아래층으로의 손상을 저감시킬 수 있기 때문에 컨택트 저항을 저감시킬 수 있게 된다. 또한, 본 발명의 반도체 장치의 제조방법에 있어서, NF3을 이용하여 플라즈마 에칭을 행하여 탄소를 함유하는 퇴적물이 컨택트 홀 내에 형성되는 것을 방지할 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면 층간 절연층에 개구부를 형성한 후에 개구부 내에 플라즈마 에칭에 의한 전처리를 행하는 단계와, 개구부 내에 배선층을 형성하는 단계를 그 위치(in-situ)에 행할 수 있다.
도 1a 내지 도 1i는 종래 기술의 반도체 장치 제조 단계의 단면도.
도 2a 및 도 2b는 종래 기술의 반도체 장치의 제조방법에서 배선(interconnection) 형성의 전처리로서 습식 에칭(wet etching)을 행한 경우의 문제점을 나타내는 단면도.
도 3a 및 도 3b는 종래의 반도체 장치의 제조방법에서 배선 형성의 전처리로서 Ar 스퍼터링을 행한 경우의 문제점을 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 사용될 수 있는 ICP형 에칭장치의 개략도.
도 5a 내지 도 5i는 본 발명의 실시예 1 내지 3의 반도체 장치의 제조 단계의 단면도.
도 6 내지 도 9는 본 발명의 실시예 4의 결과를 나타내는 그래프이고, 콘택트 홀의 형상비의 증가에 따른 컨택트 저항의 변화에 대해 종래의 제조방법에 따른 경우와 본 발명의 제조방법에 의한 경우를 비교한 도면.
도 10은 본 발명의 실시예 5에 따라 에칭 양의 변화에 따른 컨택트 저항의 변화를 나타내는 도면.
도 11은 본 발명의 실시예 6에 따라 NF3농도 변화에 따른 컨택트 저항의 변화를 나타내는 도면.
도 12는 본 발명의 실시예 7에 따른 본 발명의 반도체장치의 제조방법에 사용될 수 있는 병렬평판형 플라즈마 에칭 장치의 개략도.
도 13은 본 발명의 실시예 7에 따른 본 발명의 반도체장치의 제조방법에 사용될 수 있는 ECR형 플라즈마 에칭 장치의 개략도.
도 14는 본 발명의 실시예 7에 따른 본 발명의 반도체장치의 제조방법에 사용될 수 있는 HDP 에칭 장치의 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
11: 에칭 장치12: 반응실
이하에, 본 발명의 반도체 장치의 제조 방법의 실시예에 대해 도면을 참조하여 설명한다.
실시예 1
도 4는 본 실시예의 반도체 장치의 제조 방법에 있어서, 컨택트 홀 바닥부의 자연 산화물을 에칭하는데 이용되는 에칭 장치의 개략도이다. 도 4에 도시된 에칭 장치(11)는 단일 웨이퍼 처리 방식(single wafer treatment type)의 ICP형 에칭 장치이다. 반응실(12) 내의 가스 도입부(13; gas introduction port)로부터 화살표 방향으로 에칭 가스가 도입된다. 가스 도입부(13)는 위쪽에서 보아 원형으로 형성되어 있다. 웨이퍼(14)는 하부 전극(15) 상에 배치되어 있다. 코일 식의 상부전극(16)은 돔(17; dome)의 주위에 배치되어 있다.
상기 에칭 장치를 사용하여 이하에 나타내는 단계에 따라 컨택트 홀을 형성한다.
우선, 도 5a에 도시된 바와 같이, 실리콘 기판(21) 상에 예를 들어 실리콘 산화막으로 이루어지는 층간절연막(22)을 형성한다. 다음에 도 5b에 도시된 바와 같이 포토리소그래피 단계에 의해 레지스트(23)를 형성한다. 레지스트(23)를 마스크로 하여 층간 절연막(22)에 에칭을 행하고, 개구부(24)를 형성한다. 그 후 도 5c에 도시된 바와 같이 레지스트(23)를 제거한다. 개구부(24) 바닥부의 실리콘 기판(21)의 표면에는 자연 산화막(25)이 형성된다.
다음에 도 5d에 도시된 바와 같이, 배선 형성의 전처리로서, 도 4에 도시된 에칭 장치를 사용하여 에칭을 행한다. 이에 의해 개구부(24)를 형성할 때의 에칭에 의해 사선부분에 퇴적된 반응 생성물이나, 개구부(24) 바닥부에 형성된 자연 산화막(25)을 제거한다.
에칭 조건은 NF3가스 유량 3 sccm, He 가스 유량 47 sccm, RF파워<1> 100W, RF파워<2> 100W, 압력 4.5 mTorr(≒0.6 Pa), 기판 온도는 상온으로 한다. 여기서, RF파워<1>은 상부 전극(16)의 출력, RF파워<2>는 하부 전극(15)의 출력이다.
자연 산화막은 두께가 수 nm정도의 박막이고, 제거될지 여부의 판정을 행하는 것은 가능하지만, 에칭 속도를 측정하는 것은 현상태에서는 곤란하다. 예를 들어 퓨리에 변환 적외선 분광법(FT-IR; Fourier transform infrared spectroscopy)에 의한 분석으로부터 자연산화막의 막의 품질은 CVD막 등의 퇴적된 실리콘 산화막의 품질보다도 열산화막의 품질에 근접함이 알려져 있다. 열산화막의 에칭 양은 막두께 측정기를 사용하여 측정할 수 있다.
그러므로, 열산화막의 에칭 양을 측정하고, 에칭 시간과 에칭 양을 대응시킨다. 이 결과를 이용하여 소정의 에칭 시간에서의 열산화막의 에칭 양과, 자연 산화막의 에칭 양이 등가인 것으로 간주되고, 자연 산화막의 에칭 양을 열 산화막의 에칭 양으로 환산한다.
도 5d에 나타낸 단계에서 에칭 양과 컨택트 저항과의 관계를 조사하기 위해, 4개의 에칭 양(7 nm, 5 nm, 3 nm, 1 nm)으로 에칭을 행한다.
이어서, 도 5e에 도시된 바와 같이, 개구부(24)내 및 층간 절연막(22)상에 예를 들어 CVD에 의해 배리어 금속층(26)을 형성한다. 이 CVD는, 도 5d에 도시된 전처리 단계의 후에, 그 위치(in-situ)에서 행할 수 있다. 그 후에, 도 5f에 도시된 바와 같이 배리어 금속층(26) 상에 예를 들어 W 등의 고융점 금속으로 이루어진 플러그 금속층(27a)을 스퍼터링에 의해 형성한다.
다음에 도 5g에 도시된 바와 같이 플러그 금속층(27a) 및 배리어 금속층(26)을 에칭한다. 이에 의해 개구부(24) 내에 배리어 금속층(26)을 개재하여 플러그(27)가 형성된다. 이어서, 도 5h에 도시된 바와 같이 개구부(24) 상을 포함하는 전체 면에 예를 들어 Al 또는 Al합금으로 이루어지는 배선 금속층(28a)을 형성한다.
그 후, 도시되지 않은 레지스트를 마스크로 하여 배선 금속층(28a)에 에칭을 행하여, 도 5i에 도시된 바와 같이 배선(28)이 형성된다. 이상의 단계에 의해 실리콘 기판(21)과 상층의 배선(28)을 접속하는 컨택트 홀이 형성된다.
도 5d에 나타낸 단계에서 에칭 양이 변화된 4개의 경우에서, 컨택트 저항은 대략 동등하였다. 또한, 이들 컨택트 저항은 종래의 습식 에칭 또는 Ar 스퍼터링에 의한 전처리를 행한 경우에 비교하여 저감된다. 따라서, 자연 산화막의 에칭 양이 열산화막으로 환산하여 적어도 1 nm 내지 7 nm의 범위에 있을 때, 낮은 저항 및 저항의 편차가 적은 컨택트부를 형성할 수 있음을 알 수 있다.
Ar 스퍼터링에 의하면 Ar이 컨택트 홀의 바닥부에 수직으로 입사하고 물리적으로 자연 산화막을 제거한다. 따라서, 컨택트 홀의 측벽 근방의 자연 산화막은 제거되기 어렵고, 자연 산화막을 완전히 제거하는데는 스퍼터링을 10 nm 이상 예를 들어 18 nm 정도 행할 필요가 있다. 이에 의해 기판이 손상을 받아 컨택트 저항이 증가하는 요인이 된다.
이에 대해, 상기의 본 실시예의 반도체 장치의 제조 방법에 의하면 NF3가스를 사용한 에칭을 행하기 때문에 에칭 가스가 도달하면 컨택트 홀의 측벽이나, 측벽과 바닥면의 경계부에서도 에칭 반응이 진행된다. 따라서 종래의 방법에 비교하여 에칭 양을 저감시킬 수 있고, 기판 또는 아래의 도전체층으로의 손상을 적게 할 수 있다.
실시예 2
본 실시예의 반도체 장치의 제조 방법은 실시예 1의 도 5d에 도시한 단계의에칭 조건을 변경한 것이다. 에칭 조건은 NF3가스유량 3 sccm, He 가스유량 70 sccm, RF파워<1> 100W, RF파워<2> 100W, 압력 5 mTorr(≒0.67 Pa), 기판 온도는 상온으로 한다.
실시예 1의 에칭 조건에 의하면 NF3농도는 6%이고, 실시예 2의 에칭 조건에 의하면 NF3농도는 4%이다. 실시예 2의 경우 실시예 1의 경우에 비교하여 에칭 속도가 다소 느리게 되고, 에칭 양의 제어가 용이하게 된다. 그러나, 이들 에칭 조건에 의하면 자연 산화막이 극히 단시간에 제거되기 때문에 에칭 속도가 저하되어도 재료 처리량(throughput)에는 영향이 없다.
실시예 2에 나타낸 에칭 처리를 배리어 금속층의 형성 전에 행한 경우에도, 실시예 1과 동등한 컨택트 저항이 얻어진다. 따라서 실시예 2의 에칭 조건의 경우에도 실리콘 기판에 손상을 주지 않고 자연 산화막을 충분히 제거할 수 있음이 시사된다.
실시예 3
본 실시예의 반도체 장치의 제조 방법은 실시예 1의 도 5d에 도시된 에칭 단계의 후에 에칭 장치 내를 대기에 개방한 다음 도 5e에 도시된 배리어 금속층(26)의 형성을 행한 것이다. 그 이외에는 실시예 1과 유사하다. 본 실시예에 의하면 실시예 1과 유사하게 낮은 저항의 컨택트를 형성할 수 있다.
통상 자연 산화막을 제거한 후에 대기에 개방하면 다시 자연 산화막이 형성되기 때문에, 컨택트 저항은 증가된다. 그러나 본 실시예에 의하면 컨택트 저항의 증가가 보이지 않았다. 그 원인은 명확하지 않지만 예를 들어 플라즈마 처리에 의해 실리콘 기판에 결합된 불소가 자연 산화막의 성장을 방지한 것으로 생각된다.
실시예 4
컨택트 홀 직경을 축소시키고 컨택트 홀의 형상비가 높게 되면 컨택트 저항은 증가된다. 배선 형성의 전처리를 HF를 이용한 습식 에칭, Ar 스퍼터링, 또는 NF3(4%)를 이용한 플라즈마 에칭에 의해 행하고, 컨택트 저항의 변화에 대해 비교한다. 컨택트는 실리콘 상에 형성된다. 그 결과를 도 6 내지 도 9에 도시하였다.
도 6은 컨택트 홀 직경 0.4 μm의 경우, 도 7은 컨택트 홀 직경 0.28 μm의 경우, 도 8은 컨택트 홀 직경 0.26 μm의 경우, 도 9는 컨택트 홀 직경 0.24 μm의 경우를 각각 도시한다. 이들 컨택트 홀의 높이는 동일하고 컨택트 홀의 직경이 작은 것만큼 형상비가 높다. 이들 컨택트 홀 직경은 마스크 패턴의 값이다. 이하, 에칭 양 또는 스퍼터링 양은 상술한 열산화막으로 환산한다.
도 6에 도시한 바와 같이, 컨택트 홀 직경이 0.4 μm일 때에는 Ar 스퍼터링을 13 nm 행한 경우에 명확히 컨택트 저항이 높게 된다. 이에 대해 다른 조건, 즉 습식 에칭을 3 nm행한 경우, Ar 스퍼터링을 7 nm행한 경우 및 NF3을 이용한 플라즈마 에칭을 7 nm행한 경우는 그래프 상에 곡선(plot)이 겹치고, 컨택트 저항에 큰 차는 없었다.
도 7에 도시한 바와 같이, 컨택트 홀 직경이 0.28 μm인 경우에, NF3을 이용한 플라즈마 에칭만에 의해 컨택트 홀 직경이 0.4 μm인 경우(도 6 참조)와 같은 작은 컨택트 저항이 얻어졌다. 그 이외의 전처리 방법의 경우에는 컨택트 홀 직경 0.4 μm의 경우보다도 저항이 증가하고 특히 Ar 스퍼터링의 경우에 컨택트 저항이 증가했다. 단, 13 nm의 Ar 스퍼터링의 경우는 컨택트 홀 직경 0.4 μm의 경우의 현저한 저항의 증가는 보이지 않았다.
도 8에 도시한 바와 같이 컨택트 홀 직경이 0.26 μm인 경우에, Ar 스퍼터링 또는 습식 에칭에 의하면 0.28 μm의 경우(도 7 참조)와 비교하여 컨택트 저항이 더욱 증가한다. 이에 대해 NF3을 이용한 플라즈마 에칭에 의하면 컨택트 저항은 약간만 증가하였다.
도 9에 도시한 바와 같이 컨택트 홀 직경을 0.24 μm로 한 경우, Ar 스퍼터링에 의하면 0.26 μm의 경우(도 8 참조)와 비교하여 컨택트 저항이 명확히 증가한다. 습식 에칭의 경우에도 컨택트 저항의 증가가 보이지만 NF3을 이용한 플라즈마 에칭에 의하면 컨택트 저항의 변화를 가장 작게 할 수 있다.
실시예 5
도 10은 NF3을 이용한 플라즈마 에칭에 의해 배선 형상의 전처리를 행하고, 에칭 양을 변화시킨 때의 컨택트 저항의 변화를 도시한다. NF3농도는 6%로 하였다. 컨택트는 실리콘 상에 형성했다. 참고를 위해, 7 nm의 Ar 스퍼터링의 경우의 컨택트 저항도 도시하였다.
도 10에 도시한 바와 같이 NF3을 이용한 플라즈마 에칭에 의하면 에칭 양이 1nm인 경우와 3 nm인 경우의 어느 쪽에서도, Ar 스퍼터링의 경우보다도 컨택트 저항이 저감된다.
Ar 스퍼터링의 스퍼터링 양을 7 nm보다도 작게 하면, 자연 산화막이 잔류하여 컨택트 저항은 더 증가한다. 따라서, 스퍼터링 양은 저감될 수 없다.
이에 대해, NF3을 이용한 플라즈마 에칭의 에칭 양은 Ar 스퍼터링의 스퍼터링 양보다도 적게 할 수 있기 때문에 자연 산화막의 아래의 기판 또는 도전체층의 손상을 작게 할 수 있다.
실시예 6
도 11은 NF3을 이용한 플라즈마 에칭에 의해 배선 형상의 전처리를 행하고, NF3농도를 변화시킨 때의 컨택트 저항의 변화를 나타낸다. 컨택트는 코발트 실리사이드(CoSix) 상에 형성했다. 도 11에서 NF310%인 때의 곡선(plot)은 NF38%인 때의 곡선과 거의 일치하고 겹쳐진다.
도 11에 도시된 바와 같이 NF3농도를 2%, 6%, 8% 및 10%로한 때중 어느 쪽에서도 충분히 낮은 컨택트 저항이 얻어진다. NF3농도가 10%를 넘으면 에칭 속도가 크게 되기 쉬워 에칭 양의 제어가 곤란하다. 한편, NF3농도의 하한에 대해서는 2%에 한정되지 않고 NF3농도를 더욱 낮춘 경우에도 유사하게 컨택트의 낮은 저항화가 가능하다고 예상된다. 단, NF3농도를 0%로 하면 에칭 속도는 현저히 저하된다.
실시예 7
배선 형성의 전처리로서의 NF3를 이용한 플라즈마 에칭은 실시예 1에 나타낸 ICP형 에칭 장치(도 4 참조) 이외의 플라즈마 에칭 장치를 이용할 수 있다. 예를 들어 병렬평판형 플라즈마 에칭 장치, 전자 사이클로트론 공명(ECR) 에칭 장치 또는 고밀도 플라즈마(HDP) 에칭 장치를 이용할 수도 있다.
도 12는 병렬평판형 플라즈마 에칭 장치의 개략도이다. 에칭 장치(31)에서 상부 전극(32)과 하부 전극(33)은 반응실(34) 내에 평행하게 배치된다. 한쪽의 전극에 고주파 전력(35)을 인가하여 전극(32, 33) 사이에 플라즈마를 발생시킨다. 웨이퍼(36)는 하부 전극(33) 상에 배치되고 플라즈마 중의 이온이 웨이퍼(36)에 수직으로 입사된다. 에칭 가스는 가스 도입부(37)로부터 반응실(34)에 도입되고 배기부(38)로부터 배기된다.
도 13은 ECR 플라즈마 에칭 장치의 개략도이다. 도 13의 에칭 장치(41)에서는 마그네트론(42)에서 발생한 마이크로파가 도파관(43), 석영 벨자(44; quartz bell jar)를 통해 스테이지(45; stage) 상의 웨이퍼(46)에 도달한다. 석영 벨자(44)의 주위에 코일(47)이 설치되어 있다. 웨이퍼(46)는 스테이지(45)에 설치된 정전 척(electrostatic chuck) 또는 클램프(38)에 의해 고정된다. 스테이지(45)는 고주파 전원(49)에 접속되어 있다. 도시되어 있지 않지만 스테이지(45)에는 온도제어용 냉매가 순환된다.
도 14는 HDP 에칭 장치의 개략도이다. 도 14에 도시한 에칭 장치(51)에서는 반응실(52)에 가스 도입부(53a, 53b)가 설치되어 있고, 반응실(52)의 위쪽 및 옆쪽으로부터 가스가 도입된다. 반응실(52)의 상부에는 상부 코일(54a)이 형성되고, 외주부에는 사이드 코일(54b)이 형성되어 있다. 상부 코일(54a)과 사이드 코일(54b)은 개별적으로 제어된다. 반응실(52) 내의 스테이지(55) 상에 웨이퍼(56)가 배치된다. 스테이지(55)에는 정전 척이 일체로 되어 있다. 스테이지(55)는 고주파 전원(57)에 접속되어 있다. 반응실(52)은 펌프(58)에 의해 배기된다.
도 14의 에칭 장치(51)를 이용하여 배선 형성의 전처리를 행하는 경우, 에칭 조건은 예를 들어 NF3유량 3 sccm, He 가스 유량 47 sccm, RF 파워<1> 100W, RF 파워<2> 100W, 압력 4.5 내지 8 mTorr(≒ 0.6 내지 1.07 Pa)로 한다. 여기서 RF 파워<1>는 상부 코일(54a)에 인가하는 출력이고, RF 파워<2>는 사이드 코일(54b)에 인가하는 출력이다.
이상의 도 12 내지 도 14에 도시한 장치나, 그 이외의 플라즈마 에칭 장치를 이용하여도 배선 형성의 전처리를 행할 수 있다.
상기의 본 발명의 실시예의 반도체 장치의 제조 방법에 의하면 형상비가 높은 컨택트 홀의 컨택트 저항 및 그 편차를 저감시킬 수 있다.
본 발명의 반도체 장치의 제조 방법의 실시예는 상기의 설명에 한정되지 않는다. 예를 들어, 컨택트 홀 측벽으로의 퇴적 등의 문제가 일어나지 않는 범위에서NF3을 다른 불소화합물 가스로 변경할 수도 있다. 그 외에, 본 발명의 요지를 벗어나지 않는 범위에서 다양한 변경이 가능하다.
본 발명의 반도체 장치의 제조방법에 의하면, 컨택트 홀의 형상변화를 방지할 수 있고, 낮은 저항 또한 저항의 편차가 적은 컨택트부를 형성할 수 있게 된다.

Claims (16)

  1. 기판 상에 도전체층을 형성하는 단계와,
    상기 도전체층 상에 절연층을 형성하는 단계와,
    상기 절연체층을 관통하여 도전체층에 도달하도록 절연층의 컨택트 홀로서 사용되는 개구부를 형성하는 단계와,
    소정의 농도 및 소정의 압력에서 불소 화합물 가스를 함유하는 에칭 가스를 사용하는 플라즈마 에칭에 의해 상기 개구부 바닥부분의 도전체층 표면에 형성된 자연 산화막을 제거하는 단계를 포함하며, 상기 소정의 농도 및 소정의 압력은 자연 산화막의 에칭 양이 제어될 수 있는 범위로 설정되는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 불소 화합물 가스는 3불화 질소(nitrogen trifluoride; NF3) 가스를 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 NF3가스의 소정의 농도 상한은 약 10%인 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 에칭 가스는 헬륨(He) 가스를 포함하는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 소정의 압력은 10 mTorr(≒1.33 Pa) 이하인 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 에칭 양은 열산화막의 약 0.5 내지 10 nm와 등가(equivalent)인 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 플라즈마 에칭 후에 상기 기판을 이동시키지 않고 적어도 상기 개구부 내에 배선을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 에칭은 고주파 유도자장에 의해 발생하는 유도전계에 의해 가속된 전자를 이용하여 플라즈마를 발생시키는 유도결합 플라즈마(ICP: inductively coupled plasma) 에칭을 포함하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 플라즈마 에칭은 평행하게 배치된 2개의 전극의 한쪽에 고주파를 인가하고 다른 쪽을 접지시켜, 상기 2개의 전극 사이에 플라즈마를 발생시키는 병렬평판형 에칭을 포함하는 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 플라즈마 에칭은 전자 사이클로트론 공명(ECR; electron cyclotron resonance)을 이용한 ECR 에칭을 포함하는 반도체 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 플라즈마 에칭은 반응실의 상부 및 측면으로부터 자계를 형성하여 플라즈마를 발생시키는 고밀도 플라즈마(HDP; high density plasma) 에칭을 포함하는 반도체 장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 도전체층은 실리콘(Si)층, 고융점 금속 실리사이드(refractory metal silicide)층, 고융점 금속층, 고융점 금속 질화물, 알루미늄(Al)층 또는 Al 합금층을 포함하는 반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 고융점 금속 실리사이드층은 코발트실리사이드(CoSix)층, 티타늄실리사이드(TiSix)층 또는 텅스텐실리사이드(WSix)층을 포함하는 반도체 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 고융점 금속층은 티타늄(Ti)층, 텅스텐(W)층 또는 탄탈륨(Ta)층을 포함하는 반도체 장치 제조 방법.
  15. 제 12 항에 있어서,
    상기 고융점 금속 질화물은 질화 티타늄(TiN), 질화 텅스텐(WN) 또는 질화 탄탈륨(TaN)을 포함하는 반도체 장치 제조 방법.
  16. 제 12 항에 있어서,
    상기 Al 합금층은 AlCu층을 포함하는 반도체 장치 제조 방법.
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