KR20020029626A - 전해질 - Google Patents

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KR20020029626A
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모리세이데니스
미콜라로버트디.
칼버트제프리엠.
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마티네즈 길러모
쉬플리 캄파니, 엘.엘.씨.
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Abstract

본 발명은 과잉도금(overplate)을 감소시키면서 작은 피쳐의 향상된 충진을 제공하는 구리 전기도금용 전해질을 제공한다. 또한, 본 발명은 이러한 전해질을 사용하여 전자 디바이스와 같은 기판을 도금하는 방법을 제공한다.

Description

전해질{Electrolyte}
본 발명은 일반적으로 전기도금 분야에 관한 것이다. 특히, 본 발명은 전기도금조에 특정의 산성 전해질의 용도에 관한 것이다.
구리 코팅을 가진 전기도금 제품이 일반적으로 산업 분야에 잘 알려져 있다. 전기도금 방법은 도금액에서 2 개의 전극 사이에 전류를 통과시키는 것을 포함하며 여기서 전극 하나는 도금될 제품에 존재한다. 보통의 도금액은 (1) 용해된 구리염(이를테면 황산구리), (2) 조에 전도성을 부여하는데 충분한 양으로 산성 전해질(이를테면 황산) 및 (3) 도금의 효과와 품질을 증가시키는 첨가제(이를테면 계면활성제, 증백제(brighteners), 평탄화제(leveler) 및 억제제(suppressant))를 함유한 산성 구리 도금액이다(참조: 구리 도금조의 설명에 대해 미국특허 제5,068,013호; 제5,174,886호; 제5,051,154호; 제3,876,513호; 및 제5,068,013호).
전기도금 기술에서는 도금될 제품의 어려움이 나타나고 도금 기준이 증가됨에 따라 많은 개선이 이루어져 왔다. 그러나, 전기도금 기술의 개선에도 불구하고 도금 결함을 유발할 수 있는 환경이 존재하고 있다.
구리 도금 기술은 컴퓨터 회로판의 제작에서 특히 중요하다. 보다 구체적으로, 회로판 제작 중에, 전형적으로 무전해 구리 도금 기술을 이용하고, 이어서 산성 구리 용액으로부터 구리를 전기도금하여, 처음에 얇은 전도성 구리를 도포함으로써 홀(hole)을 통한 판의 도금에 의해 구리 전기 접속재(connections)가 다수의 판층사이에 구비된다. 구리 도금은 또한 최종 회로설계가 정의되는 외부층을 도금하는 회로판 제작에 사용된다. 이러한 응용에서는, 전형적으로 패널(panel) 도금이 사용되며, 여기서 전체 회로판 표면이 구리 도금되고 이어서 포토레지스트로 회로설계를 포토디파이닝(photodefining)한 다음 감법(subtractive process)으로 에칭한다. 별도로 추가의 공정(additive process)이 이용될 수 있으며, 여기서 레지스트 릴리프(relief) 이미지에 의해 정의된 라인 사이를 도금함으로써 구리 회로가 생성된다.
보다 최근에, 구리 도금은 또한 알루미늄 컨덕터(conductor)대신에 칩 상호 접속재(chip interconnection)를 제공하는 반도체 칩 제작에 이용된 바 있다. 그러나, 산업 분야에서는 계속적으로 초대규모 집적과 보다 신속한 회로를 비롯하여, 성능 증강을 요구하고 있다. 따라서, 칩 상호 접속재는 200㎚ 이하의 치수가 요구되고 있다. 이러한 결합구조에서, 알루미늄의 저항(이론적으로 실온에서 2.65 ×10-8옴/미터)은 너무 커서 전자적 신호가 요구 속도로 통과하지 못한다고 생각된다. 1.678 ×10-8옴/미터의 이론 저항을 가진 구리는 차세대의 반도체 마이크로칩에 부합하는 보다 적합한 물질로 생각되고 있다.
반도체 칩 상호 접속재, 특히 알루미늄 상호 접속재를 정의하기 위한 전형적인 방법으로서는, 금속층의 반응성 이온 에칭, 예를들어 금속 침착(metal deposition), 사진평판 패턴화(photolithographic patterning), 반응성 이온 에칭(reactive ion etching) 및 유전체 침착(dielectric deposition)을 통한 라인 정의(line definition)를 포함하는 방법이다. 그러나, 구리-기재 시스템(copper-based system)에서, 반응성 이온 에칭은 원하는 구리를 제거하기에 충분한 증기압에 의해 구리 화합물이 결핍된다는 결과 때문에 실용적이지 못하다.
따라서, 대머신(Damascene) 방법과 같은 별도의 방책이 개발되었다. 이 방법은 전형적으로 실리콘 물질 또는 유기 유전체의 화학 증착법에 의한 유전체의 침착으로 시작하고, 이어서 실리콘 물질 또는 유기 유전체를 경화 또는 스핀 코팅한다. 사진평판 방법과 반응성 이온 에칭에 의한 패턴화는 유전체에서 바이어(via)와 트렌치(trench)(상호 접속재)를 정의한다. 그 다음, 배리어(barrier) 층이 화학증착법 또는 다른 방법에 의해 형성되어 유전체로부터 구리 라인(line)을 분리한다. 그후 구리를 침착시키고 화학적 또는 기계적 폴리싱 방법(polishing process)에 의해 과량의 물질을 제거한다.
종래의 구리 도금 시스템이 4:1 종횡비를 가진 300nm 정도로 작은 바이어와 트렌치를 도금하는데 적합할 수 있지만, 보다 적거나 보다 큰 종횡비를 가지는 피쳐를 도금하려할 때 종래의 방법에서는 심(seam), 보이드(void) 및 인클루젼 (inclusion)과 같은 결함이 발생될 수 있다. 이러한 결함은 등각(conformal) 구리 도금의 결과로서 발생될 수 있으며, 즉 바이어 또는 트렌치의 측벽(sidewall)이 다같이 도금되도록 모든 표적 표면이 동일 속도로 도금되는 경우에 구리 입자가 분리되는 심 또는 붕괴 한계선을 형성하고 어닐링(annealing)되지 않아 연속적인 구리 와이어를 형성할 것이다. 결함은 또한 바이어 홀의 상부 테두리에서 발생할 것이며, 여기서 전하 밀도가 농축되고 바이어가 금속으로 충분히 충진되기 전에 바이어를 폐쇄하는 급속 구리 성장을 초래할 수 있다. 이러한 부적절한 금속 충진은 인클루젼과 보이드를 초래할 수 있고, 도금된 금속이 간섭성 신호(coherent signal)를 운반하는 능력을 파괴할 수 있다.
반도체 웨이퍼는 일반적으로 과량의 구리에 의해 도금된다. 집적 회로를 제작하는 공정 중에, 때로 반도체 웨이퍼를 폴리싱하여 웨이퍼 표면상에 원하지 않는 과량의 물질을 제거한다. 일반적으로 폴리싱은 폴리싱 패드와 결합하여 화학적 활성 슬러리를 사용하는 화학적-기계적 평탄화("CMP")의 형태를 취한다.
많은 종래의 전기도금조에는 별도의 촉진제 화합물(accelerator compound), 별도의 억제제 화합물(suppressor compound) 및 별도의 평탄화제 화합물(leveler compound)을 비롯한 많은 유기 첨가제가 사용된다. 이러한 유기 첨가제는 특정 도금 성질, 이를테면 함몰 피쳐의 양호한 충진 및 적은 과잉도금을 제공하기 위해 사용된다. 이것은 특히 집적 회로와 같은 전자 디바이스를 제조하는 동안 작은 어퍼쳐의 초충진(superfill)을 제공하도록 설계된 구리 전기도금조에 특히 적합하다.
그러나, 이러한 유기 첨가제는 문제가 될 소지가 있다. 보이드를 형성하지 않고 원하는 수준으로 어퍼쳐의 구리 충진을 달성하기 위한 촉진제, 억제제 및 평탄화제의 사용에서 밸런스가 깨질 것이다. 많은 인자가 도금조에서 각각의 촉진제, 억제제 및 평탄화제 화합물의 안정성 및 소비량에 영향을 미칠 수 있다. 따라서,이들 구성성분 중 한 성분이 다른 구성성분에 비해 더욱 빠른 속도로 소비되면, 조의 도금 특성이 바뀔 수 있다. 이와는 달리, 조를 형성하거나 보충하는 동안 유기 첨가제 중 하나가 전기도금조에 잘못 첨가되면 조의 도금 특성이 최적이 될 수 없다. 따라서, 유기 첨가제의 사용에 대하여 의존성이 적으면서 바닥-상단 충진(bottom-up fill)(초충진(superfill))을 제공하거나 증가시키는 것이 바람직하다.
놀랍게도, 전기도금조, 특히 구리 전기도금조의 전해질에 2 개 이상의 산을 사용하면, 전해질에 하나의 산을 사용하는 종래의 도금조에 비해 과잉도금을 감소시키면서 함몰 피쳐(recessed feature)의 양호한 충진을 갖는 금속 침착물이 제공된다는 것을 알아내었다. 전해질에 2 개 이상의 산을 사용하면, 유기 첨가제의 존재하에서 바닥-상단 충진을 증강시키며 이러한 첨가제에 대한 의존성을 감소시킨다. 이와 같은 향상된 도금 특성은 특히 서로 다른 사이즈의 어퍼쳐가 존재하는 전자 디바이스를 제작하는데 적합하다.
첫 번째 측면으로, 본 발명은 a) 금속 이온원; b) 2 개 이상의 산을 함유하는 전해질; 및 c) 임의로 하나 이상의 첨가제를 포함하는 전기도금조를 제공한다.
두 번째 측면으로, 본 발명은 a) 기판을 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및 b) 금속층을 침착시키기에 충분한 전류 밀도(current density)를 상기 전기도금조에 흐르게 하는 단계를 포함하여 기판에 금속층을 침착시키는 방법을 제공한다.
세 번째 측면으로, 본 발명은 a) 전자 디바이스를 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및 b) 금속층을 침착시키기에 충분한 전류 밀도를 상기 전기도금조에 흐르게 하는 단계를 포함하는 전자 디바이스의 제조방법을 제공한다.
본 발명은, 또한 본 발명의 도금액으로부터 생성된 구리 침착물을 가지는 전자 패키징 디바이스(이를테면, 인쇄회로기판, 멀티칩 모듈(multichip module), 반도체 집적 회로 등)를 비롯한 제품을 포함한다.
네 번째 측면으로, 본 발명은 하나 이상의 어퍼쳐를 함유하며, 각각의 어퍼쳐가 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 전기도금 조성물로부터 수득된 전해 구리 침착물을 가지는 것을 특징으로 하는 전자 디바이스 기판을 포함하는 제품을 제공한다.
다섯 번째 측면으로, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하고; 여기서 반도체 웨이퍼는 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 구리 전기도금 조성물에 의해 미리 전기도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법을 제공한다.
여섯 번째 측면으로, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하고; 여기서 반도체 웨이퍼는 상기한조성물에 의해 미리 전기도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법을 제공한다.
본 명세서 전체에 걸쳐서 사용된 다음 약자는 특별히 달리 지칭되지 않는 한 다음과 같은 의미를 갖는다: nm=나노미터(nanometers); g/L=리터당 그램(grams per liter); ASF=제곱피트당 암페어(amperes per square foot); M=몰(molar); 및 ppm=백만분의 일(parts per million).
본 명세서 전체에 걸쳐서 사용된 용어 "피쳐(feature)"는 달리 명확하게 언급되지 않는 한 기판상의 기하, 이를테면 트렌치 및 바이어를 말한다. 용어 "어퍼쳐(apertures)"는 바이어 및 트렌치와 같은 함몰 피쳐를 말한다. 용어 "작은 피쳐(small features)"는 크기 1 마이크론 이하의 피쳐를 말한다. "매우 작은 피쳐(very small features)"는 크기 1/2 마이크론 이하의 피쳐를 말한다. 마찬가지로, "작은 어퍼쳐(small apertures)"는 크기 1 마이크론 이하의 어퍼쳐를 말하고, "매우 작은 어퍼쳐(very small apertures)"는 크기 1/2 마이크론의 어퍼쳐를 말한다. 본 명세서의 전체에 걸쳐서 사용된 용어 "도금(plating)"은 달리 명확하게 언급하지 않는 한 금속 전기도금을 말한다. 용어 "침착(depositing)" 및 "도금 (plating)"은 본 명세서의 전체에 결쳐 상호 교환적으로 사용된다. 용어 "촉진제 (accelerator)"는 도금 속도를 높이는 화합물을 말한다. 용어 "억제제 (suppressor)"는 도금 속도를 억제하는 화합물을 말한다. 용어 "할로겐화물 (Halide)"는 불소, 염소, 브롬 또는 요오드를 말한다.
모든 백분율 및 비율은 달리 지칭하지 않는 한 중량단위이다. 모든 범위는 포괄적(inclusive)이고 결합가능한(combinable) 것이다.
본 발명은 종래의 도금조과 비교하여 과잉도금을 감소시키면서 함몰된 작은 피쳐를 완전히 충진할 수 있으며 함몰된 큰 피쳐를 실질적으로 또는 완전히 충진할 수 있는 특정 전기도금조를 제공한다. 따라서, 본 발명의 도금조는 함몰된 작은 피쳐의 고충진이 요구되는 전자 디바이스의 제작에 사용하기에 특히 적합하다.
"초충진" 또는 바닥-상단 충진은 도금될 기판 표면의 상단에 발생하는 도금보다 피쳐의 바닥, 특히 작은 피쳐에서의 금속 도금이 빠른 경우 발생한다. "등각 도금(conformal plating)"은 금속 도금에 이어 표면 토포그래피(surface topography)가 피쳐(이를테면, 트렌치 또는 바이어) 바닥에서의 금속 도금과 같은 속도로 일어날 경우 발생한다. 등각 도금이 바람직한 경우가 있는 반면 초충진 도금이 바람직한 경우가 있다. 작은 또는 매우 작은 피쳐를 갖는 집적회로 또는 반도체의 제조에 사용되는 웨이퍼와 같은 특정 전자 디바이스를 제작하는 경우 초충진 도금이 바람직하다. 이러한 전자 디바이스의 제작에 있어서는 초충진 구리 전기도금이 특히 바람직하다.
일반적으로 초충진 침착은 피쳐 바닥에서의 침착 속도가 기판 표면의 상단에서의 침착속도보다 클 경우 일어난다. 이론에 매이지는 않지만, 기판 표면에서의 침착속도는 적용되는 전류의 세기 및 도금조에서 반응물의 질량 이동(mass transport(전달,convection))에 의해 조절될 것이다. 또한, 이론에 매이지는 않지만, 매우 작은 피쳐를 도금할 경우에는 피쳐내로의 전달이 그다지 중요하지 않으므로, 피쳐내로의 침착 속도는 질량 수송(확산(diffusion))에 의해 조절된다.
본 발명의 전기도금액은 일반적으로 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 산성 전해질을 포함한다. 본 발명의 전기도금액은 임의로 하나 이상의 첨가제, 이를테면 할로겐화물, 촉진제 또는 증백제, 억제제, 평탄화제, 그레인 리파이너(grain refiners), 습윤제, 계면활성제 등을 함유한다.
예를 들어 황산구리, 아세트산구리, 불화붕소산구리 및 질산제이구리를 비롯한 다양한 구리 염이 주요 전기도금액에 사용될 수 있다. 황산구리 5수화물은 특히 바람직한 구리염이다. 구리염은 적합하게는 본 발명의 전기도금 조성물에서 비교적 광범위한 농도로 존재할 수 있다. 바람직하게는, 구리염은 도금액 1 리터당 약 1 내지 약 300g의 농도로, 더욱 바람직하게는 도금액 1 리터당 약 10 내지 약 225g의 농도로, 특히 바람직하게는 도금액 1 리터당 약 25 내지 약 175g의 농도로 사용될 것이다. 구리 도금조는 또한 다른 합금 성분, 이를테면 비한정적인 주석, 아연 등을 함유할 수 있다. 따라서, 본 발명에서 유용한 구리 전기도금조는 구리 또는 금속 합금을 침착시킬 수 있다.
본 발명의 도금조는 2 개 이상의 산을 함유하는 산성 전해질을 사용한다. 바람직한 전해질은 2 개의 산 또는 3 개의 산을 포함하는 것이고, 더욱 바람직한 것은 2 개의 산을 포함하는 것이다. 적합한 산은 무기산 또는 유기산이다. 따라서, 본 발명에서 유용한 2 개 이상의 산은 2 개 이상의 무기산, 2 개 이상의 유기산, 또는 무기산과 유기산의 혼합물일 수 있다. 적합한 무기산으로서는 황산, 인산, 질산, 할로겐화수소산, 설팜산, 불화붕소산 등을 포함하지만 이에 한정되는 것은 아니다. 적합한 유기산으로서는 메탄설폰산과 같은 알킬설폰산; 페닐설폰산 또는 톨릴설폰산과 같은 아릴설폰산; 포름산, 아세트산 및 프로피온산과 같은 카르복시산; 트리플루오로메틸설폰산 및 할로아세트산과 같은 할로겐화산, 등을 포함하지만 이에 한정되는 것은 아니다. 특히 적합한 유기산으로서는 (C1-C10)알킬설폰산이다. 특히 적합한 산의 조합은 하나 이상의 무기산과 하나 이상의 유기산 또는 2 개 이상의 유기산의 혼합물이다.
적합한 산의 혼합물은 황산/메탄설폰산, 불화붕소산/트리플루오로메탄설폰산, 황산/메탄설폰산/페닐설폰산, 질산/황산/메탄설폰산, 메탄설폰산/에탄설폰산/페닐설폰산, 메탄설폰산/에탄설폰산, 메탄설폰산/에탄설폰산/황산, 황산/아세트산/메탄설폰산, 황산/메탄설폰산/프로피온산, 트리클로로아세트산/황산, 트리클로로아세트산/황산/메탄설폰산, 트리클로로아세트산/황산/페닐설폰산, 등을 포함하지만 이에 한정되는 것은 아니다.
전형적으로 2 개 이상의 산은 임의의 비율로 존재한다. 예를 들어 2 개의 산이 사용될 경우, 99:1 내지 1:99의 임의의 비율로 존재한다. 바람직하게는, 2 개의 산이 90:10 내지 10:90의 비율로, 더욱 바람직하게는 80:20 내지 20:80의 비율로, 특히 바람직하게는 75:25 내지 25:75의 비율로, 보다 특히 바람직하게는 60:40 내지 40:60의 비율로 존재한다. 3 개 이상의 산을 사용할 경우, 이들 산은 임의의 비율로 사용된다. 본 발명의 전해질에서 2 개 이상의 산은, 할로겐 이온원으로서 통상적으로 사용된 할로겐화수소산의 최소량(전형적으로 100㎎/L미만)의 포함을 의도하는 것은 아니다.
본 발명의 전기도금조에 사용된 첨가산의 총량은 약 1 내지 약 350g/L, 바람직하게는 1 내지 225g/L일 수 있다. 2 개의 무기산이 사용될 경우, 각각의 산은 적어도 약 0.5g/L, 바람직하게는 적어도 약 1g/L, 더욱 바람직하게는 2g/L의 양으로 존재하는 것이 바람직하다. 금속 이온원으로서 금속 설페이트를 사용함으로써 어떠한 산을 첨가하지 않고도 산성 전해질을 수득할 수 있다는 것은 당업자라면 인지할 수 있을 것이다. 따라서, 금속 설페이트를 사용할 경우, 2 개 이상의 산을 가진 전해질을 제공하기 위해서는 단지 하나의 추가적인 산이 첨가될 필요가 있다. 할로겐화수소산을 사용할 경우 바람직하게는 50㎎/L이상, 더욱 바람직하게는 100㎎/L이상, 특히 바람직하게는 200㎎/L이상, 보다 특히 바람직하게는 500㎎/L이상의 양으로 사용된다.
특정한 적용, 이를테면 매우 작은 어퍼쳐를 가진 웨이퍼의 도금에 있어서는 첨가되는 산의 총량은 적은 것이 바람직하다. "적은 산(low acid)"이란 전해질에 첨가된 산의 총량이 약 0.4M 미만, 바람직하게는 약 0.3M 미만, 더욱 바람직하게는 0.2M 미만인 것을 의미한다.
본 발명의 혼합 산 전해질은 임의로 하나 이상의 할로겐화물을 함유하며, 바람직하게는 적어도 하나의 할로겐화물을 함유한다. 염화물 또는 브롬화물이 바람직한 할로겐화물이고, 염화물이 더욱 바람직하다. 할로겐화 이온의 광범위한 농도(할로겐화 이온이 사용되면)가 적절히 이용될 수 있으며, 예를 들어 도금액중에 할로겐화 이온 약 0(할로겐화 이온이 사용되지 않는 경우) 내지 100ppm, 더욱 바람직하게는 약 25 내지 약 75ppm이다. 이러한 할로겐화물은 상응하는 할로겐화수소산으로서 또는 임의의 적합한 염으로서 첨가될 수 있다.
공지된 증백제를 포함하여 다양한 증백제(또는 촉진제)가 본 발명의 구리 전기도금조성물에 사용될 수 있다. 전형적인 증백제는 하나 이상의 황 원자를 함유하며, 전형적으로는 질소 원자가 없으며 분자량은 약 1000 이하이다. 설파이드 및/또는 설폰산 그룹을 가진 증백제 화합물이 일반적으로 바람직하며, 화학식 R'-S-R-SO3X의 그룹을 포함하는 화합물이 특히 바람직하다(여기서, R은 임의로 치환된 알킬(사이클로알킬을 포함함), 임의로 치환된 헤테로알킬, 임의로 치환된 아릴 그룹, 또는 임의로 치환된 헤테로알리사이클릭이며; X는 소듐 또는 포타슘과 같은 카운터(counter) 이온이고; R'은 수소 또는 화학 결합(즉, -S-R-SO3-X 또는 보다 큰 화합물의 치환체)이다). 전형적으로 알킬 그룹은 1 내지 약 16개의 탄소, 보다 전형적으로는 1 내지 약 8 또는 12 개의 탄소를 가질 것이다. 헤테로알킬 그룹은 사슬 중에 하나 이상의 헤테로(N, O 또는 S) 원자를 가질 것이며, 바람직하게는 1 내지 약 16 개의 탄소, 보다 전형적으로는 1 내지 약 8 또는 12 개의 탄소를 가질 것이다. 페닐 및 나프틸과 같은 카르보사이클릭 아릴 그룹이 전형적인 아릴 그룹이다. 헤테로아로마틱 그룹은 또한 적합한 아릴 그룹이며, 전형적으로는 1 내지 약 3 개의 N, O 또는 S 원자와 1-3 개의 별도 또는 융합된 환을 함유하며 예를 들어 쿠마리닐, 퀴놀리닐, 피리딜, 피라지닐, 피리미딜, 푸릴, 피롤릴, 티에닐, 티아졸릴, 옥사졸릴, 옥시디아졸릴, 트리아졸, 이미다졸릴, 인돌릴, 벤조푸라닐, 벤조티아졸,등을 포함한다. 헤테로알리사이클릭 그룹은 전형적으로 1 내지 3 개의 N, O 또는 S 원자와 1 내지 3 개의 별도 또는 융합된 환을 가질 것이며 예를 들어 테트라하이드로푸라닐, 티에닐, 테트라하이드로피라닐, 피페리디닐, 모르폴리노, 피롤리디닐, 등을 포함한다. 치환된 알킬, 헤테로알킬, 아릴 또는 헤테로알리사이클릭 그룹의 치환체는 예를 들어 C1-8알콕시; C1-8알킬, 할로겐, 특히 F, Cl 및 Br; 시아노, 니트로, 등을 포함한다.
보다 구체적으로, 유용한 증백제는 다음 화학식의 화합물을 포함한다:
XO3S-R-SH
XO3S-R-S-S-R-SO3X 및
XO3S-Ar-S-S-Ar-SO3X
상기 화학식에서, R은 임의로 치환된 알킬 그룹이며, 바람직하게는 1 내지 6 개의 탄소 원자를 가진 알킬 그룹, 더욱 바람직하게는 1 내지 4 개의 탄소 원자를 가진 알킬 그룹이고; Ar은 임의로 치환된 페닐 또는 나프틸과 같은 임의로 치환된 아릴 그룹이고; X는 소듐 또는 포타슘과 같은 적합한 카운터 이온이다.
특히 적합한 몇 가지 증백제는 예를 들어 n,n-디메틸-디티오카르밤산-(3-설포프로필)에스테르; 3-머캅토-프로필설폰산-(3-설포프로필)에스테르; 3-머캅토-프로필설폰산(소듐염); 3-머캅토-1-프로판 설폰산(포타슘염)과의 카르본산-디티오-o-에틸에스테르-s-에스테르; 비스설포프로필 디설파이드; 3-(벤즈티아졸릴-s-티오)프로필 설폰산(소듐 염); 피리디늄 프로필 설포베타인; 1-소듐-3-머캅토프로판-1-설포네이트; 미국특허 제3,778,357호에 기재된 설포알킬 설파이드 화합물; 디알킬 아미노-티옥스-메틸-티오알칸설폰산의 퍼옥사이드 산화반응 생성물; 및 상기 물질의 조합물을 포함한다. 추가의 적합한 증백제가 또한 미국특허 제3,770,598호, 제4,374,709호, 제4,376,685호, 제4,555,315호, 및 제4,673,469호에 기재되어 있으며, 이들 모두는 본 명세서에서 참고내용에 속한다. 본 발명의 도금조성물에 사용하기에 특히 바람직한 증백제는 n,n-디메틸-디티오카르밤산-(3-설포프로필)에스테르 및 비스-소듐-설포노프로필-디설파이드이다.
도금조에 존재하는 이러한 촉진제의 양은 약 0.1 내지 약 1000ppm의 범위이다. 바람직하게는 촉진제 화합물은 약 0.5 내지 약 300ppm, 더욱 바람직하게는 약 1 내지 약 100ppm, 특히 바람직하게는 약 2 내지 약 50ppm의 양으로 존재한다.
본 발명의 조성물에 사용하기에 바람직한 억제제는 바람직하게는 헤테로 원자 치환체, 특히 산소 결합을 가진 폴리머 물질이다. 일반적으로 바람직한 억제제는 일반적으로 다음 화학식의 화합물과 같은 고분자량 폴리에테르이다:
R-O-(CXYCX'Y'O)nH
상기 식에서,
R은 약 2 내지 20 개의 탄소원자를 함유하는 아릴 또는 알킬 그룹이며;
X, Y, X' 및 Y'는 각각 독립적으로 수소; 알킬 바람직하게는 메틸, 에틸 또는 프로필; 페닐과 같은 아릴; 벤질과 같은 아르알킬이며, 바람직하게는 X, Y, X' 및 Y' 중 하나 이상이 수소이고;
n은 5 내지 100,000의 정수이다. 바람직하게는, R이 에틸렌이고 n이 12,000 이상이다.
전기도금조에 존재하는 이러한 억제제의 양은 약 0.1 내지 약 1000ppm의 범위이다. 바람직하게는 억제제 화합물은 약 0.5 내지 약 500ppm, 더욱 바람직하게는 약 1 내지 약 200ppm의 양으로 존재한다.
계면활성제가 임의로 전기도금조에 첨가될 수 있다. 이러한 계면활성제는 전형적으로 조 중량기준으로 약 1 내지 10,000ppm, 더욱 바람직하게는 약 5 내지 10,000ppm의 농도 범위로 구리 전기도금액에 첨가된다. 본 발명의 도금조성물에 특히 적합한 계면활성제는 폴리에틸렌 글리콜 코폴리머를 비롯한 상용 폴리에틸렌 글리콜 코폴리머이다. 이러한 폴리머는 예를 들어 BASF(상표명 Tetronic과 Pluronic으로 BASF사에 의해 시판됨)로부터 구입할 수 있으며, Chemax사제 코폴리머이다.
평탄화제가 임의로 본 발명의 전기도금조에 첨가될 수 있다. 본 발명의 도금조에 하나 이상의 평탄화제를 사용하는 것이 바람직하다. 이러한 평탄화제는 약 0.01 내지 약 50ppm의 양으로 사용될 수 있다. 적합한 평탄화제의 예가 미국특허 제3,770,598호, 제4,374,709호, 제4,376,685호, 제4,555,315호 및 제4,673,459호에서 설명되어 있고 제시되어 있다. 일반적으로, 유용한 평탄화제는 R-N-R'를 가진 화합물과 같은 치환된 아미노 그룹을 함유하는 화합물을 포함하며, 여기서 R 및 R'은 각각 독립적으로 치환되거나 또는 비치환된 알킬 그룹 또는 치환되거나 비치환된 아릴 그룹이다. 전형적으로 알킬 그룹은 1 내지 6 개의 탄소 원자, 보다 전형적으로는 1 내지 4 개의 탄소 원자를 가지고 있다. 적합한 아릴 그룹은 치환되거나또는 비치환된 페닐 또는 나프틸을 포함한다. 치환된 알킬 및 아릴 그룹의 치환체는 예를 들어 알킬, 할로 및 알콕시일 수 있다.
보다 구체적으로, 적합한 평탄화제는 예를 들어 1-(2-하이드록시에틸)-2-이미다졸리딘티온; 4-머캅토피리딘; 2-머캅토티아졸린; 에틸렌 티오우레아; 티오우레아; 알킬화 폴리알킬렌이민; 미국특허 제3,956,084호에 기재된 페나조늄 화합물; N-헤테로아로마틱 환 함유 폴리머; 사차화, 아크릴릭, 폴리머 아민; 폴리비닐 카바메이트; 피롤리돈; 및 이미다졸을 포함한다. 특히 바람직한 평탄화제는 1-(2-하이드록시에틸)-2-이미다졸리딘티온이다.
본 발명의 구리 전기도금 조성물은 선행의 구리 전기도금조와 유사한 방법으로 적절히 사용된다. 본 발명의 도금조는 바람직하게는 상온에서 또는 그 이상, 예를 들어 65℃ 이하 및 약간 위에서 사용된다. 도금조성물은 바람직하게도 사용 중에 공기 살포기(air sparger), 가공품 교반(work piece agitation), 함침(impingement) 또는 다른 적합한 방법에 의해 교반된다. 바람직하게도 도금은 기판 특성에 따라 1 내지 40 ASF의 전류에서 수행된다. 도금 시간은 가공품의 곤란성에 따라, 약 5 분 내지 1 시간 이상일 수 있다.
상기에 설명한 바와 같이, 광범위한 기판이 본 발명의 조성물로 도금될 수 있다. 본 발명의 조성물은 곤란한 가공품, 이를테면 작은 직경, 고종횡비의 마이크로바이어(microvia)와 다른 어퍼쳐를 가진 회로기판을 도금하는데 특히 유용하다. 본 발명의 도금조성물은 또한 집적 회로 디바이스, 이를테면 성형된 반도체 디바이스 등을 도금하는데 특히 유용할 것이다. 본 발명의 조성물은 고종횡비의 마이크로바이어와 트렌치, 이를테면 4:1 또는 그 이상의 종횡비를 가진 마이크로바이어와 트렌치를 도금하는데 특히 적합하다.
상기에 설명한 바와 같이, 본 발명의 도금액을 사용하여 결함 없이(예, 이온 빔 시험에 의해 보이드 또는 인클루젼이 없음) 약 200nm 또는 그 이하의 직경을 가진 적어도 4:1의 종횡비가 효과적으로 구리 도금된 바 있다. 150nm 이하, 또는 심지어 약 100nm 이하의 직경, 및 5:1, 6:1, 7:1, 10:1 또는 그 이상, 및 심지어 약 15:1 이하 또는 그 이상의 종횡비를 가진 마이크로바이어가 본 발명의 도금액을 이용하여 효과적으로 도금될 수 있다(이온 빔 시험에 의해 보이드 또는 인클루젼이 없음).
따라서, 본 발명은 a) 기판을 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및 b) 금속층을 침착시키기에 충분한 전류 밀도를 상기 전기도금조에 흐르게 하는 단계를 포함하여 기판에 금속층을 침착시키는 방법을 제공한다.
광범위한 기판이 본 발명에 다른 구리로 도금될 수 있다. 특히 적합한 기판은 집적회로, 인쇄배선판의 내부층 및 외부층, 가요성 회로(flexible circuits) 등의 제조에 사용되는 웨이퍼와 같은 전자 디바이스의 제작에 사용되는 기판이다. 기판이 웨이퍼인 것이 바람직하다.
본 발명은 또한 a) 전자 디바이스를 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및 b) 금속층을 침착시키기에 충분한 전류 밀도를 상기 전기도금조에 흐르게하는 단계를 포함하는 전자 디바이스의 제조방법을 제공한다.
따라서, 본 발명은 또한 하나 이상의 어퍼쳐를 함유하며, 각각의 어퍼쳐가 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 전기도금 조성물로부터 수득된 전해 구리 침착물을 가지는 것을 특징으로 하는 전자 디바이스 기판을 포함하는 제품을 제공한다.
반도체 웨이퍼가 본 발명에 따라 일단 도금되면, 바람직하게도 웨이퍼를 화학적-기계적 평탄화("CMP") 처리한다. CMP 과정은 본 발명에 따라 다음과 같이 수행될 수 있다.
이동하는 폴리싱 패드의 표면에 대해 웨이퍼가 밀착되게 하는 웨이퍼 캐리어에 웨이퍼를 고정시킨다. 폴리싱 패드는 종래의 매끄러운 폴리싱 패드 또는 홈 있는 폴리싱 패드일 수 있다. 홈이 있는 폴리싱 패드의 예가 미국특허 제5,177,908호; 제5,020,283호; 제5,297,364호; 제5,216,843호; 제5,329,734호; 제5,435,772호; 제5,394,655호; 제5,650,039호; 제5,489,233호; 제5,578,362호; 제5,900,164호; 제5,609,719호; 제5,628,862호; 제5,769,699호; 제5,690,540호; 제5,778,481호; 제5,645,469호; 제5,725,420호; 제5,842,910호; 제5,873,772호; 제5,921,855호; 제05,888,121호; 제5,984,769호; 및 유럽특허 제806267호에 기재되어 있다. 폴리싱 패드는 폴리싱 패드를 회전시킬 수 있는 종래의 플래튼(platen)상에 놓일 수 있다. 폴리싱 패드는 접착제(이에 한정되는 것은 아님), 이를테면 양면에 접착제가 있는 양면 테이프와 같은 결착 수단(holding mean)에 의해 플래튼상에 부착될 수 있다.
폴리싱 용액 또는 슬러리를 폴리싱 패드상에 공급한다. 웨이퍼 캐리어는 폴리싱 패드상의 다른 위치에 존재할 수 있다. 물에 한정되지 않는 유체와 같은(이에 한정되지 않음) 진공 또는 액체 압력(liquid tensioning)에 의한 웨이퍼 홀더(이에 한정되지 않음)와 같은 적합한 결착 수단에 의해 웨이퍼를 일정 위치에 결착시킬 수 있다. 결착 수단이 진공에 의한 것이면 바람직하게도 웨이퍼 캐리어에 연결되는 중공 샤프트(hollow shaft)가 존재한다. 추가로, 중공 샤프트는 공기 또는 불활성 가스(이에 한정되지 않음)와 같은 가스 압력을 조절하거나 진공을 사용하여 처음에 웨이퍼를 결착시키는데 사용될 수 있다. 가스 또는 진공은 중공 샤프트로부터 캐리어로 흐른다. 가스는 원하는 외형(contour)을 위해 폴리싱 패드에 대해 웨이퍼가 밀착되게 할 수 있다. 진공은 처음에 웨이퍼를 웨이퍼 캐리어의 일정 위치로 결착되게 할 수 있다. 웨이퍼가 일단 폴리싱 패드의 상단에 위치하면 탈진공되고 가스 압력이 상승되어 웨이퍼가 폴리싱 패드에 대해 밀려나게 할 수 있다. 그후 과량의 또는 원하지 않는 구리는 제거된다. 플래튼과 웨이퍼 캐리어는 독립적으로 회전가능하다. 따라서, 웨이퍼를 폴리싱 패드와 동일 방향으로 동일하거나 또는 다른 속도로 회전시킬 수 있거나 웨이퍼를 폴리싱 패드와 반대 방향으로 회전시킬 수 있다.
따라서, 본 발명은 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하며; 여기서 반도체 웨이퍼는 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 구리 전기도금 조성물에 의해 미리 전기도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법을 제공한다.
본 발명은 또한 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하며; 여기서 반도체 웨이퍼는 상기한 조성물에 의해 미리 전기도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법을 제공한다.
본 발명을 구리 전기도금조에 관하여 설명하였지만, 본 발명의 혼합 산 전해질을 다양한 도금조, 이를테면, 주석, 주석 합금, 니켈, 니켈 합금 등과 함께 사용할 수 있음은 당업자라면 인지할 수 있을 것이다.
본 발명은, 전기도금조, 특히 구리 전기도금조의 전해질에 2 개 이상의 산을 사용함으로써, 전해질에 대하여 하나의 산을 사용하는 종래의 도금조에 비해 과잉도금을 감소시키면서 함몰 피쳐를 충진하는데 특히 유용하다.

Claims (35)

  1. a) 금속 이온원;
    b) 2 개 이상의 산을 함유하는 전해질; 및
    c) 임의로 하나 이상의 첨가제를 포함하는 전기도금조.
  2. 제 1 항에 있어서, 2 개 이상의 산이 유기산, 무기산, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 전기도금조.
  3. 제 2 항에 있어서, 유기산이 알킬설폰산, 아릴설폰산, 카르복시산 및 할로겐화산으로 이루어진 그룹으로부터 선택되는 전기도금조.
  4. 제 2 항에 있어서, 무기산이 황산, 인산, 질산, 할로겐화수소산, 설팜산 및 불화붕소산으로 이루어진 그룹으로부터 선택되는 전기도금조.
  5. 제 1 항에 있어서, 2 개 이상의 산이 약 1 내지 약 350g/L의 양으로 존재하는 전기도금조.
  6. 제 1 항에 있어서, 금속 이온원이 구리 이온원인 전기도금조.
  7. 제 6 항에 있어서, 구리 이온원이 황산구리, 아세트산구리, 불화붕소산구리 및 질산제이구리로 이루어진 그룹으로부터 선택되는 전기도금조.
  8. 제 6 항에 있어서, 구리 이온원이 약 1 내지 약 300g/L의 양으로 존재하는 전기도금조.
  9. 제 1 항에 있어서, 하나 이상의 첨가제가 촉진제(accelerators), 억제제 (suppressors), 평탄화제(levelers), 그레인 리파이너(grain refiners) 및 습윤제 (wetting agents)로 이루어진 그룹으로부터 선택되는 전기도금조.
  10. a) 기판을 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및
    b) 금속층을 침착시키기에 충분한 전류 밀도(current density)를 상기 전기도금조에 흐르게 하는 단계를 포함하여 기판에 금속층을 침착시키는 방법.
  11. 제 10 항에 있어서, 2 개 이상의 산이 유기산, 무기산, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 방법.
  12. 제 11 항에 있어서, 유기산이 알킬설폰산, 아릴설폰산, 카르복시산 및 할로겐화산으로 이루어진 그룹으로부터 선택되는 방법.
  13. 제 12 항에 있어서, 무기산이 황산, 인산, 질산, 할로겐화수소산, 설팜산 및 불화붕소산으로 이루어진 그룹으로부터 선택되는 방법.
  14. 제 10 항에 있어서, 2 개 이상의 산이 약 1 내지 약 350g/L의 양으로 존재하는 방법.
  15. 제 10 항에 있어서, 금속 이온원이 구리 이온원인 방법.
  16. 제 15 항에 있어서, 구리 이온원이 황산구리, 아세트산구리, 불화붕소산구리 및 질산제이구리로 이루어진 그룹으로부터 선택되는 방법.
  17. 제 15 항에 있어서, 구리 이온원이 약 1 내지 약 300g/L의 양으로 존재하는 방법.
  18. 제 10 항에 있어서, 하나 이상의 첨가제가 촉진제, 억제제, 평탄화제, 그레인 리파이너 및 습윤제로 이루어진 그룹으로부터 선택되는 방법.
  19. a) 전자 디바이스를 금속 이온원, 2 개 이상의 산을 함유하는 전해질, 및 임의로 하나 이상의 첨가제를 포함하는 전기도금조와 접촉시키는 단계; 및
    b) 금속층을 침착시키기에 충분한 전류 밀도를 상기 전기도금조에 흐르게 하는 단계를 포함하는 전자 디바이스의 제조방법.
  20. 제 19 항에 있어서, 2 개 이상의 산이 유기산, 무기산, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 방법.
  21. 제 20 항에 있어서, 유기산이 알킬설폰산, 아릴설폰산, 카르복시산 및 할로겐화산으로 이루어진 그룹으로부터 선택되는 방법.
  22. 제 20 항에 있어서, 무기산이 황산, 인산, 질산, 할로겐화수소산, 설팜산 및 불화붕소산으로 이루어진 그룹으로부터 선택되는 방법.
  23. 제 19 항에 있어서, 2 개 이상의 산이 약 1 내지 약 350g/L의 양으로 존재하는 방법.
  24. 제 19 항에 있어서, 금속 이온원이 구리 이온원인 방법.
  25. 제 24 항에 있어서, 구리 이온원이 황산구리, 아세트산구리, 불화붕소산구리 및 질산제이구리로 이루어진 그룹으로부터 선택되는 방법.
  26. 제 24 항에 있어서, 구리 이온원이 약 1 내지 약 300g/L의 양으로 존재하는 방법.
  27. 제 19 항에 있어서, 하나 이상의 첨가제가 촉진제, 억제제, 평탄화제, 그레인 리파이너 및 습윤제로 이루어진 그룹으로부터 선택되는 방법.
  28. 하나 이상의 어퍼쳐(aperture)를 함유하며, 각각의 어퍼쳐가 적어도 하나의 가용성 구리 염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 전기도금 조성물로부터 수득된 전해 구리 침착물을 가지는 것을 특징으로 하는 전자 디바이스 기판을 포함하는 제품.
  29. 제 28 항에 있어서, 2 개 이상의 산이 유기산, 무기산, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 제품.
  30. 제 29 항에 있어서, 유기산이 알킬설폰산, 아릴설폰산, 카르복시산 및 할로겐화산으로 이루어진 그룹으로부터 선택되는 제품.
  31. 제 29 항에 있어서, 무기산이 황산, 인산, 질산, 할로겐화수소산, 설팜산 및 불화붕소산으로 이루어진 그룹으로부터 선택되는 제품.
  32. 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하고; 여기서 반도체 웨이퍼가 적어도 하나의 가용성 구리염, 및 2 개 이상의 산을 함유하는 전해질을 포함한 구리 전기도금 조성물에 의해 미리 전기도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법.
  33. 제 32 항에 있어서, 상기 폴리싱 패드에 홈이 있는 것인 방법.
  34. 제 32 항에 있어서, 반도체 웨이퍼를 또한 폴리싱 슬러리로 처리하는 방법.
  35. 반도체 웨이퍼를 회전 폴리싱 패드와 접촉시켜 반도체 웨이퍼로부터 과량의 물질을 제거하고; 여기서 반도체 웨이퍼가 제 1 항의 조성물에 의해 미리 전기 도금된 것임을 특징으로 하여, 반도체 웨이퍼로부터 화학적 기계적 평탄화 방법을 이용함으로써 과량의 물질을 제거하는 방법.
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