KR20020007682A - Semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 리드프레임을 이용하여 비교적 가격이 저렴하고, 또한 반도체칩의 방열 성능을 극대화하며, 두께가 비교적 얇은 반도체패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a relatively low cost, maximizing heat dissipation performance of a semiconductor chip, and having a relatively thin thickness using a lead frame.
통상 적층형 반도체패키지는 인쇄회로기판(Printed Circuit Board), 써킷테이프(Circuit Tape), 써킷필름(Circuit Film) 또는 리드프레임(Lead Frame)과 같은 섭스트레이트(Substrate)에 다수의 반도체칩을 수직방향으로 적층한 후, 상기 적층된 반도체칩끼리 또는 반도체칩과 섭스트레이트를 도전성 와이어(Conductive Wire)와 같은 전기적 접속수단으로 본딩(Bonding)한 것을 지칭한다. 이러한 적층형 반도체패키지는 봉지재로 형성된 몸체 내측에 다수의 반도체칩을 탑재함으로써 고용량, 고기능화된 성능을 구현할 수 있을 뿐만 아니라, 마더보드(Mother Board)에서의 실장밀도를 높일 수 있기 때문에 최근 대량으로 제조되고 있는 추세이다.In general, a multilayer semiconductor package includes a plurality of semiconductor chips vertically in a substrate such as a printed circuit board, a circuit tape, a circuit film, or a lead frame. After lamination, it refers to bonding the stacked semiconductor chips or the semiconductor chips and the substrate with electrical connection means such as conductive wires. Such a multilayer semiconductor package is manufactured in large quantities since it is possible not only to realize high capacity and high performance by mounting a plurality of semiconductor chips inside the body formed of an encapsulant, but also to increase the mounting density of the motherboard. It is becoming a trend.
이러한 적층형 반도체패키지(100')의 일례를 도1에 도시하였다.An example of such a stacked semiconductor package 100 'is shown in FIG.
도시된 바와 같이 먼저 수지층(2')을 중심으로 그 상면에는 다수의 본드핑거(3')(Bond Finger)를 포함하는 도전성 회로패턴이 형성되어 있고, 하면에는 볼랜드(4')(Ball Land)를 포함하는 회로패턴이 형성되어 있으며, 상기 상,하면의 회로패턴은 도전성 비아홀(5')(Via Hole')로 상호 연결된 섭스트레이트(1')가 구비되어 있다. 여기서, 상기 본드핑거(3') 및 볼랜드(4')를 포함하는 도전성 회로패턴은 통상적인 구리박막(Copper Trace)이다.As shown, first, a conductive circuit pattern including a plurality of bond fingers 3 'is formed on an upper surface of the resin layer 2' and a lower surface of the ball land 4 '. ) Is formed, and the upper and lower circuit patterns are provided with a substrate 1 'interconnected by conductive via holes 5'. Here, the conductive circuit pattern including the bond finger 3 'and the borland 4' is a conventional copper trace.
상기 섭스트레이트(1')의 상면 중앙부에는 접착수단으로 제1반도체칩(10')이 접착되어 있고, 상기 제1반도체칩(10')의 상면에는 접착수단으로 또다른 제2반도체칩(20')이 접착되어 있다. 여기서, 상기 제2반도체칩(20')은 제1반도체칩(10')의 크기보다 반듯이 작은 것이 구비된다. 또한, 상기 제1반도체칩(10') 및 제2반도체칩(20')의 상면에는 다수의 입출력패드(10a',20a')가 형성되어 있다.The first semiconductor chip 10 'is bonded to the center of the upper surface of the substrate 1' by an adhesive means, and the second semiconductor chip 20 is bonded to the upper surface of the first semiconductor chip 10 'by the adhesive means. ') Is glued. Here, the second semiconductor chip 20 'is provided with a smaller one than the size of the first semiconductor chip 10'. In addition, a plurality of input / output pads 10a 'and 20a' are formed on upper surfaces of the first semiconductor chip 10 'and the second semiconductor chip 20'.
상기 제1반도체칩(10') 및 제2반도체칩(20')의 입출력패드(10a',20a')는 모두 도전성와이어(30')에 의해 섭스트레이트(1')의 본드핑거(3')에 접속되어 있으며, 상기 섭스트레이트(1')의 하면에 형성된 볼랜드(4')에는 다수의 도전성볼(40')(Conductive Ball)이 융착되어 있다. 이 도전성볼(40')은 차후 마더보드의 소정 패턴에 융착된다.Bond fingers 3 'of the substrate 1' are formed by conductive wires 30 'on the input / output pads 10a' and 20a 'of the first semiconductor chip 10' and the second semiconductor chip 20 '. ), A plurality of conductive balls 40 'are fused to the ball lands 4' formed on the lower surface of the substrate 1 '. This conductive ball 40 'is later fused to a predetermined pattern on the motherboard.
상기 섭스트레이트(1')의 상면에 위치한 제1반도체칩(10'), 제2반도체칩(20') 및 도전성와이어(30') 등은 외부의 충격이나 접촉 등으로부터 보호될 수 있도록 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재로 봉지되어 소정의 몸체(60')를 형성하고 있다.The first semiconductor chip 10 ′, the second semiconductor chip 20 ′, and the conductive wire 30 ′ disposed on the upper surface of the substrate 1 ′ are epoxy-molded to be protected from external impact or contact. It is encapsulated with an encapsulant such as an epoxy molding compound or a glove top to form a predetermined body 60 '.
도면중 미설명 부호 6'은 회로패턴을 외부환경으로부터 보호하기 위해 그 표면에 코팅된 커버코트(Cover Coat)이다.In the figure, reference numeral 6 'is a cover coat coated on the surface of the circuit pattern to protect it from the external environment.
이러한 반도체패키지(100')는 제1반도체칩(10') 및 제2반도체칩(20')의 전기적 신호가 입출력패드(10a',20a'), 도전성와이어(30'), 본드핑거(3'), 도전성비아홀(5'), 볼랜드(4') 및 도전성볼(40')을 통해 도시되지 않은 마더보드와 전기적 신호를 교환한다.In the semiconductor package 100 ′, electrical signals of the first semiconductor chip 10 ′ and the second semiconductor chip 20 ′ may be input / output pads 10 a ′, 20 a ′, conductive wires 30 ′, and bond fingers 3. '), The conductive via hole (5'), the ball land (4 ') and the conductive ball 40' through the exchange of electrical signals with the motherboard not shown.
그러나 이러한 종래의 반도체패키지는 고가의 인쇄회로기판, 써킷테이프 또는 써킷필름과 같은 섭스트레이트를 사용함으로써 반도체패키지의 전체적인 가격이 올라가게 되고, 따라서 가격 경쟁력이 저하되는 문제점이 있다.However, such a conventional semiconductor package has a problem that the overall price of the semiconductor package is increased by using a substrate such as an expensive printed circuit board, a circuit tape, or a circuit film, thereby lowering the price competitiveness.
또한, 섭스트레이트 상에 탑재된 반도체칩 전체가 섭스트레이트와 봉지재로 형성된 몸체에 의해 밀봉된 구조이기 때문에 반도체칩의 방열성능이 저하되는 문제점이 있다.In addition, since the entire semiconductor chip mounted on the substrate is sealed by the body formed of the substrate and the sealing material, there is a problem that the heat dissipation performance of the semiconductor chip is reduced.
더불어, 도전성볼, 섭스트레이트, 반도체칩 및 몸체 등이 순차적으로 적층된 형태를 함으로써 반도체패키지의 전체적인 두께가 증가되고, 따라서 이를 채택한 전자제품의 박형화에 장애가 되는 문제점이 있다.In addition, the overall thickness of the semiconductor package is increased by sequentially stacking the conductive balls, the substrate, the semiconductor chip, and the body, and thus there is a problem in that the thickness of the electronic product adopting the barrier is increased.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 비교적 가격이 저렴한 리드프레임을 이용한 반도체패키지를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, to provide a semiconductor package using a lead frame relatively inexpensive.
본 발명의 다른 목적은 반도체칩의 방열 성능이 우수한 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package having excellent heat dissipation performance of a semiconductor chip.
본 발명의 또다른 목적은 두께가 비교적 얇은 적층형 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a laminated semiconductor package having a relatively thin thickness.
도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.
도2a 내지 도2c는 본 발명에 의한 반도체패키지를 도시한 단면도 및 패키지의 적층 상태를 도시한 단면도이다.2A to 2C are cross-sectional views showing a semiconductor package and a stacked state of a package according to the present invention.
도3a 및 도3b는 본 발명의 다른 실시예에 의한 반도체패키지를 도시한 단면도이다.3A and 3B are cross-sectional views illustrating a semiconductor package according to another embodiment of the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
11,12; 본 발명에 의한 반도체패키지11,12; Semiconductor package according to the present invention
1; 제1반도체칩 1a; 제1면 1b; 제2면 1c; 입출력패드One; First semiconductor chip 1a; First page 1b; Second page 1c; I / O pad
2; 제2반도체칩 2a; 제1면 2b; 제2면 2c; 입출력패드2; Second semiconductor chip 2a; First side 2b; Second side 2c; I / O pad
3; 방열판 3a; 제1면 3b; 제2면3; Heat sink 3a; First page 3b; The second page
4; 리드 4a; 제1면 4b; 제2면 4c; 랜드4; Lead 4a; First side 4b; Second side 4c; rand
5; 전기적 접속수단5; Electrical connection means
6a; 솔더 페이스트 6b; 솔더 포스트6a; Solder paste 6b; Solder post
7; 접착수단 8; 몸체7; Bonding means 8; Body
9; 도전성볼9; Conductive ball
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 가지고, 상기 제1면에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와;대략 평면인 제1면과 제2면을 가지고, 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 방열수단과; 상기 제1반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과; 상기 제1반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention has a first plane and a second plane which are substantially planar, and the first surface comprises: a first semiconductor chip having a plurality of input / output pads; A plurality of leads having a first surface and a second surface and arranged at an outer circumference of the first semiconductor chip; the first semiconductor chip and a second surface of the lead having a first surface and a second surface that are substantially planar; Heat dissipation means bonded to the surface by an adhesive means; A plurality of electrical connection means for electrically connecting the input / output pad and the lead of the first semiconductor chip; It characterized in that it comprises a body formed by encapsulating the first semiconductor chip, the lead and the electrical connection means with an encapsulant.
상기 제1반도체칩의 제2면과 상기 리드의 제2면은 동일 평면상에 위치됨이 바람직하다.Preferably, the second surface of the first semiconductor chip and the second surface of the lead are located on the same plane.
상기 각 리드의 제1면중 일정영역에는 몸체 외측으로 노출된 적어도 하나 이상의 랜드가 더 형성됨이 바람직하다.At least one land exposed to the outside of the body may be further formed in a predetermined region of the first surface of each lead.
상기 랜드를 포함하는 리드의 두께는 나머지 부분의 리드 두께보다 두껍게 형성됨이 바람직하다.The thickness of the lead including the land is preferably formed thicker than the lead thickness of the remaining portion.
상기 몸체 외측으로 노출된 리드의 랜드에는 솔더가 도금될 수 있다.Solder may be plated on lands of the leads exposed to the outside of the body.
상기 방열수단은 둘레가 상기 리드의 외주연쪽으로 더 확장될 수 있다.The heat radiating means may have a circumference further extended to the outer circumferential side of the lead.
상기 랜드에는 도전성볼이 더 융착될 수도 있다.A conductive ball may be further fused to the land.
상기 리드의 외주연쪽으로 더 확장된 방열수단의 제1면에는 리드의 가장 두꺼운 두께보다 더 두껍게 솔더 포스트가 형성될 수 있다.Solder posts may be formed on the first surface of the heat dissipation means further extended toward the outer circumference of the lead to be thicker than the thickest thickness of the lead.
상기 제1반도체칩의 제1면에는 대략 제1면과 제2면을 가지며, 상기 제2면에는 다수의 입출력패드가 형성된 제2반도체칩이 더 접착되어 있고, 상기 제2반도체칩의 입출력패드와 리드는 전기적 접속수단에 의해 상호 접속될 수 있다.A second semiconductor chip having substantially first and second surfaces on a first surface of the first semiconductor chip is further bonded to the second surface, and a plurality of input / output pads are formed on the second surface of the first semiconductor chip. The and leads can be interconnected by electrical connection means.
상기 방열수단은 제1반도체칩의 넓이보다는 크고 리드의 넓이보다는 작게 형성될 수 있다.The heat dissipation means may be formed larger than the width of the first semiconductor chip and smaller than the width of the lead.
상기 반도체패키지는 랜드에 도전성볼이 개재된 채 다수가 적층되어 있되, 어느 한 반도체패키지의 도전성볼은 그 하부에 위치된 다른 반도체패키지의 리드의 제2면에 접속되어 적층될 수 있다.The semiconductor package may be stacked in a plurality of lands with conductive balls interposed therebetween, and the conductive balls of one semiconductor package may be connected to the second surface of a lead of another semiconductor package positioned below the semiconductor package.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 반도체패키지를 얻게 된다.As described above, according to the semiconductor package according to the present invention, a semiconductor package having a cost down as a whole can be obtained by using a relatively inexpensive lead.
또한, 반도체칩 및 리드의 일면에 열도전성이 우수한 방열수단이 접착되어 있음으로, 반도체칩의 열이 상기 리드 및 방열수단을 통하여 외부로 용이하게 발산되어 방열 성능이 향상된 반도체패키지를 얻게 된다.In addition, since the heat dissipation means having excellent thermal conductivity is attached to one surface of the semiconductor chip and the lead, heat of the semiconductor chip is easily dissipated to the outside through the leads and the heat dissipation means, thereby obtaining a semiconductor package having improved heat dissipation performance.
또한, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 반도체패키지를 얻게 된다.In addition, the specific semiconductor chip is located between the lead and the lead, so that the thickness of the semiconductor chip is offset by the lead thickness, thereby obtaining a semiconductor package of even thinner thickness.
마지막으로, 상기와 같은 반도체패키지를 다수 적층할 수 있음으로 용량 및 기능 등을 높이면서도 실장밀도는 증가시키지 않게 된다.Finally, the semiconductor package as described above can be stacked in a large number, thereby increasing the capacity and function, but not increasing the mounting density.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a 내지 도2c는 본 발명에 의한 반도체패키지(11)를 도시한 단면도 및 패키지의 적층 상태를 도시한 단면도이다.2A to 2C are cross-sectional views showing the semiconductor package 11 and the stacked state of the package according to the present invention.
먼저 도2a 및 도2b에 도시된 바와 같이, 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 또한 상기 제1면(1a)(하면)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.First, as shown in FIGS. 2A and 2B, the first surface 1a and the second surface 1b are substantially planar, and a plurality of input / output pads 1c are provided on the first surface 1a (lower surface). Is provided with a first semiconductor chip (1).
상기 제1반도체칩(1)의 제2면(1b)에는 전기적으로는 비전도성이며 열적으로는 전도성인 접착수단(7)에 의해 제2반도체칩(2)이 부착되어 있다.The second semiconductor chip 2 is attached to the second surface 1b of the first semiconductor chip 1 by an electrically non-conductive and thermally conductive bonding means 7.
상기 제2반도체칩(2) 역시 제1면(2a)과 제2면(2b)을 가지며, 상기 제1면(2a)(하면)에는 다수의 입출력패드(2c)가 형성되어 있다. 물론, 상기 제1반도체칩(1)보다 제2반도체칩(2)의 크기가 더 크며, 따라서 제2반도체칩(2)의 입출력패드(2c)는 제1반도체칩(1)의 제2면(1b)과 간섭되지 않는다.The second semiconductor chip 2 also has a first surface 2a and a second surface 2b, and a plurality of input / output pads 2c are formed on the first surface 2a (lower surface). Of course, the size of the second semiconductor chip 2 is larger than that of the first semiconductor chip 1, so that the input / output pad 2c of the second semiconductor chip 2 is the second surface of the first semiconductor chip 1. It does not interfere with (1b).
상기 제1반도체칩(1) 및 제2반도체칩(2)의 외주연에는 제1면(4a)과 제2면(4b)을 갖는 다수의 리드(4)가 배열되어 있다. 여기서, 상기 리드(4)의 제2면(4b)과 제2반도체칩(2)의 제2면(2b)은 동일평면을 이루고 있다.A plurality of leads 4 having a first surface 4a and a second surface 4b are arranged at the outer circumference of the first semiconductor chip 1 and the second semiconductor chip 2. Here, the second surface 4b of the lead 4 and the second surface 2b of the second semiconductor chip 2 form the same plane.
또한, 상기 제2반도체칩(2) 및 리드(4)의 제2면(2b, 4b)에는 접착수단(7)으로 역시 대략 평면인 제1면(3a)과 제2면(3b)을 갖는 방열수단(3)이 접착되어 있다. 상기 방열수단(3)은 구리(Cu) 계열, 철(Fe) 계열, 알루미늄(Al) 계열 등의 금속성으로서 방열성이 우수한 물질이 사용됨이 바람직하다.In addition, the second surfaces 2b and 4b of the second semiconductor chip 2 and the lead 4 have a first surface 3a and a second surface 3b which are also substantially planar as the bonding means 7. The heat radiating means 3 is adhere | attached. The heat dissipation means 3 is preferably a material having excellent heat dissipation, such as metallic (Cu), iron (Fe), aluminum (Al) series and the like.
여기서, 상기 리드(4)와 상기 방열수단(3) 사이의 전기적 쇼트를 방지하기 위해 상기 리드(4)와 방열수단(3) 사이의 접착수단은 반듯이 전기적으로 절연성인 것(예를 들면, 에폭시 접착제 또는 양면 접착 테이프 등등)을 사용하여야 한다.Here, in order to prevent electrical short between the lead 4 and the heat dissipation means 3, the adhesive means between the lead 4 and the heat dissipation means 3 must be electrically insulating (for example, epoxy Adhesive or double-sided adhesive tape, etc.) shall be used.
또한, 주지된 바와 같이 상기 리드(4)는 철(Fe) 계열 또는 구리(Cu) 계열의 금속이며, 상기 리드(4)의 제1면(4a)중 차후 전기적 접속수단에 의해 접속되는 영역에는 은(Ag) 도금층(도시되지 않음)이 형성될 수도 있다.In addition, as is well known, the lead 4 is an iron (Fe) -based or copper (Cu) -based metal, and is located in an area of the first surface 4a of the lead 4 that is later connected by electrical connection means. A silver (Ag) plating layer (not shown) may be formed.
또한, 상기 각 리드(4)의 제1면(4a)에는 나머지 리드(4)의 두께보다 대략 2배 가까이 더 두꺼운 랜드(4c)가 형성되어 있다. 즉, 상기 리드(4)의 제1면(4a)에 대해 대략 수직 방향으로 돌출됨으로써 나머지 리드(4) 두께보다 더 두꺼운 랜드(4c)가 형성되어 있다. 상기 랜드(4c)는 제조 공정중 리드(4)의 대략 절반만 화학용액으로 에칭하여 제거하는 할프에칭(Half Etching) 방법에 의해 형성된 것이다.Further, lands 4c that are approximately twice as thick as the thickness of the remaining leads 4 are formed on the first surface 4a of each lead 4. That is, the land 4c thicker than the thickness of the remaining leads 4 is formed by protruding substantially in a direction perpendicular to the first surface 4a of the lead 4. The land 4c is formed by a half etching method in which only about half of the lead 4 is removed by etching with a chemical solution during the manufacturing process.
계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)와 리드(4)의 제1면(4a)은 알루미늄와이어(Al Wire) 또는 골드 와이어(Au Wire)와 같은 전기적 접속수단(5) 즉, 도전성와이어에 의해 상호 접속되어 있다.Subsequently, the input / output pads 1c and 2c of the first semiconductor chip 1 and the second semiconductor chip 2 and the first surface 4a of the lead 4 are made of aluminum wire or gold wire. Electrical connection means 5 such as Au Wire, that is, interconnected by conductive wires.
상기 접속 상태는 동일한 리드(4) 또는 서로 다른 각각의 리드(4)에 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)가 전기적 접속수단(5)(도전성와이어)으로 상호 접속된 것이다.In the connection state, the input and output pads 1c and 2c of the first semiconductor chip 1 and the second semiconductor chip 2 are connected to the same lead 4 or to each of the different leads 4. Conductive wires).
여기서, 상기 전기적 접속수단(5)은 리드(4)의 제1면(4a)에 형성된 은도금층에 접속됨으로써 접속이 보다 원할히 이루워지고 또한 접속력도 향상된다.Here, the electrical connecting means 5 is connected to the silver plating layer formed on the first surface 4a of the lid 4, thereby making the connection more smoothly and the connecting force also improved.
또한, 상기 제1반도체칩(1), 제2반도체칩(2), 리드(4) 및 전기적 접속수단(5)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop top)과 같은 봉지재로 봉지되어 소정의 몸체(8)를 형성하되, 상기 리드(4)의 랜드(4c)는 몸체(8) 외측으로 노출되어 있다.In addition, the first semiconductor chip 1, the second semiconductor chip 2, the lead 4 and the electrical connection means 5 is an encapsulant such as an epoxy molding compound or a glop top. It is encapsulated in the form of a predetermined body 8, the land 4c of the lid 4 is exposed to the outside of the body (8).
더불어, 상기 리드(4)의 제1면(4a)에 형성된 랜드(4c)에는 솔더볼과 같은 도전성볼(9)이 융착되어 있다. 상기 도전성볼(9)은 차후 마더보드의 특정 패턴에 실장된다.In addition, a conductive ball 9 such as a solder ball is fused to the land 4c formed on the first surface 4a of the lead 4. The conductive ball 9 is later mounted on a specific pattern of the motherboard.
또한, 상기 방열수단(3)의 제2면(3b) 전체 및 그 측면 전체는 몸체(8) 외부로 노출되어 있어 반도체칩(1,2)의 방열성능이 향상된다. 즉, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 열은 상기 방열수단(3)을 통해 외부 공기중으로 발산될 뿐만 아니라, 상기 리드(4)를 통해서도 외부로 발산되어 전체적인 방열 성능이 최대화된다.In addition, the entire second surface 3b of the heat dissipation means 3 and the entire side surface thereof are exposed to the outside of the body 8, thereby improving heat dissipation performance of the semiconductor chips 1 and 2. That is, the heat of the first semiconductor chip 1 and the second semiconductor chip 2 is not only dissipated to the outside air through the heat dissipation means 3, but also to the outside through the lead 4 to dissipate overall heat. Performance is maximized.
한편, 상기 방열수단(3)은 도2b에 도시된 바와 같이 제1반도체칩(1) 및 제2반도체칩(2)의 넓이보다는 크고 리드(4)의 전체 넓이보다는 작은 것도 사용될 수 있다. 상기와 같이 방열수단(3)이 전체적인 리드(4)의 넓이보다 작을 경우에는 도2c에 도시된 바와 같이 다수개를 적층할 수 있다. 즉, 반도체패키지의 랜드(4c)에 도전성볼(9)을 융착하고, 그 도전성볼(9)의 하부에는 다른 반도체패키지의 리드(4) 제2면(4b)이 접속되도록 함으로써 다수의 반도체패키지를 적층할 수 있게 된다. 이와 같이 하여 동일한 실장 면적에 보다 많은 반도체패키지를 실장할 수 있게 된다.Meanwhile, as shown in FIG. 2B, the heat dissipation means 3 may be larger than the width of the first semiconductor chip 1 and the second semiconductor chip 2 and smaller than the total width of the lead 4. When the heat dissipation means 3 is smaller than the width of the entire lead 4 as described above, a plurality of heat dissipation means 3 may be stacked as shown in FIG. 2C. That is, the conductive balls 9 are fused to the lands 4c of the semiconductor package, and the second surface 4b of the lead 4 of the other semiconductor package is connected to the lower portion of the conductive balls 9 so that a plurality of semiconductor packages are connected. Can be laminated. In this way, more semiconductor packages can be mounted in the same mounting area.
도3a 및 도3b는 본 발명의 다른 실시예에 의한 반도체패키지(12)를 도시한 단면도이다.3A and 3B are cross-sectional views showing a semiconductor package 12 according to another embodiment of the present invention.
먼저 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 또한 상기 제1면(1a)(하면)에는 다수의 입출력패드(1c)가 형성된 반도체칩(1)이 구비되어 있다.First, a semiconductor chip 1 having a first surface 1a and a second surface 1b which are substantially planar, and on which a plurality of input / output pads 1c are formed is provided on the first surface 1a (lower surface). .
상기 반도체칩(1)의 외주연에는 제1면(4a)과 제2면(4b)을 갖는 다수의리드(4)가 배열되어 있으며, 상기 리드(4)의 제2면(4b)과 반도체칩(1)의 제2면(1b)은 동일평면을 이루고 있다.A plurality of leads 4 having a first surface 4a and a second surface 4b are arranged on the outer circumference of the semiconductor chip 1, and the second surface 4b of the lead 4 and the semiconductor are arranged. The second surface 1b of the chip 1 is coplanar.
또한, 상기 반도체칩(1) 및 리드(4)의 제2면(1b, 4b)에는 접착수단(7)으로 역시 대략 평면인 제1면과 제2면을 갖는 방열수단(3)이 접착되어 있다. 상기 방열수단(3)은 전술한 바와 같이 구리(Cu) 계열, 철(Fe) 계열, 알루미늄(Al) 계열 등의 금속성이다.In addition, the heat dissipating means 3 having the first and second surfaces, which are also substantially planar, is bonded to the second surfaces 1b and 4b of the semiconductor chip 1 and the lead 4 by the bonding means 7. have. As described above, the heat dissipation means 3 is metallic such as copper (Cu), iron (Fe), and aluminum (Al).
또한, 전술한 바와 같이 상기 리드(4)는 철(Fe) 계열 또는 구리(Cu) 계열의 금속이며, 상기 리드(4)의 제1면(4a)중 차후 전기적 접속수단에 의해 접속되는 영역에는 은(Ag) 도금층(도시되지 않음)이 형성되어 있다.In addition, as described above, the lead 4 is an iron (Fe) -based or copper (Cu) -based metal, and is located in a region of the first surface 4a of the lead 4 that is connected by a later electrical connection means. A silver (Ag) plating layer (not shown) is formed.
또한, 상기 각 리드(4)의 제1면(4a)에는 나머지 리드(4)의 두께보다 대략 2배 가까이 더 두꺼운 랜드(4c)가 형성되어 있으며, 상기 랜드(4c)는 제조 공정중 리드(4)의 대략 절반만 화학용액으로 에칭하여 제거하는 할프에칭(Half Etching) 방법에 의해 형성된 것이다.In addition, lands 4c, which are approximately twice as thick as the thickness of the remaining leads 4, are formed on the first surface 4a of each of the leads 4, and the lands 4c are formed during the manufacturing process. Only about half of 4) is formed by the half etching method, which is removed by etching with chemical solution.
계속해서, 상기 반도체칩(1)의 입출력패드(1c)와 리드(4)의 제1면(4a)은 알루미늄와이어(Al Wire) 또는 골드 와이어(Au Wire)와 같은 전기적 접속수단(5) 즉, 도전성와이어에 의해 상호 접속되어 있다.Subsequently, the input / output pad 1c of the semiconductor chip 1 and the first surface 4a of the lead 4 are electrically connected to each other 5 such as aluminum wire or gold wire. And interconnected by conductive wires.
상기 반도체칩(1), 리드(4) 및 전기적 접속수단(5)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop top)과 같은 봉지재로 봉지되어 소정의 몸체(8)를 형성하되, 상기 리드(4)의 랜드(4c)는 몸체(8) 외측으로 노출되어 있다.The semiconductor chip 1, the lead 4, and the electrical connection means 5 are encapsulated with an encapsulant such as an epoxy molding compound or a glop top to form a predetermined body 8. The land 4c of the lid 4 is exposed to the outside of the body 8.
상기 리드(4)의 제1면(4a)에 형성된 랜드(4c)에는 일정 두께의 솔더 페이스트(6a)가 융착되어 있다. 상기 솔더 페이스트(6a)는 차후 상기 반도체패키지(12)가 마더보드에의 실장될 때 그 마더보드의 특정 패턴에 접속되는 역할을 한다.A solder paste 6a having a predetermined thickness is fused to the land 4c formed on the first surface 4a of the lead 4. The solder paste 6a serves to be connected to a specific pattern of the motherboard when the semiconductor package 12 is later mounted on the motherboard.
또한, 상기 방열수단(3)의 제2면 전체 및 그 측면 전체는 몸체(8) 외부로 노출되어 있어 반도체칩(1)의 방열성능이 향상된다. 즉, 상기 반도체칩(1)의 열은 상기 방열수단(3)을 통해 외부 공기중으로 발산될 뿐만 아니라, 상기 리드(4)를 통해서도 외부로 발산되어 전체적인 방열 성능이 최대화된다.In addition, the entire second surface and the entire side surface of the heat dissipation means 3 are exposed to the outside of the body 8, so that the heat dissipation performance of the semiconductor chip 1 is improved. That is, the heat of the semiconductor chip 1 is not only dissipated to the outside air through the heat dissipation means 3, but also to the outside through the lead 4 to maximize the overall heat dissipation performance.
한편, 상기 방열수단(3)은 도시된 바와 같이 반도체칩(1)의 외주연에 위치한 리드(4)의 전체 면적보다 더 크게 확장 가능하며, 따라서, 방열성능이 더욱 향상될 수 있다. 또한, 상기 리드(4)의 외주연인 방열수단(3)의 제1면에는 마더보드의 특정 패턴에 융착되어 반도체패키지(12)가 보다 견고한 실장 구조를 갖도록 일정 두께의 솔더 포스트(6b)가 다수 형성되어 있다. 여기서, 상기 솔더 포스트(6b)는 방열수단(3)의 열을 마더보드쪽으로 전달해주는 역할도 함으로써 그 반도체패키지(12)의 전체적인 방열성능을 더욱 향상시킬 수 있게 된다.On the other hand, the heat dissipation means 3 can be expanded larger than the total area of the lead 4 located on the outer periphery of the semiconductor chip 1 as shown, and thus, the heat dissipation performance can be further improved. In addition, a plurality of solder posts 6b having a predetermined thickness are bonded to the first surface of the heat dissipation means 3, which is the outer circumference of the lead 4, to be fused to a specific pattern of the motherboard so that the semiconductor package 12 has a more rigid mounting structure. Formed. Here, the solder post 6b also serves to transfer the heat of the heat dissipation means 3 toward the motherboard, thereby further improving the overall heat dissipation performance of the semiconductor package 12.
더불어, 도3b에 도시된 바와 같이 상기 리드(4)의 랜드(4c)에는 각각 도전성볼(9)을 더 융착하여 마더보드에의 실장 작업이 용이해지도록 유도할 수 있다. 이때, 상기 솔더 포스트(6b)의 두께는 상기 도전성볼(9)의 두께를 감안하여 더욱 두껍게 형성한다.In addition, as shown in FIG. 3B, the conductive balls 9 may be further fused to the lands 4c of the leads 4 so that the mounting work on the motherboard may be facilitated. At this time, the thickness of the solder post (6b) is made thicker in consideration of the thickness of the conductive ball (9).
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modifications may be made without departing from the scope and spirit of the present invention.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 반도체패키지를 얻을 수 있는 효과가 있다.According to the semiconductor package according to the present invention as described above, it is possible to obtain a semiconductor package having a total cost down by using a relatively inexpensive lead.
또한, 반도체칩 및 리드의 일면에 열도전성이 우수한 방열수단이 접착되어 있음으로, 반도체칩의 열이 상기 리드 및 방열수단을 통하여 외부로 용이하게 발산되어 방열 성능이 향상된 반도체패키지를 얻을 수 있는 효과가 있다.In addition, since the heat dissipation means having excellent thermal conductivity is adhered to one surface of the semiconductor chip and the lead, the heat of the semiconductor chip is easily dissipated to the outside through the lead and the heat dissipation means to obtain a semiconductor package with improved heat dissipation performance. There is.
또한, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 반도체패키지를 얻게을 수 있는 효과가 있다.In addition, since the specific semiconductor chip is located between the lead and the lead, the thickness of the semiconductor chip is canceled by the lead thickness, and thus there is an effect that a semiconductor package having a thinner thickness can be obtained.
마지막으로, 상기와 같은 반도체패키지를 다수 적층할 수 있음으로 용량 및 기능 등을 높이면서도 실장밀도는 증가시키지 않게되는 효과가 있다.Finally, the semiconductor package as described above can be stacked in a large number, thereby increasing the capacity and function, but not increasing the mounting density.
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