KR20020001426A - Stack package - Google Patents
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Abstract
Description
본 발명은 스택 패키지에 관한 것으로서, 보다 구체적으로는 적어도 2개 이상의 반도체 칩이 스택킹된 스택 패키지에 관한 것이다.The present invention relates to a stack package, and more particularly, to a stack package in which at least two semiconductor chips are stacked.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.Increasing capacity of memory chips is proceeding at a rapid pace. Currently, 128M DRAM is in mass production, and mass production of 256M DRAM is expected in the near future.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.As a method of increasing the capacity of a memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space of a semiconductor device is generally known. However, such a method requires precise fine line width. It requires a high level of technology and a lot of development time. Therefore, recently, a stacking technology that can achieve high integration in an easier way has been developed, and research on this has been actively conducted.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.In the semiconductor industry, stacking refers to a technology in which at least two or more semiconductor devices are stacked vertically to double the memory capacity. Such stacking, for example, stacks two 64M DRAM devices to form a 128M DRAM class. In addition, two 128M DRAM class devices can be stacked to form a 256M DRAM class.
상기와 같은 스택킹에 의한 패키지의 전형적인 한 예의 구조가 도 1에 도시되어 있다. 도시된 바와 같이, 패턴 필름(3)상에 3개의 반도체 칩(1a,1b,1c)이 접착제를 매개로 적층되는데, 각 반도체 칩(1a,1b,1c)은 위로 갈수록 점진적으로 줄어드는 크기를 갖는다. 따라서, 각 반도체 칩(1a,1b,1c)의 본드 패드(2a,2b,2c)들은 위를 향해 노출되어 있다. 한편, 패턴 필름(3)은 금속 패턴(3b)이 배열된 절연 필름(3a)을 포함한다. 절연 필름(3a)의 밑면에는 솔더 레지스트(3c)가 형성되어 있고, 금속 패턴(3b)은 상하로 국부적으로 노출되어 있다. 상부로 노출된 금속 패턴(3b)과 각 본드 패드(2a,2b,2c)들이 금속 와이어(4a,4b,4c)를 매개로 전기적으로 연결되어 있다. 패턴 필름(3)의 상부 영역 전체가 봉지제(6)로 봉지되어 있고, 하부로 노출된 금속 패턴(3b) 부분, 즉 볼 랜드에 솔더 볼(5)이 마운트되어 있다.A typical example structure of a package by such a stacking is shown in FIG. 1. As shown, three semiconductor chips 1a, 1b, 1c are stacked on the pattern film 3 via an adhesive, and each semiconductor chip 1a, 1b, 1c has a size gradually decreasing upwards. . Therefore, the bond pads 2a, 2b, 2c of each of the semiconductor chips 1a, 1b, 1c are exposed upward. On the other hand, the pattern film 3 includes the insulating film 3a in which the metal pattern 3b is arranged. The solder resist 3c is formed in the bottom surface of the insulating film 3a, and the metal pattern 3b is locally exposed up and down. The exposed metal pattern 3b and the bond pads 2a, 2b, and 2c are electrically connected to each other via the metal wires 4a, 4b, and 4c. The entire upper region of the pattern film 3 is sealed with the encapsulant 6, and the solder balls 5 are mounted on portions of the metal pattern 3b exposed to the bottom, that is, the ball lands.
그러나, 상기된 종래의 스택 패키지는 금속 와이어를 사용하기 때문에 전기적 연결 경로가 매우 길어진다는 단점이 있다. 아울러, 금속 와이어를 연결하기 위해서는 각 반도체 칩의 본드 패드가 노출되어야 하기 때문에, 위로 갈수록 반도체 칩의 크기가 줄어들어야 한다는 제한이 따른다. 결과적으로, 스택킹에 제한이 따른다.However, the conventional stack package described above has a disadvantage in that the electrical connection path is very long because it uses metal wires. In addition, in order to connect the metal wires, since the bond pads of the respective semiconductor chips must be exposed, there is a restriction that the size of the semiconductor chips should be reduced upward. As a result, there is a limit to stacking.
또한, 적층된 각 반도체 칩은 봉지제로 둘러싸여 있기 때문에 각 반도체 칩에서 발생되는 고열이 외부로 신속하게 발산될 수가 없는 문제도 있다. 그리고, 각 반도체 칩은 접착제를 매개로 접착되므로, 접착제를 도포하는 공정과 또한 이를 경화시키는 공정이 추가된다는 공정상의 문제점도 있다.In addition, since the stacked semiconductor chips are surrounded by an encapsulant, there is also a problem that high heat generated in each semiconductor chip cannot be quickly dissipated to the outside. In addition, since each semiconductor chip is bonded through an adhesive, there is also a process problem in that a process of applying the adhesive and a process of curing it are added.
그리고, 종래에는 적층을 위한 용도로서 패턴 필름이 사용되는데, 이 패턴 필름의 가격이 매우 고가이고, 따라서 패키지 제조 비용이 상승한다는 단점이 있다. 아울러, 패턴 필름과 반도체 칩간의 열팽창계수 차이가 많이 나서, 열적 응력에 의해 패턴 필름이 파괴되는 경우도 있다.In addition, conventionally, a pattern film is used as a use for lamination, but the price of the pattern film is very expensive, and thus there is a disadvantage that the package manufacturing cost increases. In addition, the thermal expansion coefficient difference between the pattern film and the semiconductor chip is large, so that the pattern film may be broken by thermal stress.
따라서, 본 발명은 종래의 스택 패키지가 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 전기적 전달 경로를 대폭 단축시킴과 아울러 적층되는 반도체 칩의 크기를 동일하게 유지시킬 수 있는 스택 패키지를 제공하는데 목적이 있다.Accordingly, an object of the present invention is to provide a stack package that can reduce the electrical transmission path and maintain the same size of a stacked semiconductor chip. There is this.
본 발명의 다른 목적은, 반도체 칩들이 외부로 노출되도록 하여 열발산 효율을 향상시키고 또한 각 반도체 칩을 접착제를 사용하지 않고 직접적으로 적층시킬 수 있게 하는데 있다.Another object of the present invention is to expose the semiconductor chips to the outside to improve heat dissipation efficiency and to directly stack each semiconductor chip without using an adhesive.
본 발명의 또 다른 목적은, 패턴 필름 사용을 완전히 배제하여, 제조 비용을 절감함과 동시에 신뢰성도 확보할 수 있게 하는데 있다.Another object of the present invention is to completely eliminate the use of the pattern film, to reduce the manufacturing cost and to ensure the reliability.
도 1은 종래의 스택 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional stack package.
도 2 내지 도 17은 본 발명의 실시예 1에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면.2 to 17 show the stack package according to the first embodiment of the present invention in the order of manufacturing process.
도 18 내지 도 21은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지의 변형예를 각각 나타낸 도면.18 to 21 each show a modification of the wafer level package according to Embodiment 2 of the present invention.
도 22 및 도 23은 본 발명의 실시예 3에 따른 스택 패키지의 다른 몰딩 방식을 순차적으로 나타낸 단면도.22 and 23 are cross-sectional views sequentially showing another molding method of the stack package according to Embodiment 3 of the present invention.
도 24는 본 발명의 실시예 4에 따른 스택 패키지에 적용되는 메인 반도체 칩의 패턴 필름을 나타낸 단면도.24 is a cross-sectional view illustrating a pattern film of a main semiconductor chip applied to a stack package according to Embodiment 4 of the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10,10a,10b,10c,10d ; 서브 반도체 칩 20 ; 절연층10, 10a, 10b, 10c, 10d; Sub semiconductor chip 20; Insulation layer
30,70 ; 금속 패턴 40 ; 전도성 범프30,70; Metal pattern 40; Conductive bump
50 ; 메인 반도체 칩 51 ; 본드 패드50; Main semiconductor chip 51; Bond pad
90 ; 솔더 볼 100 ; 봉지제90; Solder ball 100; Encapsulant
110,111 ; 히트싱크110,111; Heatsink
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 스택 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the stack package according to the present invention has the following configuration.
본드 패드가 배치된 메인 반도체 칩의 표면에 본드 패드가 노출되도록 절연층이 도포된다. 일단이 본드 패드에 연결되고 타단에는 범프 랜드와 볼 랜드가 소정 간격을 두고 순차적으로 형성된 금속 패턴이 절연층상에 증착된다.An insulating layer is applied so that the bond pads are exposed on the surface of the main semiconductor chip on which the bond pads are disposed. One end is connected to the bond pad, and at the other end, a metal pattern sequentially formed with bump bumps and ball lands at predetermined intervals is deposited on the insulating layer.
한편, 메인 반도체 칩상에 적층식으로 배치되는 적어도 하나 이상의 서브 반도체 칩 표면에 그의 본드 패드가 노출되도록 절연층이 도포된다. 메인 반도체 칩의 금속 패턴이 갖는 범프 랜드 위치와 대응하는 서브 반도체 칩들 부분에 비아홀이 관통 형성된다. 비아홀 내벽과 절연층상에 금속 패턴이 증착되어, 이 금속 패턴의 일부분이 노출된 본드 패드와 전기적으로 연결된다. 비아홀 내부가 전도성 범프로 매립된다. 각 서브 반도체 칩의 전도성 범프들이 솔더 페이스트를 매개로 전기적으로 연결되므로써, 각 서브 반도체 칩이 적층된다.On the other hand, an insulating layer is applied on the surface of at least one sub-semiconductor chip stacked on the main semiconductor chip so that its bond pads are exposed. Via holes are formed in portions of the sub-semiconductor chips corresponding to the bump land positions of the metal patterns of the main semiconductor chip. A metal pattern is deposited on the inner wall of the via hole and the insulating layer so that a portion of the metal pattern is electrically connected to the exposed bond pads. The inside of the via hole is filled with a conductive bump. As the conductive bumps of each sub-semiconductor chip are electrically connected through the solder paste, each sub-semiconductor chip is stacked.
이러한 적층된 서브 반도체 칩중 최하부에 배치된 서브 반도체 칩이 갖는 전도성 범프의 하단이 메인 반도체 칩이 갖는 금속 패턴의 범프 랜드에 마운트된다. 그리고, 적층된 서브 반도체 칩의 표면보다 돌출될 정도의 높이를 갖는 솔더 볼이 금속 패턴의 볼 랜드에 마운트된다. 솔더 볼의 상부만이 노출되도록, 메인 반도체 칩의 상부 영역이 봉지제로 봉지된다.The lower end of the conductive bump of the sub-semiconductor chip disposed at the bottom of the stacked sub-semiconductor chips is mounted on the bump land of the metal pattern of the main semiconductor chip. Then, a solder ball having a height that protrudes from the surface of the stacked sub-semiconductor chip is mounted on the ball land of the metal pattern. The upper region of the main semiconductor chip is sealed with the encapsulant so that only the upper portion of the solder balls is exposed.
또는, 적층된 서브 반도체 칩의 표면도 봉지제로부터 노출되도록 하여, 노출된 서브 반도체 칩의 표면과 메인 반도체 칩의 밑면 각각에 히트싱크가 부착될 수도 있다.Alternatively, a heat sink may be attached to each of the surface of the exposed sub-semiconductor chip and the bottom surface of the main semiconductor chip so that the surface of the stacked sub-semiconductor chip is also exposed from the encapsulant.
상기된 본 발명의 구성에 의하면, 메인 반도체 칩의 금속 패턴이 범프 랜드와 볼 랜드를 갖고, 동일 크기를 갖는 복수개의 서브 반도체 칩들이 각각의 전도성 범프가 연결되는 것에 의해 적층식으로 구현되고, 이러한 적층된 서브 반도체 칩의 전도성 범프가 범프 랜드에 마운트됨과 아울러 솔더 볼이 볼 랜드에 마운트되므로써 신호 전달 경로가 최대한 단축되고, 별도의 패턴 필름이 사용되지 않으므로써 제조 비용을 절감할 수가 있게 된다.According to the configuration of the present invention described above, the metal pattern of the main semiconductor chip has a bump land and a ball land, a plurality of sub-semiconductor chips having the same size are implemented in a stacked manner by the respective conductive bumps are connected, such Since the conductive bumps of the stacked sub-semiconductor chips are mounted on the bump lands, and the solder balls are mounted on the ball lands, the signal transmission path is shortened as much as possible, and a separate pattern film is not used, thereby reducing manufacturing costs.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 17은 본 발명의 실시예 1에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면이다.2 to 17 is a view showing a stack package according to a first embodiment of the present invention in the manufacturing process sequence.
먼저, 도 2에 도시된 바와 같이, 표면에 본드 패드가 형성된 서브 반도체 칩(10)의 표면에 본드 패드 위치가 아닌 다른 지점을 소정 깊이만큼 식각하여 홈(12)을 형성한다. 그런 다음, 산화막과 같은 절연층(20)을 서브 반도체 칩(10)의 표면에 형성하여, 도 2의 Ⅲ 부위의 상세도인 도 3에 도시된 바와 같이, 식각홈(12)의 내벽에도 절연층(20)이 형성되도록 한다. 이때, 절연층(20)을 식각하여 서브 반도체 칩(10)의 본드 패드가 노출되도록 한다. 이어서, 금속막을 서브 반도체 칩(10)의 표면에 증착한 후 이를 패터닝하여, 그의 일단이 노출된 본드 패드에 연결되고 타단은 식각홈(12)의 내벽에 증착된 금속 패턴(30)을 형성한다.First, as shown in FIG. 2, the groove 12 is formed by etching a point other than the bond pad position on the surface of the sub-semiconductor chip 10 having the bond pad formed on the surface by a predetermined depth. Then, an insulating layer 20, such as an oxide film, is formed on the surface of the sub-semiconductor chip 10 to insulate the inner wall of the etching groove 12, as shown in FIG. Allow layer 20 to be formed. In this case, the insulating layer 20 is etched to expose the bond pads of the sub-semiconductor chip 10. Subsequently, a metal film is deposited on the surface of the sub-semiconductor chip 10 and then patterned to form a metal pattern 30 deposited on the inner wall of the etching groove 12, one end of which is connected to an exposed bond pad and the other end thereof. .
그런 다음, 도 4와 같이, 식각홈(12) 내부를 솔더와 같은 금속인 전도성 범프(40)로 매립한다. 이때, 전도성 범프(40)가 금속 패턴(30)보다 돌출되도록 한다. 이어서, 도 5와 같이 전도성 범프(40)가 노출될 때까지 서브 반도체 칩(10)의 밑면을 연마하여 제거한다. 따라서, 서브 반도체 칩(10)에 형성된 식각홈은 연마에 의해 서브 반도체 칩(10)을 상하로 관통하는 비아홀이 되고, 전도성 범프(40)는 비아홀을 통해 상하로 노출되어진다. 도 6은 비아홀이 외곽을 따라 형성되어 전도성 범프(40)가 비아홀을 통해 노출된 상태를 도시한 서브 반도체 칩(10)의 저면도이다.Then, as shown in FIG. 4, the inside of the etching groove 12 is filled with a conductive bump 40 made of a metal such as solder. In this case, the conductive bumps 40 may protrude from the metal pattern 30. Subsequently, the bottom surface of the sub-semiconductor chip 10 is polished and removed until the conductive bumps 40 are exposed as shown in FIG. 5. Accordingly, the etching grooves formed in the sub-semiconductor chip 10 become via holes penetrating the sub-semiconductor chip 10 up and down by polishing, and the conductive bumps 40 are exposed up and down through the via holes. FIG. 6 is a bottom view of the sub-semiconductor chip 10 in which a via hole is formed along the periphery so that the conductive bump 40 is exposed through the via hole.
이러한 구조를 갖는 다른 서브 반도체 칩(10a)을 도 7과 같이, 상기된 서브 반도체 칩(10)상에 적층한다. 즉, 비아홀을 통해 노출된 전도성 범프(40)에 전도성 플럭스(41)를 도포한 후, 이 전도성 플럭스(41)를 매개로 도 8과 같이 적외선을 가한 열공정을 통해서 상하 전도성 범프(40,40a)를 접합시킨다. 이러한 공정을 반복하여, 도 9와 같이 동일 구조를 갖는 4개의 서브 반도체 칩(10,10a,10b,10c)를 적층식으로 구성한다.Another sub-semiconductor chip 10a having such a structure is stacked on the sub-semiconductor chip 10 described above as shown in FIG. That is, after the conductive flux 41 is applied to the conductive bumps 40 exposed through the via holes, the upper and lower conductive bumps 40 and 40a are applied through a thermal process in which infrared rays are applied as shown in FIG. 8 through the conductive flux 41. ). By repeating this process, four sub-semiconductor chips 10, 10a, 10b, and 10c having the same structure as shown in Fig. 9 are stacked.
한편, 도 9의 Ⅹ 부위의 상세도인 도 10에 도시된 바와 같이, 각 서브 반도체 칩(10,10a,10b,10c)의 표면에는 절연층(21)이 형성되어 있으므로, 전도성 범프(40)와 각 반도체 칩(10,10a,10b,10c)간의 절연에는 문제가 없다. 그러나, 서브 반도체 칩(10,10a,10b,10c)의 밑면에는 전도성 범프(40)가 직접 접촉하게 되므로, 전류가 누설될 소지가 높다.Meanwhile, as shown in FIG. 10, which is a detailed view of the region of FIG. 9, since the insulating layer 21 is formed on the surface of each sub-semiconductor chip 10, 10a, 10b, 10c, the conductive bump 40 is formed. And insulation between the semiconductor chips 10, 10a, 10b, and 10c do not have a problem. However, since the conductive bumps 40 directly contact the bottom surfaces of the sub-semiconductor chips 10, 10a, 10b, and 10c, there is a high possibility of leakage of current.
이를 방지하기 위한 2가지 방안이 도 11 및 도 12에 도시되어 있다. 먼저, 도 11에 도시된 바와 같이, 각 서브 반도체 칩(10,10a,10b,10c)을 적층하기 전에 미리 각 서브 반도체 칩(10,10a,10b,10c)의 밑면에 다른 절연층(21a)을 형성한다. 또는, 도 12와 같이 금속 패턴을 형성하기 전에 실시되는 절연층(20,20a) 형성 공정에서, 이 절연층(20a)을 서브 반도체 칩(10,10a,10b,l0c)의 밑면에 동시에 형성할 수도 있다.Two ways to prevent this are illustrated in FIGS. 11 and 12. First, as shown in FIG. 11, another insulating layer 21a is formed on the bottom surface of each sub-semiconductor chip 10, 10a, 10b, 10c before stacking the sub-semiconductor chips 10, 10a, 10b, and 10c. To form. Alternatively, in the process of forming the insulating layers 20 and 20a before the metal pattern is formed as shown in FIG. 12, the insulating layers 20a may be simultaneously formed on the bottom surfaces of the sub-semiconductor chips 10, 10a, 10b and 10c. It may be.
한편, 상기와 같이 적층된 서브 반도체 칩(10,10a,10b,10c)이 탑재되는 메인 반도체 칩(50)을 준비한다. 메인 반도체 칩(50)은 도 13에 도시된 바와 같이, 서브 반도체 칩(10,10a,10b,10c)보다 큰 크기를 가져서, 그의 중앙부가 서브 반도체 칩(10,10a,10b,10c)이 탑재되는 장소가 된다.Meanwhile, the main semiconductor chip 50 on which the sub semiconductor chips 10, 10a, 10b, and 10c stacked as described above are mounted is prepared. As shown in FIG. 13, the main semiconductor chip 50 has a larger size than the sub-semiconductor chips 10, 10a, 10b, and 10c, and the central semiconductor chip 50 has the sub-semiconductor chips 10, 10a, 10b, and 10c mounted thereon. It becomes a place to become.
이를 위해, 메인 반도체 칩(50)의 표면에 그의 본드 패드(51)가 노출되도록 절연층(60)을 형성한다. 이어서, 금속막을 절연층(60) 표면에 증착한 후 이를 패터닝하여, 도 14에 보다 상세히 도시된 바와 같이, 일단은 본드 패드(51)에 연결되고 중간에는 볼 랜드(72)를 가지며 타단에는 범프 랜드(71)를 갖는 금속 패턴(70)을형성한다. 금속 패턴(70)의 범프 랜드(71)가 서브 반도체 칩(10,10a,10b,10c)의 전도성 범프(40)가 마운트되는 위치가 된다.To this end, the insulating layer 60 is formed on the surface of the main semiconductor chip 50 so that its bond pads 51 are exposed. Subsequently, a metal film is deposited on the surface of the insulating layer 60 and then patterned, and as shown in more detail in FIG. 14, one end is connected to the bond pad 51 and has a ball land 72 in the middle and a bump at the other end. The metal pattern 70 having the lands 71 is formed. The bump lands 71 of the metal pattern 70 may be positions at which the conductive bumps 40 of the sub-semiconductor chips 10, 10a, 10b, and 10c are mounted.
이러한 메인 반도체 칩(50) 구성이 완료되면, 도 15에 도시된 바와 같이 범프 랜드(71)와 볼 랜드(72) 각각에 솔더 페이스트(80)를 도포한 후, 이를 매개로 적층된 서브 반도체 칩(10,10a,10b,10c)의 전도성 범프(40)를 범프 랜드(71)에 마운트하고, 동시에 솔더 볼(90)을 볼 랜드(72)에 마운트하면, 도 16과 같은 구조가 된다. 이때, 볼 랜드(72)가 서브 반도체 칩(10,10a,10b,10c)로부터 노출됨은 당연하다. 여기서, 솔더 볼(90)은 이후에 보드(미도시)에 마운트되어야 하므로, 반드시 최상부에 배치된 서브 반도체 칩(10c)의 표면보다는 적어도 실장 높이 정도는 돌출되어야 한다. 따라서, 솔더 볼(90)의 높이가 미리 정해져 있다면, 적층된 서브 반도체 칩(10,10a,10b,10c)의 수가 솔더 볼(90)의 높이 이하로 제한됨은 당연하다.After the configuration of the main semiconductor chip 50 is completed, as shown in FIG. 15, the solder paste 80 is applied to each of the bump lands 71 and the ball lands 72, and then the sub-semiconductor chips stacked thereon. If the conductive bumps 40 of (10, 10a, 10b, 10c) are mounted on the bump lands 71 and the solder balls 90 are mounted on the ball lands 72 at the same time, a structure as shown in Fig. 16 is obtained. At this time, it is natural that the ball land 72 is exposed from the sub-semiconductor chips 10, 10a, 10b, and 10c. Here, since the solder ball 90 must be mounted on a board (not shown), the solder ball 90 must protrude at least about a mounting height rather than the surface of the sub-semiconductor chip 10c disposed on the top. Therefore, if the height of the solder ball 90 is predetermined, it is natural that the number of the stacked sub-semiconductor chips 10, 10a, 10b, 10c is limited to the height of the solder ball 90 or less.
마지막으로, 도 17과 같이 솔더 볼(90)의 상부만이 노출되도록, 메인 반도체 칩(50)의 상부 영역을 봉지제(100)로 봉지한다. 한편, 도시되지는 않았지만, 메인 반도체 칩(50)의 밑면에 열발산을 촉진하는 히트싱크를 부착시킬 수도 있다.Finally, the upper region of the main semiconductor chip 50 is encapsulated with the encapsulant 100 such that only the upper portion of the solder ball 90 is exposed as shown in FIG. 17. Although not shown, a heat sink for promoting heat dissipation may be attached to the bottom surface of the main semiconductor chip 50.
[실시예 2]Example 2
도 18 내지 도 21은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지의 변형예를 각각 나타낸 도면이다.18 to 21 are diagrams each showing a modified example of the wafer level package according to the second embodiment of the present invention.
먼저, 도 18에 도시된 바와 같이, 서브 반도체 칩들중 최상부에 배치된 서브 반도체 칩(10d)이 그의 본드 패드가 아래를 향하게 배치된다. 최상의 서브 반도체 칩(10d)을 이러한 자세로 배치하게 되면, 몰딩전에 적층된 서브 반도체칩(10,10a,10b,10c)을 취급할 때, 최상의 서브 반도체 칩(10d)의 금속 패턴이 손상되는 사고가 방지되는 잇점이 있다. 그러나, 최상의 서브 반도체 칩(10d)은 그 하부에 배치되는 다른 서브 반도체 칩(10c)의 본드 패드와 미러식으로 배치되는 본드 패드를 가져야 하기 때문에, 다른 공정을 통해서 이러한 서브 반도체 칩(10d) 제조에 따른 비용 상승 우려는 있다.First, as shown in Fig. 18, the sub-semiconductor chip 10d disposed at the top of the sub-semiconductor chips is disposed with its bond pad facing downward. When the best sub-semiconductor chip 10d is disposed in such a posture, the metal pattern of the best sub-semiconductor chip 10d is damaged when handling the sub-semiconductor chips 10, 10a, 10b, and 10c stacked before molding. Has the advantage of being prevented. However, since the best sub-semiconductor chip 10d must have a bond pad disposed in a mirror manner with the bond pad of the other sub-semiconductor chip 10c disposed thereunder, such sub-semiconductor chip 10d is manufactured through another process. There is concern about rising costs.
또한, 알루미늄 재질의 본드 패드(11d)는 솔더 재질의 전도성 범프(40)와 접합이 잘 되지 않으므로, 도 19에 도시된 바와 같이, 접합 보조층(40d)을 본드 패드(11d)에 증착하고, 이 접합 보조층(40d)과 전도성 범프(40)를 접합시켜야 한다.In addition, since the bond pad 11d made of aluminum is not well bonded with the conductive bump 40 made of solder, the bonding auxiliary layer 40d is deposited on the bond pad 11d, as shown in FIG. 19. The bonding auxiliary layer 40d and the conductive bump 40 must be bonded.
실시예 2에 따른 스택 패키지가 상기된 단점들을 갖고 있지만, 도 20에 도시된 바와 같이, 메인 반도체 칩(50)의 밑면 뿐만이 아니라 최상의 서브 반도체 칩(10d)의 표면, 즉 본드 패드-형성면과 반대되는 면도 봉지제(100)로부터 노출시킬 수 있는 장점이 있다. 따라서, 실시예 1에 따른 스택 패키지보다 본 실시예 2에 따른 스택 패키지가 더 우수한 열발산 효과를 가질 수가 있게 된다.Although the stack package according to Embodiment 2 has the disadvantages described above, as shown in Fig. 20, not only the bottom surface of the main semiconductor chip 50 but also the surface of the best sub-semiconductor chip 10d, i.e., the bond pad-forming surface, There is an advantage that can be exposed from the opposite shaving encapsulant 100. Therefore, the stack package according to the second embodiment can have better heat dissipation effect than the stack package according to the first embodiment.
이러한 열발산 효과를 더욱 향상시키기 위해, 도 21에 도시된 바와 같이, 노출된 최상의 서브 반도체 칩(10d)의 표면과 메인 반도체 칩(50)의 밑면 각각에 접착제(120,121)을 매개로 히트싱크(110,111)을 부착시킬 수도 있다.In order to further improve the heat dissipation effect, as shown in FIG. 21, heat sinks are formed on the surface of the exposed top sub-semiconductor chip 10d and the bottom surface of the main semiconductor chip 50 via adhesives 120 and 121. 110 and 111 may also be attached.
[실시예 3]Example 3
도 22 및 도 23은 본 발명의 실시예 3에 따른 스택 패키지의 다른 몰딩 방식을 순차적으로 나타낸 단면도이다.22 and 23 are cross-sectional views sequentially illustrating another molding method of the stack package according to the third embodiment of the present invention.
앞의 실시예 1 및 2에서는 솔더 볼 마운팅 공정을 먼저 실시한 후 트랜스퍼 몰딩 공정후에, 노출된 솔더 볼(90)을 보드에 실장하였다. 그러나, 본 실시예 3에서는 도시된 바와 같이, 솔더 볼(90)을 먼저 보드(200)에 실장한 후, 이 상태에서 봉지제(100)로 메인 반도체 칩(50)의 하부 영역을 언더필링한다.In Examples 1 and 2, the solder ball mounting process was first performed, and then the exposed solder balls 90 were mounted on the board after the transfer molding process. However, in the third embodiment, as shown, the solder ball 90 is first mounted on the board 200, and then underfilling the lower region of the main semiconductor chip 50 with the encapsulant 100 in this state. .
[실시예 4]Example 4
도 24는 본 발명의 실시예 4에 따른 스택 패키지에 적용되는 메인 반도체 칩의 패턴 필름을 나타낸 단면도이다.24 is a cross-sectional view illustrating a pattern film of a main semiconductor chip applied to a stack package according to Embodiment 4 of the present invention.
도시된 바와 같이, 절연층과 금속 패턴 대신에 이러한 구조가 일체화된 패턴 필름(130)이 메인 반도체 칩(50)에 적용된다. 즉, 패턴 필름(130)은 절연 테이프(131)상에 금속 패턴(132)이 배열된 구조로서, 절연 테이프(131)가 메인 반도체 칩(50)의 표면에 접착되고, 금속 패턴(132)이 직접 노출된 본드 패드(51)에 본딩되는 방식이다. 이러한 패턴 필름(130)을 사용하게 되면, 금속막을 패터닝하는 공정을 생략할 수 있는 잇점이 있다.As shown, instead of the insulating layer and the metal pattern, a pattern film 130 having such a structure integrated is applied to the main semiconductor chip 50. That is, the pattern film 130 has a structure in which the metal pattern 132 is arranged on the insulating tape 131, and the insulating tape 131 is adhered to the surface of the main semiconductor chip 50, and the metal pattern 132 is formed. The bond pad 51 is directly bonded to the bond pad 51. When the pattern film 130 is used, the process of patterning the metal film may be omitted.
이상에서 설명한 바와 같이 본 발명에 의하면, 별도의 패턴 필름이 사용되지 않고 대신에 메인 반도체 칩이 그의 기능을 대신하게 되므로써, 스택 패키지의 제조 비용을 절감할 수 있다.As described above, according to the present invention, since a separate pattern film is not used and the main semiconductor chip replaces its function, the manufacturing cost of the stack package can be reduced.
또한, 적층된 각 서브 반도체 칩들은 그의 비아홀에 매립된 전도성 범프를 매개로 전기적으로 연결되므로써, 전기적 신호 전달 경로가 금속 와이어를 사용하는 것보다 대폭 단축된다.In addition, each of the stacked sub-semiconductor chips is electrically connected through a conductive bump embedded in its via hole, so that an electrical signal transmission path is significantly shorter than using a metal wire.
아울러, 각 반도체 칩을 봉지제로부터 노출시킬 수가 있게 되므로써, 열발산 효과가 대폭 향상되고, 특히 히트싱크 부착이 가능하게 되어 열발산 효과를 더욱 향상시킬 수가 있게 된다.In addition, since each semiconductor chip can be exposed from the encapsulant, the heat dissipation effect can be greatly improved, and in particular, the heat sink can be attached, thereby further improving the heat dissipation effect.
이상에서는 본 발명에 의한 스택 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above has been shown and described with respect to a preferred embodiment for implementing a stack package according to the present invention, the present invention is not limited to the above-described embodiment, without departing from the gist of the invention claimed in the claims below Anyone of ordinary skill in the art to which the invention pertains may make various changes.
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