KR20010108404A - 샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조프로세스 - Google Patents

샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조프로세스 Download PDF

Info

Publication number
KR20010108404A
KR20010108404A KR1020017012241A KR20017012241A KR20010108404A KR 20010108404 A KR20010108404 A KR 20010108404A KR 1020017012241 A KR1020017012241 A KR 1020017012241A KR 20017012241 A KR20017012241 A KR 20017012241A KR 20010108404 A KR20010108404 A KR 20010108404A
Authority
KR
South Korea
Prior art keywords
shallow trench
selective etch
trench isolation
isolation barrier
integrated circuit
Prior art date
Application number
KR1020017012241A
Other languages
English (en)
Inventor
가브리엘캘빈토드
예에드워드케이
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010108404A publication Critical patent/KR20010108404A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 제조 시스템 및 방법은 집적 회로에 샐로우 트렌치 아이솔레이션 배리어를 구현하는데 필요한 층을 최소화한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)에서 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 금속간 절연층(207)에 인접한다. 콘택트 플러그(291, 292)를 위해 금속간 절연층내에 공간을 에칭하는 것은 단일 박막층 에치 단계에서 수행된다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 (예컨대 콘택트 플러그를 위한 공간을 생성하기 위해) 절연층을 대상으로 하는 에칭 공정을 견뎌내면서 외부 전기 영향으로부터 소자의 아이솔레이션을 도와줄 수 있는 선택적 에치 아이솔레이션 물질을 포함한다. 본 발명의 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로는 샐로우 트렌치 아이솔레이션 배리어 에치 정지층을 필요로 하지 않는다.

Description

샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조 프로세스{AN INTEGRATED CIRCUIT WITH SHALLOW TRENCH ISOLATION AND FABRICATION PROCESS}
전자 시스템 및 회로는 현대 사회의 발전에 큰 공헌을 하고 있고, 유리한 성과를 달성하기 위해 많은 응용에서 활용되고 있다. 디지털 컴퓨터, 계산기, 오디오 장치, 비디오 장비 및 전화 시스템같은 전자 기술은 생산성 증가를 돕고, 사업, 과학, 교육 및 연예 등 거의 모든 영역에서 데이터, 아이디어 및 경향을 해석 및 통신함에 있어 비용 절감을 도와준다. 때때로, 이러한 성과를 제공하도록 설계된 전자 시스템은 집적 회로를 포함한다. 전통적으로 집적 회로는 비싼 자원들을 소모하는 순차적 단계를 수행하면서 상당한 시간을 소모하는 다단 공정을 통해 제조된다.
집적 회로 제조는 종종 리소그래피 공정을 포함하는데, 이 공정에서 실리콘(Si)같은 반도체 물질로 만들어진 웨이퍼상에는 샐로우 트렌치가 형성된다. 실리콘 산화물의 층이 웨이퍼상에 형성되고, 이 실리콘 산화물 상에는 실리콘 질화물 층이 형성된다. 다음, 웨이퍼에 포토레지스트가 도포되고, 원하는 트렌치 아이솔레이션 패턴으로 노광된 뒤, 노광된 포토레지스트는 현상되어 제거된다. 개구 영역의 실리콘 질화물은 플라즈마 에칭되어 제거되고, 그 아래에는 실리콘 반도체 물질상에서 정지한 개구 영역 아래의 실리콘 산화물이 존재한다. 다음, 실리콘 산화물내의 개구부 아래의 실리콘 반도체 물질과 실리콘 질화물은 플라즈마 에칭되어 샐로우 트렌치를 형성한다. 그 후, 트렌치는 보통 산화물로 채워진다. 이 때의 웨이퍼 토포그래피(wafer topography)는 화학 기계적 연마(CMP)에서 평탄화되어, 채워진 트렌치와 질화물을 남겨둔다. 잔류하는 질화물은 제거된다. 다음에 게이트와 스페이서가 형성되고, 그 위에 제 1 절연층이 형성된다.
전통적으로, 제 1 절연층은 금속층간 (층간) 절연물층(intermetal layer (or interlayer) of dielectric material)을 증착(depositing)시킴으로써 형성된다. 금속간 절연물층은 보통 두 개의 증착 단계로 이루어지는데, 질화물 층 표면에 산화물 층을 증착시켜 이루어진다. 이 때의 웨이퍼 토폴로지는 CMP 공정으로 평탄화된다. 다음에, 웨이퍼에는 포토레지스트가 도포되고, 원하는 콘택트 홀 패턴이 노광된 뒤, 노광된 포토레지스트 층은 현상되어 제거된다. 콘택트 홀은 층간 절연물에서 플라즈마 에칭된다. 전형적으로 이것은 두개의 에치 단계나 에칭 공정을 요구하는데, 하나는 산화물에 대한 것이고 다른 하나는 질화물에 대한 것이다. 다음, 잔류하는 포토레지스트가 제거된다. 도전성 물질이 콘택트 홀에 증착된 뒤,이 도전성 물질에 대한 플라즈마 에치 혹은 CMP가 수행되어, 콘택트 내부에 도전성 플러그가 형성된다. 다음에, 제 1 금속화층이 형성된다.
도 1은 종래의 집적 회로(100)를 예시한 것이다. 집적 회로(100)는 소자층(105)과 금속간 절연층(107)을 포함한다. 소자층(105)은 실리콘 반도체 물질(111), 산화물 샐로우 트렌치 아이솔레이션 배리어(150), 질화물 스페이서(170), 게이트(140), 샐로우 트렌치 배리어 에치 정지층(shallow trench barrier etch stop layer)(130)을 포함한다. 금속간 절연층(107)은 절연 물질(120)과 콘택트 플러그(191, 192)를 포함한다. 소자층(105)은 금속간 절연층(107)과 접속한다. 샐로우 트렌치 아이솔레이션 배리어(113)는 게이트를 다른 게이트나 혹은 소자(도시안됨)로부터 분리시킨다.
게이트(140), 절연 질화물 스페이서(170), 샐로우 트렌치 배리어(150), 콘택트 홀(191)같은 집적 회로(100)의 구성 요소는 리소그래피 공정에 의해 제조된다. 이론적으로, 아이솔레이션 트렌치(150)의 벽은 수직이지만, 실제로 산화물은 모든 방향으로 진행하고자 하는 경향이 있으므로, 이것은 아이솔레이션 트렌치(150)의 국소 산화물 영역(155) 속으로 퍼지기 시작한다. 전통적으로, 샐로우 트렌치는 산화물로 채원진다. 따라서, 실리콘 질화물("질화물")의 샐로우 트렌치 에치 정지층이 웨이퍼 표면에 증착되어, 샐로우 트렌치 배리어 에치 정지층의 상부에 증착된산화물 층의 에칭이 샐로우 트렌치내의 산화물에 영향을 주는 것을 막아준다. 콘택트 플러그(191, 192)는 산화물층과 샐로우 트렌치 배리어 에치 정지층에서 에치된다.
콘택트 플러그(191, 192)를 형성하는 도전성 물질로 채워진 콘택트 홀을 형성하는 산화물과 질화물을 제거하기 위해 전통적인 다단계 자기 정렬 콘택트("콘택트") 플라즈마 에치가 활용된다. 산화물이 차지하는 부분(195, 198)은 제 1 에치 단계에서 제거되어 콘택트 홀을 형성한다. 예를 들면,전형적인 산화물 제거 에치 단계는 Ar, CF4, CHF3, CO 및/또는 C4F8을 포함한다. 제 1 에치 단계는 샐로우 트렌치 배리어 에치 정지층에서 정지한다. 제 2 에치 단계는 (도면부호(197) 부분으로부터) 질화물을 제거하여, 원하는 콘택트 홀을 위한 질화물 샐로우 트렌치 배리어 에치 정지층내에 스페이서를 형성하기 위해 활용된다. 예를 들면, 제 2 단계는 질화물 에칭에 Ar, CF4, CHF3, C2F6, SF6및/또는 O2를 활용하고 산화 영역(155)의 실리사이드와 산화물상에서 정지하는 에칭을 포함다. 제 2 에치 공정은 사실상 샐로우 트렌치 산화 영역(155)내의 산화물을 에치하지 않는다. 도전성 물질이 콘택트 홀에 증착되어 콘택트 플러그(191, 192)를 형성한다.
샐로우 트렌치 배리어 에치 정지층(130)은 산화물 에치를 차단하도록 동작하며, 국소 산화 영역을 포함하는 아이솔레이션 트렌치와 셀프 얼라이닝 콘택트에 관련된 문제를 방지하는데 필요하다. 차세대 집적 회로에서, 소자들는 매우 근접하여 몰려있고, 이 소자들 사이의 간격을 줄이는 것은, 다른 구성 요소와 간섭하지않도록 콘택트를 정확하게 규정하는 포토리소그래피 정렬의 능력밖이다. 예를 들면, 질화물 샐로우 트렌치 배리어 에치 정지층(130)없이 적절히 에치하는 에칭 공정의 경우에는 게이트(140)과 샐로우 트렌치 아이솔레이션 배리어(150)사이의 공간이 너무 작다. 따라서, 에칭에 의해 콘택트 플러그(191)의 공간 아래를 덮고있는 산화 영역(155)이 제거되는 것을 막아주기 위한 에치 정지층의 역할을 수행하는 질화물 샐로우 트렌치 배리어 에치 정지층(130)이 전통적인 집적 회로에서 요구된다. 만약 질화물 배리어층이 소자층(105)에 포함되지 않는다면, 도면부호(195)의 부분으로부터 산화물을 제거하는 산화물 에칭 단계동안에 이 에칭에 의해 산화영역(155)로부터도 산화물이 제거될 것이다. 도전성 물질이 콘택트 플러그(191)에 증착될 때, 이것은 또한 에칭된 산화 영역(155)에도 채워져서, 아이솔레이션 트렌치를 통한 전기 도전을 초래하게 된다. 아이솔레이션을 통한 도전은 트렌치의 목적을 무효화하고, 단락 회로같은 유해한 측면의 효과를 초래할 것이다.
샐로우 트렌치 배리어 에치 정지층을 제조하는 것은 비싼 자원들과 귀중한 공정 시간을 소비한다. 칩에 층을 만드는데 활용되는 집적 회로 제조 공정(예를 들면 포토리소그래피, 에칭, CMP 등)은 비싸며, 각각의 층은 전체 비용을 추가시킨다. 샐로우 트렌치 배리어 에치 정지층을 추가하는 것은 종종 특히 비싼데, 왜냐하면 통상적으로 샐로우 트렌치 배리어 에치 정지층의 일부를 에치 혹은 제거하기 위해 추가 공정 단계들이 요구되기 때문이다. 예를 들면, 콘택트 플러그(191) 부분을 에칭하는 것은 두 개의 별개의 에칭 단계를 요구하는데, 하나는 산화물층(120)의 영역(195)으로부터 산화물을 에칭하는 단계이고, 다른 하나는 샐로우 트렌치 배리어 에치 정지층(130)의 영역(197)으로부터 질화물을 에칭하는 단계이다. 더 복잡한 집적 회로 제조 공정들은 층의 증착과 에칭이 문제 (에치 차단, 오염, 정렬 오류 등)발생 가능성을 증가시킬 우려가 있다.
집적 회로에서 샐로우 트렌치 아이솔레이션 배리어를 구현하는데 필요한 층을 최소화시키는 제조 시스템과 방법이 요구된다. 이 시스템과 방법은 부적절한 혹은 계획되지 않은 전기 도전을 줄일 수 있어야 한다. 또한 이 시스템과 방법은 집적 회로 아이솔레이션 트렌치를 구현하는데 필요한 시간과 비용을 줄일 수 있어야 한다.
본 원에 개시된 내용은 집적 회로 설계와 반도체 칩 제조 분야에 관한 것이다. 특히, 본 내용은 집적 회로(IC)에서 자기 정렬 콘택트(self aligned contact)를 제조하는 효과적이고 효율적인 시스템 및 방법에 관한 것이다. 보다 구체적으로는, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩(selective etch shallow trench isolation barrier integrated circuit chip)과 그 제조 공정이 개시되어 있다.
도 1은 종래의 집적 회로를 예시한다.
도 2는 본 발명의 일 실시예인 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로를 예시한다.
도 3은 본 발명의 일 실시예인 선택적 에치 물질 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정의 흐름도이다.
본 발명의 집적 회로 제조 시스템 및 방법은 IC에서 샐로우 트렌치 아이솔레이션 배리어를 구현하는데 요구되는 층을 최소화시킨다. 본 시스템과 방법은 효과적인 용량성 아이솔레이션을 제공함으로써 부적절한 혹은 계획되지 않은 전기 도전을 줄여준다. 또한 본 시스템과 방법은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 시스템과 방법을 활용함으로써 집적회로 아이솔레이션 트렌치를 구현하는데 요구되는 비용과 시간을 줄여준다.
본 발명의 일 실시예에서, 콘택트 플러그용 금속간 절연층내에서 공간을 에칭하는 것은 단일 에치 단계로 수행된다. 본 발명의 일 실시예에서, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 금속간 절연층에 인접한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는, (예를 들면 콘택트 플러그를 위한 공간을 생성하기 위해) 금속간 절연층을 대상으로 하는 에칭 공정을 견뎌내는 동시에 외부의 전기적 영향으로부터 소자를 분리시켜주는 선택적 에치 아이솔레이션 물질을 포함한다. 본 발명의 일 실시예에서, 금속간 절연층은 산화물을 포함하고, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 질화물을 포함한다. 본 발명의 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로는 샐로우 트렌치 아이솔레이션 배리어 에치 정지층을 필요로 하지 않는다.
이제부터 본 발명의 바람직한 실시예인 선택적 에치 샐로우 트렌치 배리어 집적 회로와 그 제조 공정을 자세히 참조할 것이며, 그 예들은 첨부 도면에 예시되어 있다. 비록 본 발명이 바람직한 실시예와 관련하여 설명되었을지라도, 본 발명을 이러한 실시예로 한정시키려는 의도가 아님을 이해할 것이다. 반대로, 본 발명은 첨부 도면에 의해 규정되는 발명의 사상과 범주내에 포함될 수 있는 모든 대체물, 변형물 및 등가물을 포함하도록 의도되었다. 더 나아가, 다음의 본 발명의 상세한 설명에서 여러가지 특정한 세부 내용들은 본 발명의 완벽한 이해를 제공하기 위해 설정된 것이다. 그러나, 본 발명이 이러한 특정한 세부 내용없이도 실행될 수도 있음은 당업자에게 자명할 것이다. 다른 예에서, 공지된 방법들, 프로시쥬어, 구성 요소 및 회로는 필요없이 본 발명의 양상들을 흐리게하지 않도록 자세히 설명하지 않는다.
본 발명의 시스템과 방법은 샐로우 트렌치 배리어 에치 정지층없이 집적 회로내에 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 제공한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어에 포함된 선택적 에치 아이솔레이션 물질은 상부의 인접한 금속간 절연층(예를 들면, 금속간 산화물층)과는 다른 선택적 에치율(selective etch rate)을 갖는다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어의 상이한 상대적 에치율 특성은 콘택트 홀이 단일 박막층 에치 단계에서 금속간 절연층에 에치되는 것을 가능하게 해준다. 이 선택적 에치 아이솔레이션 물질은 에치 차단 배리어층의 필요없이 인접 금속간 층을 대상으로 하는 에칭 공정을 견뎌낸다. 또한 선택적 에치 샐로우 트렌치 아이솔레이션 배리어에 포함된 선택적 에치 아이솔레이션 물질은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어의 대향측들상의 구성 요소의 아이솔레이션을 제공하기에 충분한 유전 상수를 갖는다.
도 2는 본 발명의 일 실시예로서, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)의 예시이다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)는 소자층(205)과 금속간 절연층(207)을 포함한다.소자층(205)은 실리콘 반도체 물질(210), 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250), 질화물 스페이서(270), 트랜지스터 게이트(240) 및 실리사이드부(silicide sections)(271 내지 274)을 포함한다. 금속간 절연층(207)은 절연 물질(220)과 콘택트 플러그(291, 292)를 포함한다. 소자층(205)은 금속간 절연층(207)에 접속되어 있다. 트랜지스터 게이트(240)은 전기적 신호 흐름을 제어하도록 되어 있다. 금속간 절연층은 트랜지스터를 다른 층으로부터 절연시키도록 되어 있으며, 트랜지스(240), 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250) 및 콘택트 플러그(291)에 접속되어 있다. 콘택트 플러그(291, 292)는 전기를 도전시키도록 되어 있다.
예컨대 선택적 에치 샐로우 아이솔레이션 배리어(250), 질화물 스페이서(270) 및 트랜지스터 게이트(240)같은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)의 구성 요소들은 반도체 물질(210)상에 상이한 전기 특성을 갖는 물질들을 증착시킴으로써 제조된다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)의 일 예에서, 반도체 물질(210)은 실리콘(Si)을 포함하고, 트랜지스터 게이트(240)는 폴리실리콘 혹은 다른 도전체를 포함하고, 금속간 절연층(220)은 산화물을 포함하고, 콘택트 플러그(291)는 텅스텐 혹은 다른 도전체를 포함한다. 본 발명의 다른 실시예에서, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 실리콘 질화물(Si3N4) 혹은 산질화물(oxynitride)(SiON)을 포함한다.
선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)는 전기 시스템에서 다양한 동작을 수행하는 반도체 칩이다. 소자층(205)은 예컨대 신호 전파를 조절하는 트랜지스터 스위치같은 전기적 소자를 형성한다. 금속간 절연층(207)은 상이한 층들의 전기 소자 사이에 전기적 신호의 전송을 위해 계획된 도전 경로를 제외하고 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)의 도전층들 사이에 절연을 제공한다. 예를 들면, 콘택트 플러그(291, 292)는 소자층(205)과 상부의 다른 층(도시안됨)사이에 적절하고 계획된 도전 경로를 제공한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 이 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)의 반대쪽상의 다른 게이트 혹은 소자로부터 게이트(240)를 절연시킨다.
선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 자신과 접촉하는 다른 물질에 대해 선택적으로 에치하는 선택적 에치 아이솔레이션 물질을 포함한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 물질(예컨대 질화물)은 인접 물질과는 상당히 다른(예컨대 저속으로 에치하는) 에칭 특성을 포함한다. 예를 들어, 금속간 절연층(220)내에 포함된 물질(예컨대 산화물)내에 콘택트 플러그를 위한 공간을 에칭하는 것은 에치 정지 배리어가 필요없으므로 한 단계의 에칭 공정이다. 금속간 절연층(220)으로부터 층간 절연물(예를 들면 산화물)을 제거하는 에칭 공정은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)에 악영향을 미치지 않으면서 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)를 에칭한다. 따라서, 샐로우 트렌치 아이솔레이션 배리어 에치 정지층이 필요없다.
인접 물질과 다르게 에칭되는 것과 더불어, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)내에 포함된 아이솔레이션 선택적 에치 물질은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)에 포함된 구성 요소들 사이의 역전하 영향을 줄여준다. 본 발명의 일 실시예에서, 아이솔레이션 선택적 에치 물질(예컨대 질화물)은 비교적 높은 유전 상수(예컨대 k=6 내지 7)를 갖는다. 본 발명의 일 실시예에서, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어(250)는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(200)내에 포함된 전기적 부동 소자(electrically floating devices)를 절연시키는데 활용된다.
선택적 에치 샐로우 트렌치 아이솔레이션 배리어가 다양한 형상과 크기를 포함함을 인지해야 한다. 본 발명의 일 실시예에서 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 둥근 형태의 가장자리를 가지며, 다른 실시예에서는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어가 비교적 급격하게 변하는 가장자리를 갖는다. 또한 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 전반에 걸쳐 다양한 패턴과 구성으로 배열됨을 인지해야 한다.
도 3은 본 발명의 일 실시예로서, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)의 흐름도이다. 이 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)은 샐로우 트렌치 에치 정지층없이 샐로우 트렌치 아이솔레이션 배리어가 반도체 칩내에 포함될 수 있게 한다. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)은제조 단계를 줄여준다.
샐로우 트렌치 공간은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)의 단계(310)에서 웨이퍼에 형성된다. 예를 들면, 리소그래피 공정이 이용되는데, 여기에서 예컨대 실리콘(Si)같은 반도체 물질로 만들어진 웨이퍼상에 샐로우 트렌치가 형성된다. 실리콘 산화물의 층이 웨이퍼에 증착된 뒤, 실리콘 질화물의 층이 산화물의 상부에 증착된다. 다음, 웨이퍼에는 포토레지스트가 도포되고, 원하는 트렌치 아이솔레이션 패턴으로 노광되어, 노광된 포토레지스트는 현상 제거된다. 개구 영역의 질화물은 플라즈마 에칭되어 제거된 뒤, 실리콘상에서 정지한 개구 영역 아래에는 산화물이 온다. 다음, 산화물과 질화물내의 개구부들 아래의 실리콘이 플라즈마 에칭되어 샐로우 트렌치 공간을 형성한다.
단계(320)에서, 선택적 에치 아이솔레이션 물질이 샐로우 트렌치 공간에 증착되어, 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 형성한다. 선택적 에치 아이솔레이션 물질(예컨대 질화물)은 자신과 접촉하고 있는 물질과 다르게 에치된다. 본 발명의 일 실시예에서, 선택적 에치 아이솔레이션 물질은 선택적 에치 아이솔레이션 물질이 현상된 영역(예컨대 샐로우 트렌치 공간)을 채우도록 하는 방식으로 잔류 반도체 물질의 상부에 걸쳐 퍼져있다. 현상된 영역이 선택적 에치 아이솔레이션 물질로 채워진 후, 과잉 선택적 에치 아이솔레이션 물질은 제거된다. 본 발명의 일 실시예에서, 과잉 물질은 화학 기계적 연마(CMP) 공정에 의해 제거된다.
단계(330)에서, 금속간 절연층은 층간 제조 공정동안 소자층의 상부에 제조된다. 선택 에치 물질 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)의 일 실시예에 있어서, 금속간 절연층 물질은 소자층의 상부 전체에 퍼져있는 산화물을 포함한다.
단계(340)에서, 콘택트 홀이 금속간 절연층에 에치된다. 본 발명의 일 실시예에서, 레지스트 마스크 패턴(resistive mask pattern)이 금속간 절연층 상부에 생성된다. 레지스트 물질은 다른 것과 작용하는 동안 웨이퍼의 한 영역을 가리거나 보호하는데 이용된다. 일 실시예에서 마스크는 리소그래피를 이용하여 새겨진다. 예를 들면, 포토마스킹 공정에서 포토레지스트 혹은 감광막이 웨이퍼에 도포되어 감광지 용지 조각과 비슷한 특성을 제공한다. 광학 정렬기(photo aligner)는 마스크에 대해 웨이퍼를 정렬한 뒤, 강한 빛을 마스크와 일련의 축소 렌즈들을 통해 조사함으로써, 마스크 패턴에 따라 포토레지스트를 광에 대해 노출시킨다. 노광된 레지스트 부분은 사용된 포토레지스트에 따라 연화(soft) 혹은 경화(hard)된다. 하부 금속간 절연층은 에칭으로 제거되어 콘택트 홀을 생성한다. 일 실시예에서, 에칭은 금속간 절연층(예컨대 산화물층)을 화학 용제나 플라즈마 가스 방전(예컨대 Ar, CF4, CHF3, CO alc/Ehsms C4F8)에 노출시킴으로써 수행된다. 에칭 공정은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어의 선택적 에치 아이솔레이션 물질에서 정지한다.
단계(350)에서, 콘택트 홀은 도전성 물질로 채워져서, 콘택트 플러그를 형성한다. 선택적 에치 물질 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조공정(300)의 일 실시예에서, 콘택트 플러그는 콘택트 홀에 텅스텐이나 다른 도전체를 증착시킴으로써 형성된다. 본 발명의 일 실시예에서, 도전성 물질은 에치된 콘택트 홀을 채워서 콘택트 플러그를 형성하기 위해 절연 물질의 상부 전체에 살포된다. 현상된 영역(예컨대 콘택트 플러그)가 도전성 물질로 채원진 후, 상부의 과잉 물질은 제거된다(예컨대 CMP 공정으로).
선택적 에치 물질 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 공정(300)의 일 실시예에서, 다른 집적된 전기 회로 구성 요소들은 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 포함하는 소자층에 포함된다. 예를 들면, 집적된 전기 회로 소자들은 마스킹, 에칭 및 추가 화학약품을 이용한 확산 물질의 도핑을 통해 추가된다. 일 실시예에서 본 발명은 고밀도 집적 회로에서 구현된다.
따라서, 본 발명의 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 시스템 및 방법은 샐로우 트렌치 아이솔레이션 배리어 에치 정지층없이 샐로우 트렌치 아이솔레이션 배리어의 구성을 용이하게 한다. 본 발명의 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 집적 회로 구성 요소에서 충돌하는 전하로부터의 악영향의 아이솔레이션을 지원하는 강한 절연 특성을 포함한다. 집적 회로에 샐로우 트렌치 아이솔레이션 배리어 에치 정지층없이 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 제조함으로써, 본 발명은 집적 회로 칩을 제조함에 있어서 자원과 시간 소비를 줄인다. 본 발명은 또한 샐로우 트렌치 아이솔레이션 배리어 에치 정지층에 의해 야기되는 문제들(예컨대 에치 정지, 오염, 제조 오류 등)을 제거한다. 더 나아가, 본 발명은 차세대 집적 회로 설계에서 소자의 고밀도화를 용이하게 한다.
본 발명의 특정 실시예와 관련한 전술한 내용은 예시와 설명을 목적으로 제시되었다. 이것은 본 발명을 개시된 그대로의 형태로 한정하도록 의도된 것은 아니며, 분명히 많은 변형과 변경들이 전술한 사상의 견지에서 가능하다. 실시예들은 발명의 원리와 그 실제 응용을 가장 잘 설명하기 위해 선정 및 기술되었고, 따라서 당업자라면, 고려된 특정 용도에 적합하게 본 발명에 다양한 변경을 가한 다양한 실시예들을 활용할 수 있을 것이다. 본 발명의 범주는 이후에 첨부된 특허 청구 범위와 그 등가물에 의해 규정되도록 의도되었다.

Claims (17)

  1. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로(selective etch shallow trench isolation barrier integrated circuit)에 있어서,
    전기적 신호 흐름을 제어하도록 되어 있는 트랜지스터와,
    상기 트랜지스터를 덮고 있으며, 상기 트랜지스터를 다른 층으로부터 절연시키도록 되어 있는 금속간 절연층(intermetal dielectric layer)과,
    상기 금속간 층 내에 삽입되어, 전기를 도전시키도록 되어 있는 콘택트 플러그(contact plug)와,
    상기 금속간 절연층 하부에 위치하며, 상기 금속간 층을 대상으로 하는 에칭 공정을 견뎌내면서 다른 소자의 외부 전기 영향으로부터 상기 트랜지스터의 아이솔레이션(isolation)을 도와주는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 포함하는
    선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  2. 제 1 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 실리콘 질화물(silicon nitride) 혹은 산질화물(oxynitride)을 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  3. 제 1 항에 있어서,
    상기 금속간 절연층은 실리콘 산화물(silicon oxide)을 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  4. 제 1 항에 있어서,
    상기 콘택트 플러그는 상기 금속간 절연층에 콘택트 홀을 에칭하고 상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어상에서 정지함으로써 형성되는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  5. 제 1 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 선택적 에치 아이솔레이션 물질을 포함하되, 상기 선택적 에치 아이솔레이션 물질은 상기 선택적 에치 아이솔레이션 물질에 인접한 다른 물질에 대해 선택적으로 에치하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  6. 제 1 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 비교적 높은 유전 상수를 갖는 물질을 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  7. 제 1 항에 있어서,
    상기 선택적 애치 샐로우 트렌치 아이솔레이션 배리어는 상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로내에 포함된 전기적 부동 소자들(electrically floating devices)을 절연시키도록 되어 있는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  8. 제 1 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 둥근 형태의 가장자리(rounded edges)를 갖는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  9. 제 1 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어는 비교적 급격한 가장자리(sharp edges)를 갖는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로.
  10. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스에 있어서,
    웨이퍼에 샐로우 트렌치 공간(shallow trench space)를 형성하는 단계와,
    선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 형성하기 위해 소자층의 샐로우 트렌치 공간에 선택적 에치 아이솔레이션 물질을 증착하는 단계와,
    상기 소자층의 상부에 금속간 절연층을 제조하는 단계와,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 향해 상기 금속간 절연층내에 콘택트 홀을 에칭하는 단계와,
    상기 콘택트 홍을 도전성 물질로 채우는 단계를 포함하는
    선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  11. 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스에 있어서,
    산화물 및 질화물의 층들을 도포하는 단계와,
    레지스티브 마스크 패턴(resistive mask pattern)을 생성하는 단계와,
    샐로우 트렌치 공간을 에칭하는 단계와,
    선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 형성하기 위해 상기 샐로우 트렌치 공간내에 선택적 에치 아이솔레이션 물질을 증착하는 단계와,
    금속간 절연층을 제조하는 단계와,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 향해 상기 금속간 절연층내에 콘택트 홀을 에칭하는 단계와,
    상기 콘택트 홀을 도전성 물질로 채우는 단계를 포함하는
    선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어를 향해 상기 금속간 층내에 상기 콘택트 홀을 에칭하는 단계는 상기 선택적 에치 샐로우 트렌치 아이솔레이션 배리어의 선택적 에치 아이솔레이션 물질상에서 정지하는 단일 박막층 에치 단계인 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  13. 제 12 항에 있어서,
    상기 금속간 절연층은 산화물을 포함하고, 상기 단일 박막층 에치 단계는 Ar, CF4, CHF3, CO 및/또는 C4F8에 의해 수행되는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 선택적 에치 아이솔레이션 물질은 상기 선택적 에치 아이솔레이션 물질에 인접한 다른 물질과 다르게 에치되는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 선택적 에치 아이솔레이션 물질은 실리콘 질화물 또는 산질화물을 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  16. 제 10 항에 있어서,
    상기 샐로우 트렌치를 채우기 위해 선택적 에치 아이솔레이션 물질을 증착하는 단계와,
    과잉 선택적 에치 아이솔레이션 물질을 화학 기계적 연마(CMP) 공정으로 제거하는 단계를 더 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
  17. 제 10 항에 있어서,
    고 순도 저 분자 화학약품(high purity, low particle chemicals)을 이용하여 웨이퍼를 예비 세정(pre-cleaning)하는 단계와,
    상기 웨이퍼를 가열하는 단계와,
    상기 웨이퍼를, 주의깊게 제어된 조건하에서 확산로(diffusion furnace)내에서 초고순도 산소(ultra-pure oxygen)에 노출하는 단계와,
    상기 웨이퍼의 표면상에 균일한 두께의 실리콘 이산화물 박막을 형성하는 단계를 더 포함하는 선택적 에치 샐로우 트렌치 아이솔레이션 배리어 집적 회로 칩 제조 프로세스.
KR1020017012241A 2000-01-27 2001-01-19 샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조프로세스 KR20010108404A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US49273700A 2000-01-27 2000-01-27
US09/492,737 2000-01-27
PCT/US2001/001927 WO2001056076A1 (en) 2000-01-27 2001-01-19 An integrated circuit with shallow trench isolation and fabrication process

Publications (1)

Publication Number Publication Date
KR20010108404A true KR20010108404A (ko) 2001-12-07

Family

ID=23957443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017012241A KR20010108404A (ko) 2000-01-27 2001-01-19 샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조프로세스

Country Status (5)

Country Link
US (1) US20050073021A1 (ko)
EP (1) EP1175699A1 (ko)
JP (1) JP2003521122A (ko)
KR (1) KR20010108404A (ko)
WO (1) WO2001056076A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8429735B2 (en) * 2010-01-26 2013-04-23 Frampton E. Ellis Method of using one or more secure private networks to actively configure the hardware of a computer or microchip
US9793164B2 (en) * 2015-11-12 2017-10-17 Qualcomm Incorporated Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871689A (en) * 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
EP0773582A3 (en) * 1995-11-13 1999-07-14 Texas Instruments Incorporated Method of forming a trench isolation structure in an integrated circuit
US6093619A (en) * 1998-06-18 2000-07-25 Taiwan Semiconductor Manufaturing Company Method to form trench-free buried contact in process with STI technology
WO2000003425A1 (en) * 1998-07-10 2000-01-20 Applied Materials, Inc. Plasma process to deposit silicon nitride with high film quality and low hydrogen content
US6225225B1 (en) * 1999-09-09 2001-05-01 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures for borderless contacts in an integrated circuit

Also Published As

Publication number Publication date
WO2001056076A8 (en) 2002-02-14
EP1175699A1 (en) 2002-01-30
US20050073021A1 (en) 2005-04-07
JP2003521122A (ja) 2003-07-08
WO2001056076A1 (en) 2001-08-02

Similar Documents

Publication Publication Date Title
KR20000005759A (ko) 반도체장치및제조방법
KR20010108404A (ko) 샐로우 트렌치 아이솔레이션을 갖는 집적 회로와 그 제조프로세스
KR20040086701A (ko) 반도체 소자의 메탈 라인 형성 방법
US6117757A (en) Method of forming landing pads for bit line and node contact
KR20020074551A (ko) 반도체 장치의 배선 형성 방법
KR100688749B1 (ko) 반도체 소자의 콘택 전극 형성 방법
KR100314648B1 (ko) 반도체소자의제조방법
US20080057694A1 (en) Method for manufacturing semiconductor device
KR100587036B1 (ko) 반도체소자의 컨택 형성방법
KR101044379B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100432885B1 (ko) 층간절연막 패턴 형성 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100248150B1 (ko) 반도체소자의 콘택홀형성방법
KR100246101B1 (ko) 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법
KR100307561B1 (ko) 반도체소자의 금속배선 형성방법_
KR100599972B1 (ko) 반도체 소자의 형성 방법
KR100470390B1 (ko) 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법
KR100361210B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100333652B1 (ko) 반도체소자의콘택홀형성방법
KR20040059900A (ko) 반도체의 극 미세 컨택 플러그 형성방법
KR100307488B1 (ko) 반도체디바이스의콘택홀형성방법
KR100258202B1 (ko) 반도체 장치의 제조 방법
KR20000043039A (ko) 반도체 소자의 콘택 홀 형성 방법
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법
JPH0846033A (ja) 多層配線層の形成方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid