KR20010104909A - 박막 웰을 이용한 에스램 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 있어서, 펀치 쓰루 특성을 개선시키고 고집적도를 이룰 수 있는 에스램(SRAM) 소자의 제조 방법에 관한 것이다.
본 발명의 에스램(SRAM) 소자의 제조 방법은 반도체 기판 상에 액티브 영역을 한정하는 소자 분리막을 형성하는 단계와, 반도체 기판 상에 NMOS 트랜지스터 영역을 오픈시키는 p-웰 마스크를 형성한 후에, 소자 분리막 하부면에 근접한 지점을 최고 농도점으로 하여 불순물 이온을 주입함으로써 박막 p-웰을 형성하는 단계와, 반도체 기판 상에 PMOS 트랜지스터 영역을 오픈시키는 n-웰 마스크를 형성한 후에, 소자 분리막 하부면에 근접한 지점을 최고 농도점으로 하여 불순물 이온을 주입함으로써 박막 n-웰을 형성하는 단계와, 상기 반도체 기판 상에 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극과 소오스/드레인 영역을 각각 형성하는 단계를 포함한다.

Description

박막 웰을 이용한 에스램 소자의 제조방법{METHOD OF FABRICATING SRAM DEVICE WITH SHALLOW WELL}
본 발명은 에스램(SRAM : Static Random Access Memory) 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 소자 분리막 하부에 박막 웰을 형성함으로써 액티브 영역의 폭을 감소시키고, 집적도가 높은 에스램 소자의 제조 방법에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS(Metal Oxide Semiconductor) RAM의 구조가 있는데, DRAM(Dynamic RAM)과 SRAM이다. DRAM의 경우는 비트 데이터 신호를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용하여 데이터 신호를 저장한다.
이러한, SRAM 셀은 2개의 풀-다운(Pull-down) 소자인 구동 트랜지스터(Drive Transistor)와, 2개의 억세스(Access) 트랜지스터 및 2개의 풀-업(Pull-up) 소자로 구성된다.
도 1은 일반적인 SRAM 셀의 회로도를 도시한 것이다. 도 1을 참조하면, SRAM(10)은 드레인(Drain)이 서로 연결된 제 1 PMOS 트랜지스터(P-channel MOS Transistor: P1) 및 제 1 NMOS 트랜지스터(N-channel MOS Transistor: N1)로 구성된 제 1 CMOS 트랜지스터(14)와, 드레인이 서로 연결된 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터(15)로 이루어져서,제 1 CMOS 트랜지스터(14)의 출력 노드(n1)는 제 2 CMOS 트랜지스터(15)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)의 게이트(Gate)로 연결되고, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)는 제 1 CMOS 트랜지스터(14)의 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)의 게이트에 연결된다.
또한, 상기 제 1 CMOS 트랜지스터(14)의 출력 노드(n1)와 비트 라인(Bit Line: 11)을 연결하는 제 1 억세스 트랜지스터(Access Transistor: N3)와, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)와 비트 바 라인(Bit Bar Line: 12)을 연결하는 제 2 억세스 트랜지스터(N4)로 이루어져 있다.
상기에서 풀-업 소자인 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)의 소오스(Source)는 전원 전압(Vcc)에 연결되고, 풀-다운 소자인 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)의 소오스는 접지 전원에 연결되어 있다.
상기 SRAM 셀에서 워드 라인(Word Line: 13)에 하이 상태의 신호가 인가되면, 제 1 억세스 트랜지스터(N3) 및 제 2 억세스 트랜지스터(N4)가 턴-온 되어, 비트 라인(11)은 제 1 인버터(14)의 드레인 노드(n1) 및 제 2 CMOS 트랜지스터(15)의 게이트 노드(n3)로 연결되고, 비트 바 라인(12)은 제 1 CMOS 트랜지스터(14)의 게이트 노드(n2) 및 제 2 CMOS 트랜지스터(15)의 드레인 노드(n4)로 연결된다.
상기와 같은 SRAM 셀은 풀-업 소자의 구성에 따라 완전 CMOS 형(Full CMOS type)과, 고부하 저항형(High Load Resistor type: HLR), 박막 트랜지스터형(TFTtype; Thin Film Transistor)의 3 가지 구조로 분류된다. 완전 CMOS 형은 P 채널 벌크 MOSFET(P-channel bulk Metal Oxide Semiconductor Field Effect Transistor)이 풀-업 소자로 사용되고, 고부하 저항형은 높은 저항 값을 갖는 폴리 실리콘 층이 풀-업 소자로 사용되며, 박막 트랜지스터형은 P 채널 폴리 실리콘 박막 트랜지스터가 풀-업 소자로 사용된다.
상기 고부하 저항형, 및 박막 트랜지스터형 SRAM은 메모리 셀 사이즈를 작게할 수 있는 반면에, 완전 CMOS형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터 SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current), 보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다. 그러나, 상기와 같은 완전 CMOS 형 SRAM은 집적도가 높은 고밀도 SRAM을 실현하기 위하여 메모리 셀의 면적이 너무 넓다는 문제점을 갖는다.
따라서, 고속 동작 및 안정성 등에 유리한 완전 CMOS형 SRAM을 고집적도로 제조하는 방법에 대한 연구가 활발히 진행중이다.
상기와 같이 SRAM 소자에서 국부 산화 실리콘(LOCal Oxidation Silicon: LOCOS)을 이용한 웰(Well) 형성 과정을 도 2a 내지 도 2c에 나타내었다.
먼저, 도 2a를 참조하면, 반도체 기판(20) 상에 액티브 영역을 한정하기 위한 소자 분리막(Field Oxidation: 21)을 소정 부분 형성하고, NMOS 트랜지스터 영역에 p-웰(23)을 형성하기 위하여 p-웰 마스크(22)를 PMOS 트랜지스터 영역에 형성한 후에 불순물 이온을 주입하여 p-웰(23)을 형성한다.
그런 다음, 도 2b와 같이 반대로 NMOS 트랜지스터 영역에 n-웰 마스크(24)를 형성하고 PMOS 트랜지스터가 형성될 영역에 불순물 이온을 주입하여 n-웰(25)를 형성한다.
그리고 나서, 도 2c와 같이 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 형성하고, 고농도 불순물 이온을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(n+: 26)과, PMOS 트랜지스터의 소오스/드레인 영역(p+: 27)을 차례로 형성한다.
그러나, 상기와 같이 포토 리소그라피(Photo Lithography) 공정을 이용하여 SRAM 소자를 제조하는 경우에 웰을 형성하기 위한 마스크는 프로파일의 특성상 에지(Edge)에서 기울어지는 현상이 발생하게 되며, 경우에 따라서는 하부층의 레이 아웃에 따라 하부 에지의 임계 치수(Critical Dimension: CD)는 정상적으로 형성되지만 상부에서는 임계 치수가 작아져서 기울기가 크게 변하게 된다.
이처럼, 웰 형성용 마스크가 소자 분리막 상부에서 크게 기울어지는 경우에는 불순물 이온을 주입하여 p-웰 또는 n-웰을 형성하는 과정에서, 주입된 불순물 이온이 감광막의 기울어지 부분에 의하여 표면으로 상승하게 되고, 그에 따라 반대편 소오스/드레인 영역과 쇼트되는 현상이 나타난다.
상기와 같은 현상을 도 3a 및 도 3b에 나타내었다.
도 3a를 살펴보면, 소자 분리막(31)이 형성된 반도체 기판(30)에 NMOS 트랜지스터의 p-웰(33)을 형성하기 위한 p-웰 마스크(32)와, PMOS 트랜지스터의 n-웰(35)을 형성하기 위한 n-웰 마스크(34)를 형성하는 과정에서, 상기 마스크(34, 35)의 하부와 상부의 임계 치수가 달라져서 소자 분리막(31) 상부에서 급격하게 기울어지는 형태로 마스크가 형성되는 것을 볼 수 있다.
상기와 같이, 기울어진 마스크 패턴(34, 35)을 이용하여 불순물 이온을 주입하여 p-웰(33) 및 n-웰(35)을 형성하는 경우에는 p-웰(33)이 소자 분리막(31)을 지나 반대편 PMOS 트랜지스터 영역의 표면까지 확장되고, n-웰(35) 또한 반대편 NMOS 트랜지스터의 표면 영역까지 확장된다.
이 상태에서, NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 영역(36, 37)을 형성하는 경우에는 도 3b에 도시된 바와 같이, p-웰(33)과 PMOS 트랜지스터의 소오스/드레인 영역(37)이 접촉(A)되고, n-웰(35)과 NMOS 트랜지스터의 소오스/드레인 영역(36)이 접촉(B)되어 웰 사이의 펀치 쓰루(Punch Through)를 일으키게 되는 원인이 된다.
상기와 같은 문제점으로 인하여, 현재까지 최적화된 공정은 n+ 액티브 영역과 p+ 액티브 영역 사이의 폭이 대략 1.0 um 까지 집적 가능한 것으로 알려져 있다. 따라서, 그 이상의 집적도를 얻기 위해서는 얕은 소자 분리(Shollow Trench Isolation: STI)와 같은 비용이 많이 드는 방법으로 제조 공정을 진행해야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 소자 분리막 하부에인접하도록 박막 웰을 형성함으로써 웰 마스크의 프로파일 악화에 의한 펀치 쓰루 특성을 개선하고, 보다 집적도가 높은 SRAM 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 에스램(SRAM) 셀의 회로도,
도 2a 내지 도 2c는 종래의 에스램(SRAM) 소자의 제조 방법을 나타내기 위한 각 공정별 단면도,
도 3a 및 도 3b는 마스크 패턴이 경사지게 형성되어, p-웰과 PMOS 트랜지스터의 소오스/드레인 영역, n-웰과 NMOS 트랜지스터의 소오스/드레인 영역이 서로 쇼트된 경우를 나타내는 단면도,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 에스램(SRAM) 소자의 제조 방법을 나타내기 위한 각 공정별 단면도,
도 5는 본 발명의 또다른 실시예에 따른 에스램(SRAM) 소자의 제조 방법을 나타내기 위한 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
40: 반도체 기판 41: 소자 분리막
42: p-웰 마스크 43: 박막 p-웰
44: n-웰 마스크 45: 박막 n-웰
46: NMOS 트랜지스터의 소오스/드레인 영역
47: PMOS 트랜지스터의 소오스/드레인 영역
상기한 목적을 달성하기 위하여, 본 발명의 SRAM 소자의 제조 방법은 반도체 기판 상에 액티브 영역을 한정하는 소자 분리막을 형성하는 단계와, NMOS 트랜지스터 영역을 오픈시키는 p-웰 마스크를 형성한 후에, 소자 분리막 바닥에 근접한 하부 지점을 최고 농도점으로 이온 주입하여 박막 p-웰을 형성하는 단계와, PMOS 트랜지스터 영역을 오픈시키는 n-웰 마스크를 형성한 후에, 소자 분리막 바닥에 근접한 하부 지점을 최고 농도점으로 이온 주입하여 박막 n-웰을 형성하는 단계와, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극과 소오스/드레인 영역을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막 p-웰 및 박막 n-웰은 소자 분리막의 두께를 최고 농도점으로 하여 이온 주입함으로써, 형성하는 것을 특징으로 한다.
상기 박막 p-웰 및 박막 n-웰은 필드 임플랜트(Field Implant) 공정을 사용하여 형성하는 것을 특징으로 한다.
상기 SRAM 소자의 제조 방법은 소자 분리막을 형성한 후에, 박막 p-웰과 박막 n-웰을 둘러싸도록 충분한 깊이로 형성된 하부 웰을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 하부 웰은 n-웰인 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 소자 분리막의 하부 면에 근접한 연직 하방 지점을 최고 농도점으로 불순물 이온을 주입하여, 얇은 박막의 p-웰 및 n-웰을 형성함으로써, 고집적도를 갖는 SRAM 소자를 제조할 수 있도록 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.
본 발명의 SRAM 소자의 제조 방법을 살펴보면, 먼저 도 4a에 도시된 바와 같이 반도체 기판(40) 상에 NMOS 트랜지스터와 PMOS 트랜지스터가 형성되는 액티브 영역을 한정하기 위한 소자 분리막(41)을 형성한다.
그런 다음, 도 4b에 도시된 바와 같이 NMOS 트랜지스터가 형성될 영역이 오픈되도록 p-웰 마스크(42)를 PMOS 트랜지스터 영역에 형성하고, 불순물을 이온을 주입하여 NMOS 트랜지스터가 형성될 영역에 p-웰(43)을 형성한다. 상기에서는, p-웰 마스크(42) 형성 과정에서 프로파일이 제대로 이루어지지 않아서 소자 분리막(41)상의 에지 부분에서 기울기가 크게 나타난 경우를 나타내었다.
이 때, 불순물은 소자 분리막(41)에 근접한 연직 하방을 최고 농도점으로 하여 이온을 주입함으로써, 소자 분리막(41) 하부에 p-웰(43)을 박막으로 형성한다. 따라서, 소자 분리막(41) 상의 에지 부분이 크게 기울어진 p-웰 마스크(42)에 의하여 소자 분리막(41) 하부의 p-웰(43) 부분이 반도체 기판(40) 표면으로 상승되더라도 반대편 PMOS 트랜지스터 영역까지 확장되지는 않는다.
소자 분리막의 두께를 3,000 Å 정도로 형성하고, 그 하부에 p-웰과 n-웰의 깊이를 5,000 내지 6,000 Å으로 형성하는 종래의 경우를 본 발명의 경우와 비교해 보면, 본 발명에 있어서는 p-웰(43) 형성 과정에서 불순물의 최고 농도점을 소자 분리막(41)의 두께에 해당하는 3,000 Å 정도로 하여 반도체 기판(40)에 이온 주입함으로써, 소자 분리막(41)의 하부 면과 근접하도록 박막 p-웰(43)을 형성한다. 특히, 상기와 같이 박막 p-웰을 형성하는 과정은 필드 임플랜트(Field Implant) 과정을 사용할 수 있기 때문에, 추가적인 공정 과정을 요하지 않는다.
그리고 나서, 도 4c에 도시된 바와 같이 p-웰 마스크(42)를 제거하고, PMOS 트랜지스터 영역이 오픈되도록 NMOS 트랜지스터가 형성될 영역에 n-웰 마스크(44)를 형성한 후에, PMOS 트랜지스터가 형성될 영역에 불순물 이온을 주입하여 박막 n-웰(45)을 형성한다.
이 때, 상기 도 4b에 도시된 바와 동일하게 소자 분리막(41)의 두께를 최고 농도점으로 하여 불순물 이온을 주입함으로써, 소자 분리막(41)의 하부 면에 근접하도록 박막 n-웰(45)를 형성한다. 따라서, n-웰 마스크(44)가 프로파일이 제대로 이루어지지 않아 소자 분리막(41) 상에서 에지 부분의 기울기가 크게 나타나더라도 박막 n-웰(45)이 반대편 NMOS 트랜지스터 영역까지 확장되지 않는다.
상기와 같이 형성된 박막 p-웰(43) 및 박막 n-웰(45)은 이후의 열처리 공정을 거치는 동안 측면 및 수직 방향으로 불순물 확산이 이루어지기 때문에, 소자 분리막(41) 두께 정도의 반도체 기판(40)에서 일정 정도 두께로 형성된다.
그 이후에, 도면에 도시되지는 않았지만 NMOS 트랜지스터, 및 PMOS 트랜지스터의 게이트 전극을 형성한 다음, 도 4d에 도시된 바와 같이 NMOS 트랜지스터의 드레인/소오스 영역(46)과, PMOS 트랜지스터의 드레인/소오스 영역(47)을 각각 형성한다.
이렇게 형성된 드레인/소오스 영역(46, 47)은 하부의 박막 p-웰(43) 및 박막 n-웰(45)과는 쇼트되지 않기 때문에, p-웰(43)과 PMOS 트랜지스터의 소오스/드레인 영역(57), n-웰(45)과 NMOS 트랜지스터의 소오스/드레인 영역(46) 사이에 펀치 쓰루가 발생하는 것을 막을 수 있다.
또한, 상기에서 설명한 바와 같이 박막으로 p-웰(43) 및 n-웰(45)을 형성하는 경우에는, 상기 p-웰(43) 또는 n-웰(45)이 너무 얇아지게 되어 PMOS 트랜지스터와 NMOS 트랜지스터가 정상적으로 동작되지 않는 경우가 발생할 수 있다.
도 5는 본 발명의 다른 실시예로서, 상기와 같은 문제것을 방지하기 위하여, 박막 p-웰(53) 및 박막 n-웰(55)을 형성하기 전에 상기 박막 p-웰(53) 및 박막 n-웰(55)을 모두 감싸도록 반도체 기판(50)에 충분한 깊이로 하부 웰(52)을 형성하는 경우를 도시한 것이다. 이 때, 하부 웰(52)은 p-웰보다는 회로의 안정적인 동작에 보다 유리한 n-웰을 형성하는 것이 바람직하다.
상기와 같은 방법으로 SRAM 소자를 제조하는 경우에, 정규 분포(Normal Distrubution)를 이용하여 형성할 수 있는 소자 분리막의 폭을 계산해보면 다음과 같다.
먼저, 소자 분리막의 폭에 영향을 주는 요인으로는 편차 요인으로서 p-웰 마스크와 n-웰 마스크의 정렬 오차와, p-웰 마스크와 n-웰 마스크의 임계 치수 오차,그리고, 거리 요인으로서 소자 분리막 하부에 형성되는 p-웰과 NMOS 트랜지스터의 소오스/드레인 영역 사이의 거리, n-웰과 PMOS 트랜지스터의 소오스/드레인 영역 사이의 거리, 및 p-웰과 n-웰 사이의 거리를 들 수 있다.
소자 분리막의 폭을 0.7 내지 1.0 um로 하여 형성하기 위한 경우에 있어서, 소자 분리막 상에 형성되는 n-웰 마스크 및 p-웰 마스크의 정렬 오차는 정규 분포로 볼 때, 그 편차가 0.11 um가 되고, n-웰 마스크 및 p-웰 마스크의 임계 치수 편차는 0.1 um로 나타난다. 그리고, p-웰과 NMOS 트랜지스터의 소오스/드레인 영역 사이의 거리 및 n-웰과 PMOS 트랜지스터의 소오스/드레인 영역 사이의 거리는 각각 0.15 um, 상기 p-웰과 n-웰 사이의 거리는 0.2 um로 나타난다.
이 때, n-웰 마스크 및 p-웰 마스크의 임계 치수 편차는 한 쪽 면 만이 소자 분리막에 영향을 주기 때문에, 그 값을 반으로 하여 계산한다.
여기에서, 평균이 μ이고, 표준 편차가 σ인 정규 분포 n(μ, σ2)를 고려할 때, 전체 요인을 고려한 소자 분리막의 폭에 대한 편차는 편차 요인의 제곱을 모두 합하여 그 절대값을 구하고, 여기에 거리 요인을 가산하면 된다.
따라서, 나타날 수 있는 소자 분리막의 폭에 대한 편차는
= 0.67 um 로 나타낼 수 있다.
따라서, 정규 분포를 고려한 이론상의 소자 분리막 폭은 0.67 um 로서 지금까지 1.0 um를 한계로 갖는 소자 분리막의 폭에 대해서 약 70% 정도의 집적도를 갖는 SRAM 소자를 제조하는 것이 가능하다.
따라서, 고가의 제조 공정을 요하는 얕은 트렌치 분리(STI) 공정을 사용하지 않고도 집적도가 높은 SRAM 소자를 제조하는 것이 가능해진다.
이상에서 자세히 설명한 바와 같이, 본 발명의 SRAM 소자의 제조 방법에 따르면, 완전 CMOS 형 SRAM 소자를 제조하는 경우에 p-웰과 반대편 PMOS 트랜지스터의 소오스/드레인 영역이 서로 쇼트되거나, n-웰과 반대편 NMOS 트랜지스터의 소오스/드레인 영역이 서로 쇼트되는 것을 방지함으로써, SRAM 소자의 펀치 쓰루 특성을 개선시킬 수 있다.
또한, 소자 분리막의 폭을 감소시킬 수 있어서 SRAM 소자의 크기를 감소시켜서 고집적화를 이룰 수 있다.
또한, SRAM 소자의 고집적화를 이루기 위하여 고비용의 얕은 트렌치 소자 분리(STI) 등의 공정을 사용하지 않음으로써, 제조 공정 비용을 줄이고 제품의 경쟁력을 확보할 수 있는 이점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 기판 상에 액티브 영역을 한정하는 소자 분리막을 형성하는 단계;
    반도체 기판 상에 NMOS 트랜지스터 영역을 오픈시키는 p-웰 마스크를 형성한 후에, 소자 분리막 하부면에 근접한 지점을 최고 농도점으로 하여 불순물 이온을 주입함으로써 박막 p-웰을 형성하는 단계;
    반도체 기판 상에 PMOS 트랜지스터 영역을 오픈시키는 n-웰 마스크를 형성한 후에, 소자 분리막 하부면에 근접한 지점을 최고 농도점으로 하여 불순물 이온을 주입함으로써 박막 n-웰을 형성하는 단계;
    상기 반도체 기판 상에 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극과 소오스/드레인 영역을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 에스램(SRAM) 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 박막 p-웰, 및 박막 n-웰은
    소자 분리막의 두께를 최고 농도점으로 하여 이온 주입함으로써, 형성하는 것을 특징으로 하는 에스램(SRAM) 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 박막 p-웰, 및 박막 n-웰은
    필드 임플랜트(Field Implant) 공정을 사용하여 형성하는 것을 특징으로 하는 에스램(SRAM) 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 SRAM 소자의 제조 방법은
    소자 분리막을 형성한 후에, 박막 p-웰과 박막 n-웰을 둘러싸도록 충분한 깊이로 형성된 하부 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램(SRAM) 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 하부 웰은
    n-웰인 것을 특징으로 하는 에스램(SRAM) 소자의 제조 방법.
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