KR20010103696A - 구리 상호접속을 가지는 반도체 소자 제조를 위한 방법 - Google Patents

구리 상호접속을 가지는 반도체 소자 제조를 위한 방법 Download PDF

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Abstract

구리 상호접속들을 가지는 반도체 소자를 제조하기 위한 방법이 공개된다. 본 발명의 방법에서, 유전 물질의 층이 기판 위에 형성된다. 그런 후에 구리의 확산을 방지하기 위한 장벽층이 기판의 전 표면 위에 침착된다. 이중 구리층은 상기 장벽층 위에 형성된다. 상기 이중층은 PVD에 의해 침착된 구리층 및 전기 도금에 의해 침착된 구리층을 가진다. 상기 구리층들은 서로 인접해있다. 전기 도금된 층의 두께(X) 대 PVD 층의 두께(Y)의 비율은 약 1:0.5에서 약 1:2이다. 상기 전기 도금된 층의 두께는 적어도 약 3㎛이다. PVD 구리층의 두께는 적어도 약 100㎚이다. 상기 두 개의 층들의 두께는 작은 입자 크기(0.1㎛ 내지 0.2㎛)로부터 큰 입자 크기(1㎛ 또는 그 이상)로 전기 도금된 구리를 재결정화 하도록 선택되어 진다.

Description

구리 상호접속을 가지는 반도체 소자 제조를 위한 방법{Process for semiconductor device fabrication having copper interconnects}
1. 기술 분야
본 발명은 집적회로 소자들을 제조하기 위한 방법에 관한 것으로, 특히 구리 상호접속들을 가지는 반도체 소자들에 관한 것이다.
2. 종래기술
소자들이 초미세화 되어감에 따라, 신뢰할 수 있는 초미세 상호접속(interconnection)을 형성하는 것이 점차 어려워지게 되고 있다. 상호접속을 형성하는데 많은 기술들이 이용되어 왔다. 그러나, 초미세 상호접속들의 크기가 더 작아짐에 따라, 현재의 기술들은 별로 유용하지 않게 되었다.
예컨대, 상호접속이 리소그래픽(lithographic) 기술-여기서 에너지에 민감한 물질의 층에 형성된 패턴은 에칭 수단에 의해 아래에 있는 금속층으로 전달된다-을 이용하여 금속층을 패터닝(patterning)함으로써 형성되는 것을 요구하는 기술은 여러 가지 문제점들이 있다. 이러한 기술에서, 접촉 구멍(contact hole)들(윈도우들 또는 통로들(vias))은 유전 물질의 층에 형성된다. 그 다음 유전체층(dielectriclayer) 위로 금속층(metal layer)을 침착시킴으로써 상기 접촉 구멍은 금속으로 채워진다. 유전체층 위에 놓이는 침착된 금속층의 일부는 에칭이나 화학적 기계적 평탄화(chemical mechanical polishing; CMP)와 같은 수단을 사용하여 제거된다. 남아 있는 금속층 부분은 유전체층에 형성된 접촉 구멍들 내에 있는 부분이다.
그런 후에 금속으로 채워진 접촉 구멍들을 가진 유전체층 위에 제 2 금속층이 형성된다. 제 2 금속층은 통상적인 서브트랙티브법(subtractive process)으로 상호접속 배선(interconnect wire)들을 형성하기 위해 패터닝된다. 통상 접촉 구멍들을 채운 금속은 하나의 금속(예컨대, 화학 증착된(chemical vapor deposited; CVD) 텅스텐)이고 패터닝된 금속은 제 2 금속(예컨대, 알루미늄)이다. 제 2 금속층은 리소그래픽 기술들을 사용하여 패터닝된다.
그러한 공정은 그것과 관련된 어떤 문제점들을 가지고 있다. 특히, 패터닝된 알루미늄 층은 측벽이 부식되기 쉽다. 또한, 패터닝된 금속배선들 사이의 공간들은 그 결과 이후의 처리가 있기 전에 유전체층으로 채워질 것이다. 게다가, 상호접속들(예컨대, 텅스텐) 및 배선들(예컨대, 알루미늄)에 상이한 금속들을 사용하는 것은 상호접속의 기계적 강도(strength) 및 전기적 특성 모두에 불리하게 영향을 미친다.
구리는 낮은 가격과 낮은 저항을 갖기 때문에 상호접속 물질로서 현재 도입되고 있다. 그러나 구리를 에칭하기는 쉽지가 않다. 따라서 금속 상호접속들이 에칭될 것을 요구하는 공정들에서는 구리 상호접속들을 형성하는 것이 유용하지 않다. 상호접속들을 형성하기 위한 유망한 기술은 이중 상감 공정(dual damascene process) (또는 두 개의 단일 상감 공정의 조합)이다. 이중 상감 공정에서는 두 단계의 에칭 공정을 사용하여 단일 유전체층이 침착되고 패터닝된다. 첫 번째 단계에서는 유전체층 두께의 절반 또는 그 이상을 통과하여 접촉 구멍(contact opening)들을 에칭하고, 두 번째 에칭 단계에서는 남아있는 유전체층 두께를 관통하여 아래의 층까지 접촉 구멍들을 에칭하며 또한 유전체층을 지나서 상호접속 채널들(즉, 트렌치(trench)들)까지를 에칭한다.
이중 상감 공정에서는 리소그래픽 기술들과 에칭 수단들이 구리층을 패터닝할 것을 요구하지 않기 때문에, 통상적인 서브트랙티브법(subtractive process)에 비하여 구리 상호접속 형성에 유리하다. 그러나, 이중 상감 공정에서는, 구리의 침착(deposition)이 복잡하다. 왜냐하면 접촉 구멍들은 2:1, 3:1 또는 그 이상의 종횡비(즉, 리세스(recess)의 폭에 대한 높이의 비율)를 가질 것이기 때문이다. 높은 종횡비(aspect ratio)는 침착을 어렵게 한다. 구리는 접촉 구멍들 및 상호접속 채널들 내에서 CVD에 의해 침착될 것이다. 그러나, 구리는 CVD에 의해 침착을 하기가 어렵고 또한/또는 비용이 많이 든다. 그 결과, 구리는 제조 시에 통상 CVD에 의해 침착되지 않는다.
무전해 금속 침착(즉, 무전해 도금)은 패터닝된 유전 물질 층 위에 구리를 침착시키기 위한 기술로서 연구되어 왔다. 이 기술에서 도금될 표면들(즉, 접촉 구멍들(윈도우들 또는 통로들) 및 상호접속 채널들)은 무전해 침착(electroless deposition)을 위해 금속이 침착되기 전에 미리 처리되어야 한다. 낮은 침착 속도들 및 용액(bath)의 안정성 문제들 때문에 제조 시에 이러한 접근 방법을 사용하는 것은 매력적이지 않다. 게다가, 활성 용액으로 처리하는 방법 또는 촉매 금속의 물리 증착(physical vapor deposition; PVD, 예컨대 스퍼터링(sputtering))과 같은 현재의 표면 활성화 기술들은 어렵거나 소자 제조를 위한 현재의 방법들과 호환되지 않는다.
구리의 중요한 이점은 그것의 상대적으로 낮은 가격과 낮은 저항이다. 그러나, 구리는 실리콘, 실리콘 다이옥사이드(silicon dioxide), 및 폴리이미드(polyimide)와 같은 저유전율 중합체(polymer)들에 비해 상대적으로 큰 확산 계수를 가진다. 상호접속으로부터 구리는 실리콘 다이옥사이드나 중합체 층을 지나서 아래에 있는 실리콘으로 확산될 수 있다. 아래에 있는 실리콘 기판으로의 구리의 확산은 결과적인 소자의 트랜지스터 특성들을 떨어뜨릴 수 있다. 구리 상호접속들은 실리콘 다이옥사이드 층으로의 확산을 막기 위해 적어도 하나의 확산 장벽(diffusion barrier)에 의해 보호되어야 한다. 이 확산 장벽의 형성은 구리 상호접속 형성과 관련된 또 하나의 문제이다.
신리키(Shinriki) 등이 미국 특허 제 5,627,102 호에서 지적하였듯이, 금속 상호접속들의 형성과 관련된 하나의 문제는 리세스(recess)를 채우는 금속 내에 빈 공간이 생기는 것이다. 그러한 불완전한 채움(fill-up)은 견고한 전기적 접촉을 수립하는 것을 실패로 이끈다. 불완전한 채움의 문제는 종횡비(aspect ratio)들이 증가함에 따라 함께 증가한다. 결과적으로, 리세스(recess)의 폭이 좁아질수록, 불완전한 채움과 관련된 문제는 증가한다.
따라서, 구리 상호접속의 형성과 관련된 현재의 문제들을 처리하는 구리 상호접속들을 만들기 위한 방법이 요구된다.
1. 본 발명의 개요
본 발명의 방법에서, 하나는 다른 것의 위에 있는 두 개의 구리층이 침착되었다. 하나의 층은 화학 증착(chemical vapor deposition; CVD) 또는 플라즈마 증착(plasma vapor deposition; PVD)과 같은 증착 기술들을 사용하여 침착된다. 다른 한 층은 전기 도금에 의해 침착된다. 증착된 구리층 및 전기 도금된 구리층은 접해있다. 그러나, 어느 층이 위에 있고, 어느 층이 밑에 있는 지는 문제되지 않는다. 즉, 바닥 층은 증착된 층일 수도 있고 전기 도금된 층일 수도 있다. 위층은 증착된 층 혹은 전기 도금된 층의 다른 하나이다.
본 발명은 증착된 구리층의 두께가 150㎚ 보다 두꺼운 경우, 증착된 구리를 재결정화(recrystallization)하기 위한 방법을 제공한다는 점에서 이점이 있다. 이전에는, 증착된 구리층들은 전기 도금된 구리를 위한 시드층(seed layer)들로서 사용되어 왔다. 그러나, 증착된 구리는 미세한 입자(0.1㎛ - 0.2㎛) 물질로서 침착되었다. 더 두꺼운 증착된 구리층들을 전자이동 저항(electromigration resistance)에 이점이 있는 큰 입자 물질(즉, 1㎛)로 재결정화하기 위한 방법들이 알려지지 않았기 때문에 단지 얇은(즉, 100㎚ 이나 그 이하) 증착된 구리층들만이 형성되었다. 그러나, 더 두꺼운 증착된 층들은 어떤 경우에는 이점이 있다. 예컨대, 전자이동성(electromigration)을 줄이기 위해 불순물(dopant)이 들어간 증착된 구리층은 150㎚ 보다 두껍다. 그러한 층은 작은-입자 막(film)으로서 침착되고 본 발명의 방법을 사용하여 낮은 온도에서 큰-입자 막으로 변경된다.
이중 구리층(dual copper layer)이 형성된 후에, 구리는 재결정화된다. 증착된 구리층을 재결정화하게 하는 전기 도금된 층의 두께를 선택함으로써 증착된 층의 재결정화는 제어된다. 구리 전기도금 용액은 리간드(ligand)들, 증백제(brightener)들, 레벨링제(leveling agent)들 등의 형태로 적어도 하나의 유기 첨가물(organic additive)이 들어간 산계의(acid-based) 구리 전기도금 용액이다. 그러한 첨가물이 들어간 구리 전기도금 용액은 본 기술분야에서 숙련된 자에게는 잘 알려져 있으므로 여기서 상세히 논의하지는 않는다.
재결정화는 실온(room temperature)에서 또는 저온 열처리(anneal)와 함께 일어난다. 여기서 사용되었듯이, 저온 열처리는 300℃ 이하의 온도에서 일어나는 열처리이다. 전기 도금된 층의 두께(X)와 증착된 층의 두께(Y)의 비율은 약 1:0.5에서 약 1:2까지 이다. 즉, 비율 X:Y는 약 1:0.5에서 약 1:2까지 이다.
전기 도금된 층은 적어도 약 300㎚의 두께를 가진다. 상기 최소 두께 요구조건을 넘어서면, 전기 도금된 층의 두께는 주로 디자인 선택의 문제이다. 증착된 층의 두께는 적어도 전기 도금된 층의 두께의 절반이기 때문에, 증착된 층의 두께는 적어도 약 150㎚이다.
본 발명의 방법의 한 실시예에서, 이중 구리층(dual copper layer)은 반도체 기판 위에 있는 유전체층의 표면 내에 형성된 리세스(recess)로 침착된다(즉, 단일 상감 공정). 상기 유전체층은 실리콘 다이옥사이드와 같은 물질이거나, 예컨대, 폴리이미드 또는 폴리아릴 에테르(polyaryl ether)와 같은 저유전율 중합체일 수 있다. 본 기술분야에서 숙련된 자는 리세스된 부분의 구성이 디자인 선택의 문제임을 올바르게 인식할 것이지만, 편리를 위해, 리세스는 트렌치(trench)라고 불린다.
구리는 유전 물질 안으로 확산될 수 있기 때문에, 구리 확산에 대한 장벽(barrier)이 통상 요구된다. 그러한 장벽은 통상 이중 구리층이 침착되기 전에 유전체층 위에 형성된다. 그러나, 상기 장벽은 또한, 구리가 리세스에 침착된 후에, 인접하는 유전 물질로 구리가 확산되는 것을 방지하기 위해, 구리와 유전체 사이의 경계에 장벽층(barrier layer)을 형성하도록 구리를 도핑(doping)시키고 불순물(dopant material)을 외부확산(outdiffusing)시킴으로써 형성될 수도 있다. 구리 확산에 대한 장벽으로서 역할을 하는 물질들은 본 기술분야에서 숙련된 자에게는 잘 알려져 있다. 적당한 장벽 물질들의 예는 탄탈(tantalum), 탄탈 니트라이드(tantalum nitride) 및 티타늄 니트라이드(titanium nitride)를 포함한다. 장벽층의 두께는 적어도 10㎚이다.
장벽층이 형성된 후에는, 이중 구리층이 기판 위에 형성된다. 이중 구리층은 기판의 전체 표면 위에 걸쳐서 형성된다. 구리가 트렌치 내에 침착되는 본 실시예에서, 이중 구리층은 그런 후에 남아 있는 구리의 부분이 단지 트렌치 내에 있는 구리의 부분이 되도록 다시 평탄화(polish)된다. 전기 도금된 구리층은 본 기술분야에서 숙련된 자에게 잘 알려져 있는 통상적인 수단들을 사용하여 다시 평탄화된다. 화학적 기계적 평탄화(chemical mechanical polishing)는 적당한 수단의 한 예이다.
구리의 전기 도금된 층이 평탄화되기 전에 또는 그 후에, 전기 도금된 구리는 재결정화된다. 만약 재결정화 이전에 평탄화가 이루어진다면, 재결정화를 하기에 충분할 만큼의 도금된 구리가 여전히 존재하여야 한다. 전기 도금된 구리층은 증착된 구리의 재결정화를 하는데 이용된다. 상기 재결정화는 실온에서 또는 저온 열처리(anneal)와 함께 이루어진다. 조건들(즉, PVD 구리층 두께, 전기 도금된 구리층 두께 및 재결정화 온도)은 침착된 직후 의 작은 입자 상태로부터 큰 입자 상태로 전기 도금된 구리의 입자 구조를 가져오도록 선택된다. 본 발명의 목적을 위해, 작은 입자 상태는 평균 입자 크기가 약 0.1㎛ 내지 약 0.2㎛이다. 큰 입자 상태는 적어도 1차원에서 입자 크기가 적어도 1㎛이다.
구리가 트렌치 내에 침착되는 본 실시예에 있어서, 입자 크기는 구리가 침착된 리세스의 크기에 의해 제한된다. 예컨대, 구리가 1㎛ 보다 작은 폭을 갖는 트렌치 내에 침착된 경우, 평균적인 큰 입자 크기는 적어도 구리가 침착된 트렌치의 폭 만큼 크고 트렌치의 길이 방향에 있어는 적어도 약 1㎛ 정도이다. 한정된 범위 내에서, 구리가 침착될 때에 입자 크기가 작을수록, 채움이 더 좋아진다. 그러나, 구리가 침착된 후에, 전기적 특성 및 결과적인 소자의 안정성을 향상시키기 위해 구리의 입자 크기를 큰 입자 상태로 증가시키는 것이 유리하다.
이중 구리층이 형성되고 재결정화된 후에는, 패시베이션 층(passivation layer)이 기판 위에 형성된다. 상기 패시베이션 층은 산화 및 확산으로부터 구리 상호접속을 보호하기 위한 것이다. 적당한 패시베이션 층 물질의 한 예는 실리콘 니트라이드(Si3N4)이다.
2. 상세한 설명
본 발명은 반도체 소자들을 위한 구리 상호접속들을 형성하기 위한 방법을 가리킨다. 상기 방법에서, 구리는 전기적으로 절연된 물질(예를 들면, 실리콘 다이옥사이드, 실리콘 니트라이드, 폴리미드(polymide)) 위에 형성된다. 구리는 증착 기술에 의해 침착된 하나의 층과 전기 도금에 의해 침착된 하나의 층의 이중 층이다. 상기 층들은 접해있으나, 그 층들은 어느 한 쪽의 순서대로 침착된다.
구리가 실리콘 다이옥사이드 안으로 확산되기 때문에, 장벽층이 먼저 침착된다. 이중 층의 구리층은 그런 후에 침착된다. 전기 도금된 구리가 먼저 침착되는 본 실시예에서는, 구리의 시드층(seed layer)이 먼저 증착된다. 증착된 층은 약 10㎚ 내지 약 20㎚의 두께를 가진다. 상기 시드층은 다음에 전기도금을 하기 위한 전도층(conduction layer)으로서 역할을 한다. 대신으로, 상기 시드층은 무전해 도금 공정(electroless plating process)에 의해 침착될 수 있다.
증착된 구리층 및 전기 도금된 구리층의 선택적 두께는 침착된 직후의 작은 입자 크기(0.1㎛-0.2㎛)로부터 큰 입자 크기(≥1㎛)로 이중 구리층을 재결정화하기 위해 선택된다. 증착된 막(film)의 입자들은 원주형이다. 입자의 크기는 입자들의 직경을 나타내며, 입자들의 수직적 크기를 나타내는 것은 아니다. 입자들의 수직적 크기는 입자마다 다르며, 그 크기는 막의 두께만큼 클 수도 있다. 본 발명의 하나의 실시예에서, 상호접속은 상감 공정(damascene process)에 의해 절연 층 내에 형성된 구리 채널이다.
본 실시예에서, 유전체층은 기판 위에 침착되며 상호접속 채널을 형성하기위해 패터닝된다. 상호접속 층은 패터닝된 유전체층 위에 그리고 상호접속 채널 내에 침착된다. 패터닝된 유전체층 위에 있는 상호접속 층의 일부분을 제거하기 위해 평탄화용 슬러리(polishing slurry)로 기판을 평탄화하는데, 그것에 의해 상호접속이 형성된다. 상호접속 층이 평탄화되기 전에 또는 그 후에, 기판은 열처리(anneal)된다. 열처리의 온도 및 기간은 소망하는 입자 크기의 구리가 들어간 구리 상호접속 층을 제공하도록 선택된다. 상호접속 층은 구리층 외에 장벽층 및 시드층(seed layer)을 포함할 수도 있다. 만약 필요하면, 확산 장벽층(diffusion barrier layer)이 또 하나의 상호접속 레벨(interconnect level)을 형성하기 전에 침착될 수도 있다. 패시베이션 층은 각 상호접속 레벨 위에 침착된다.
상호접속 레벨은 통상 유전 물질의 층 위에 형성되며, 이와 접촉하고 있다. 상기 상호접속은 그 아래에 있는 유전체층 내에 형성된 적어도 하나의 아래에 있는 금속 성질(윈도우, 통로(via))과 전기적으로 접촉하고 있다. 본 발명의 방법에서, 아래에 있는 층에 있는 금속 성질들 또한 구리를 전기 도금함으로써 형성된다.
다수의 물질들이 본 발명에서 사용될 것이다. 일반적으로, 유전체층은 통상 실리콘 니트라이드, (도핑된 또는 도핑되지 않은) 실리콘 다이옥사이드, 실리콘 옥시니트라이드(silicon oxynitride), 불소중합체(fluoropolymer), 폴리아릴 에테르(polyaryl ether), 또는 폴리이미드(polyimide) 중 어느 것이다. 상호접속 금속은 구리이다.
구리는 일반적으로 유전 물질들 특히 실리콘 다이옥사이드 내로 확산되는 경향을 가지기 때문에, 확산에 대한 장벽으로서의 역할을 하는 물질의 층이 요구된다. 이런 층은 기판 위에 구리를 전기 도금시키기 전에 장벽층을 침착시킴으로써 또는 구리 자체로부터의 외부확산(outdiffusion)에 의해 형성될 수 있다. 만약 장벽층이 물질의 독립된 층이라면, 그 예들은 실리콘 니트라이드, 인규산유리(phosphosilicate glass; PSG), 실리콘 옥시니트라이드, 알루미늄 산화물(aluminum oxide; AlxOy), 탄탈, 티타늄 니트라이드, 니오브(niobium), 또는 몰리브덴(molybdenum)을 포함한다. 이들 물질들은 CVD나 PVD와 같은 통상적인 수단들에 의해 침착된다.
상기 구리층은 이중 구리층의 두께를 먼저 결정함으로써 침착된다. 일단 구리층의 전체적인 두께가 결정되면, 침착된 직후의 작은 입자 상태(약 0.1㎛ 내지 0.2㎛)로부터 큰 입자 상태(≥1㎛)로 증착된 구리를 재결정화 하는데 전기 도금된 층의 재결정화가 기여하도록 증착된 층의 두께 및 전기 도금된 층의 두께가 선택된다.
재결정화를 하기 위해, 전기 도금된 구리층은 두께가 적어도 300㎚일 것이 요구된다. 300㎚ 보다 얇은 구리층들은 실온(room temperature)에서 큰 입자 상태로 재결정화를 하지 못할 것이다. 전기 도금된 층의 두께(X)와 증착된 층의 두께(Y)는 두 두께들의 비율(X:Y)이 1:0.5에서 1:2의 범위 내에 있도록 선택된다. 재결정화는 실온(약 25℃)과 같이 낮은 온도에서 일어난다. 재결정화가 약 25℃에서 약 300℃ 범위의 낮은 온도에서 일어난다면 유익할 것이다. 실온에서 일어나는 재결정화를 위해서, 비율 X:Y는 1:0.5에서 1:1 보다 작은 범위 내에 있다.
재결정화의 속도는 높은 온도에서 더 빠르다. 재결정화 속도는 또한 증착된 구리층의 두께에 의해서도 영향을 받는다. 일반적으로, 재결정화 속도는 증착된 층의 두께에 반비례한다. 전기 도금된 층의 두께가 적어도 약 300㎚이기 때문에, 증착된 층의 두께는 적어도 약 150㎚이다(증착된 층의 두께는 전기 도금된 층의 두께의 적어도 절반).
실시예 1
0.5㎛ 두께의 실리콘층은 200㎜의 실리콘 웨이퍼(silicon wafer)들 위에 형성된 다이옥사이드였다. 상기 실리콘 다이옥사이드 층은 PETEOS(plasma enhanced tetraethyl orthosilicate)로부터 형성되었다. 총 22개의 시료(sample)들이 준비되었다.
30㎚ 두께의 탄탈층(layer of tantalum)이 PVD를 사용하여 산화물(oxide) 위에 형성되었다. 탄탈은 산화물 및 부착층(adhesion layer)으로 구리가 확산되는 것에 대한 장벽이다. 그런 뒤 구리층이 PVD를 사용하여 탄탈층 위에 형성되었다. PVD 구리층의 두께는 시료들에 따라 바뀌었다. PVD 구리층의 두께는 아래에 있는 표1에 기록되었다. 상기 구리층은 다음에 진행되는 구리의 전착(electrodeposition)을 위한 전극으로서 역할을 하였다. 탄탈 및 구리의 막(film)들은 캘리포니아 샌어제이(San Jose)의 Novellus에서 만든 Inova cluster deposition tool에서 HCM(hollow cathode magnetron) 스퍼터링(sputtering)에 의해, 진공의 파괴(vacuum break) 없이, 연속해서 웨이퍼들 위에 형성되었다. 탄탈은 15 ㎾의 전력 및 직류전류를 사용하여 침착되었다. 침착 압력(deposition pressure)은 2 mTorr 이었고 아르곤(argon)의 유량(flow rate)은 35 sccm 이었다. 웨이퍼의 온도는 -20℃ 이었다. 구리는 30 ㎾의 전력 및 직류 전류를 사용하여 침착되었다. 침착 압력은 5 mTorr 이었고 아르곤의 유량은 35 sccm 이었다. 웨이퍼의 온도는 실온 보다 낮았고 약 -20℃ 내지 약 -30℃의 범위에 있었다.
구리는 캘리포니아주 샌어제이(San Jose)의 Novellus에서 만든 Sabre™ 웨이퍼 도금 시스템을 사용하여 웨이퍼들 위에 전기 도금되었다. 상기 웨이퍼들은 Enthone으로부터 상업적으로 얻어지는 CUBATHⓡ SC 용액(bath)에 위치되었다. 상기 용액은 도금하는 화학적 작용이 있는 구리 황산염(copper sulfate)/황산(sulfuric acid)을 가진다. 7 Amp의 DC 전류가 200㎜의 기판 위에 구리를 전기 도금하는데 사용되었다. 구리는 표1에 열거된 두께의 전량 분석적 등가물(coulometric equivalent)에 따라 샘플러(sampler) 위에서 도금되었다. 구리 막들은, 도금된 직후, 약 0.1㎛ 내지 0.2㎛의 일정한 입자 크기를 가진, 미세한 입자가 되고 반사성(reflective)이 높은 것으로 관찰되었다.
구리 막들의 입자 크기는 시간에 따라 증가하는 것으로 관찰되었다. 실온에서, 열처리(anneal)되지 않은 구리 막들의 입자 크기는 0.1㎛ 내지 0.2㎛의 침착된 직후의 평균 직경(diameter)으로부터 증가하였다. 수 시간에서 수 주의 기간에 걸쳐서, 전기 도금된 구리의 입자 크기는 구리층의 두께에 반비례하는 속도로 1㎛ 보다 더 크게 증가하는 것으로 관찰되었다. 입자 크기의 증가는 균일하게 일어나지 않았다. 입자 크기의 증가는 막(film) 내의 절연된 지점들(핵의 위치들)에서 시작되고 그 위치들의 크기 및 수는 시간에 따라 증가하는 것으로 관찰되었다.
표1
PVD 구리층 두께(㎛) 전기도금된구리층 두께(㎛) 실온에서 이중층의재결정화 퍼센트 300℃에서 30분간 열처리한 후이중층의 재결정화 퍼센트
0.3 0.5 14 100
0.3 1 92 100
0.3 2 99 100
0.3 3 99 100
1.0 0.25 7 100
1.0 0.5 12 100
1.0 0.75 47 100
1.0 1 69 100
1.0 2 92 100
0.75 1 82 100
1.25 1 63 100
1.5 1 45 100
1.75 1 47 100
2 1 31 100
재결정화 퍼센트는 다음의 관계에 의해 결정된다:
Ri는 시트 저항(sheet resistance)의 초기(도금된 직후의) 값이고, Rf는 열처리 후 시트 저항의 최종 값이며, Rt는 시간 t에서의 값이다. 시간 t는 (실온에서) 시트 저항의 변화가 시간의 함수로서 변하지 않게 되는 시점이다.
실시예 2
실시예 1에서 기술된 것과 같이, 직경이 200㎜인 실리콘 웨이퍼가 준비되었다. 먼저, 0.5㎛ 두께의 실리콘 다이옥사이드 층이 세척된 실리콘 웨이퍼 위에 (PETEOS로부터) 형성되었다. 다음에, 30㎚ 두께의 탄탈층이 PVD를 사용하여 산화물위에 침착되었다. 그리고 나서 100㎚ 두께의 구리층이 (다시 PVD를 사용하여) 탄탈층 위에 침착되었다.
그후에 1㎛ 두께의 구리층이 실시예 1에서 기술된 바와 같이 웨이퍼들 위로 전기 도금되었다. 상기 구리 막들은, 도금된 직후, 약 0.1㎛ 내지 0.2㎛의 일정한 입자 크기를 가진, 미세한 입자가 되고 반사성(reflective)이 높은 것으로 관찰되었다.
도금된 직후에, 결과적인 구리 도금된 웨이퍼는 PVD 침착 시스템으로 이동되었다. 0.3㎛ 두께의 구리층이 전기 도금된 구리 위로 PVD에 의해 침착되었다.
실온에서, 결합된 구리 막들의 입자 크기는 0.1㎛ 내지 0.2㎛의 침착된 직후의 평균 직경으로부터 증가하였다. 수 시간에서 수 주의 기간에 걸쳐서, PVD 및 전기 도금된 구리 막들의 입자 크기는 1㎛ 보다 더 크게 증가하는 것으로 관찰되었다. 이는 위에 있는 PVD 막으로부터의 입자 성장에 관한 전기 도금된 구리 막에서의 재결정화에 대한 영향을 보여준다. 결과적으로, 실시예 1 처럼 전기 도금된 구리층 아래에 침착되든, 또는 실시예 1에서와 같은 막 아래에 있는 본 실시예 처럼 전기 도금된 구리층 위에 침착되든, 인접한 PVD 구리층의 존재는 전기 도금된 구리층의 재결정화에 영향을 준다.
표2
PVD 구리층두께(㎛) 전기 도금된구리층 두께(㎛) PVD 구리층두께(㎛) 실온에서의재결정화 퍼센트 300℃에서 30분간 열처리한 후이중층의 재결정화 퍼센트
0.1 1 0.3 100 100
본 발명은 일정한 실시예들에 의해서 설명되어 왔다. 이들 실시예들은 본 발명을 더 설명하기 위해 제공되었다. 본 기술분야에서 숙련된 자는 덧붙인 청구항들에서 정해진 본 발명의 정신과 범위로부터 벗어나지 않고 상기 실시예들을 변형하는 것이 가능함을 인정할 것이다.
본 발명은 구리 상호접속들을 가지는 반도체 소자들에 관한 것이다. 구리의 중요한 이점은 상대적으로 낮은 가격과 낮은 저항이나, 구리가 상호접속으로부터 아래에 있는 실리콘으로 확산되는 문제가 있다. 본 발명은 확산 장벽을 형성함으로써, 구리 상호접속들이 실리콘 다이옥사이드 층으로 확산되는 것을 막을 수 있다. 또한, 본 발명은 금속 상호접속들의 형성과 관련된 하나의 문제인 리세스를 채우는 금속 내에 빈 공간이 생기는 현상이 발생하지 않는다.
따라서, 본 발명을 통하여 구리 상호접속을 형성하기 위한 효과적인 방법을 제공한다.

Claims (9)

  1. 소자 제조를 위한 방법에 있어서,
    기판 위에 구리 상호접속 층을 형성하는 단계로서, 상기 구리 상호접속 층은 증착된 구리층 및 전기 도금된 구리층을 가지는 구리의 이중 층(dual layer)이며, 여기서 전기 도금된 층의 두께가 적어도 약 0.3㎛인 상기 전기 도금된 층에 대한 두께를 선택하면서, 상기 구리 상호접속 층에 대한 전체적인 두께를 선택함으로써 약 0.1㎛ 내지 약 0.2㎛의 평균적인 입자 크기로부터 증착된 구리층을 재결정화 하도록 전기 도금된 구리층의 두께가 선택되는 상기 형성 단계,
    전기 도금된 구리층의 두께 대 증착된 층들의 두께의 비율이 약 1 대 0.5 내지 약 1 대 2의 범위에 있도록 증착된 층에 대한 두께를 선택하는 단계;
    증착된 층을 침착하는 단계;
    전기 도금된 층을 침착하는 단계; 및
    적어도 1차원에서 이중 구리층의 평균적인 입자 크기가 적어도 1㎛가 되도록 증가시키기 위해 약 300℃ 보다 낮은 온도에서 이중 구리층을 재결정화 하는 단계를 포함하는 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 증착된 구리층은 플라즈마 증착(plasma vapor deposition) 및 화학 증착(chemical vapor deposition)으로 구성된 그룹으로부터 선택된 하나의 증착 기술에 의해 침착되는 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 전기 도금된 구리는 유기 첨가물(organic additive)들이 들어있는 구리 전기 도금 용액으로부터 침착되는 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 이중 구리층은 주위 온도(ambient temperature)에서 재결정화 되는 소자 제조 방법.
  5. 제 1 항에 있어서,
    유전 물질의 층에 트렌치(trench)를 형성하는 단계;
    상기 트렌치 내에 장벽층(barrier layer)을 형성하는 단계; 및
    상기 장벽층 위에 구리의 이중 층을 형성하는 단계를 더 포함하는 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 장벽층은 적어도 약 10㎛의 두께를 가지며 탄탈(tantalum), 탄탈 니트라이드(tantalum nitride) 및 티타늄 니트라이드(titanium nitride)로 구성된 그룹으로부터 선택되는 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 전기 도금된 구리층은 상기 증착된 구리층 위에 전기 도금되는 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 증착된 구리층은 상기 전기 도금된 구리층 위에 증착되는 소자 제조 방법.
  9. 제 8 항에 있어서,
    증착된 구리의 시드층(seed-layer)을 기판 위에 형성하는 단계 및 상기 시드층 위에 구리층을 전기 도금하는 단계를 더 포함하는 소자 제조 방법.
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