KR20010086053A - Silane-based oxide anti-reflective coating for patterning of metal features in semiconductor manufacturing - Google Patents

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KR20010086053A
KR20010086053A KR1020017006582A KR20017006582A KR20010086053A KR 20010086053 A KR20010086053 A KR 20010086053A KR 1020017006582 A KR1020017006582 A KR 1020017006582A KR 20017006582 A KR20017006582 A KR 20017006582A KR 20010086053 A KR20010086053 A KR 20010086053A
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반니고민호
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토토라노 제이. 빈센트
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Abstract

약 300nm 이하의 두께를 가지는 실란-기반 옥사이드(40)는 작은 치수(예를 들어 0.18미크론) 및 큰 종횡비들을 가지는 금속 상호연결부들을 패터닝하기위한 반사-방지 코팅에 사용되기위해 형성된다. 상기 옥사이드(40)는 많이 사용되는 원자외선 포토레지스트(38)와 반응하지 않는 방법으로 형성된다. "풋팅(footing)"으로 알려진 상기 반응은 원하는 형상 치수들의 손실을 유발한다. 상기 방법의 일 실시예에서, 상기 실란-기반 옥사이드(40)는 상기 실란에 대한 니트로겐-없는 담체 가스를 이용하여 증착된다. 대안적인 실시예에서, 니트로겐 담체 가스가 사용되고 상기 옥사이드(40)는 순차적으로 N2O 플라즈마(2)에 노출된다. 상기 결과 옥사이드(40)는 낮은 비용, 높은 산출량, 그리고 다른 옥사이드 형성 방법들에 비해 낮은 결손 공정을 달성할 수 있다.Silane-based oxide 40 having a thickness of about 300 nm or less is formed for use in an anti-reflective coating for patterning metal interconnects having small dimensions (eg, 0.18 microns) and large aspect ratios. The oxide 40 is formed by a method that does not react with the far-infrared photoresist 38 that is widely used. The reaction, known as "footing", causes a loss of the desired shape dimensions. In one embodiment of the method, the silane-based oxide 40 is deposited using a nitrogen-free carrier gas for the silane. In an alternative embodiment, a nitrogen carrier gas is used and the oxide 40 is sequentially exposed to the N 2 O plasma 2. The resulting oxide 40 can achieve low cost, high yield, and low defect processes compared to other oxide formation methods.

Description

반도체 제조에서 금속 형상의 패터닝을 위한 실란-기반 옥사이드 반사-방지 코팅{SILANE-BASED OXIDE ANTI-REFLECTIVE COATING FOR PATTERNING OF METAL FEATURES IN SEMICONDUCTOR MANUFACTURING}SILANE-BASED OXIDE ANTI-REFLECTIVE COATING FOR PATTERNING OF METAL FEATURES IN SEMICONDUCTOR MANUFACTURING}

집적회로는 단일 반도체 기판 상에 형성된 다수의 트랜지스터들을 포함한다. 필드 옥사이드(field oxide) 또는 얕은 트랜치(trench) 유전체들과 같은 격리 구조들은 상기 개별적인 트랜지스터들을 서로 전기적으로 격리시키기위해 사용된다. 그 다음, 상기 트랜지스터들은 도체들의 패턴된 층들을 이용하여 원하는 회로를 만들기 위해 접촉 패드들 또는 다른 트랜지스터들과 선택적으로 연결된다. 상기 도체들은 유전체에 의해서 상호 간에 격리되어 있고, 하부 도체층과 격리되어 있으며, 적절한 유전체는 예를 들어, 실리콘 다이옥사이드("옥사이드(ocide)")와 같다. 그로인해, 도체들은 상기 반도체 토포그래피(topography) 전체에 대해서 리소그래픽하게(lithographically) 패턴되며, 상기 토포그래피는 상기 반도체 기판 상에 위치되는 유전체를 포함한다. 상기 도체들은 전지적으로 도전성을 가진 물질들로 만들어지는데, 적절한 물질들은 금속들, 도프된(doped) 폴리실리콘, 금속 실리사이드(silicide)들, 또는 이들의 조합을 포함한다. 도체 물질의 선택은 일반적으로 도체로 형성되는 상호연결부의 종류에 부분적으로 영향을 미친다. 인접 트랜지스터들 간의 연결돠 같은 비교적 짧은 연결에 사용되는 도체들에는 종종 "국부적 상호연결부들(local interconnects)" 이라는 용어가 사용된다. 국부적 상호연결부들은 도프된 폴리실리콘이나 금속 실리사이드와 같은 물질들로부터 형성될 수 있다. 집적 회로를 가로지르거나 그 내부로 먼 거리로 확장되는 도체들은 종종 "전역적 상호연결부(global interconnects)"라 불린다. 전역적 상호연결부들은 일반적으로 상기 국부적 상호연결부를 포함하는 층들 상부에 위치되며, 상기 전역적 상호연결부 도체들의 길이는 저-저항 물질들로부터 만들어진다는 것이 중요하며, 이들에는 알루미늄 또는 좀더 최근에는 구리와 같은 것이 사용된다.Integrated circuits include multiple transistors formed on a single semiconductor substrate. Isolation structures such as field oxide or shallow trench dielectrics are used to electrically isolate the individual transistors from each other. The transistors are then selectively connected with contact pads or other transistors to make a desired circuit using patterned layers of conductors. The conductors are isolated from each other by a dielectric, and are isolated from the lower conductor layer, and a suitable dielectric is, for example, silicon dioxide ("oxide"). As such, the conductors are lithographically patterned over the entire semiconductor topography, the topography comprising a dielectric positioned on the semiconductor substrate. The conductors are made of electrically conductive materials, suitable materials include metals, doped polysilicon, metal silicides, or combinations thereof. The choice of conductor material generally affects in part the type of interconnects formed from the conductor. The term "local interconnects" is often used for conductors used for relatively short connections, such as between adjacent transistors. Local interconnects may be formed from materials such as doped polysilicon or metal silicide. Conductors that extend across or within the integrated circuit at great distances are often referred to as "global interconnects." Global interconnects are generally located above the layers comprising the local interconnect, and it is important that the length of the global interconnect conductors are made from low-resistance materials, including aluminum or more recently copper. The same is used.

알루미늄과 같은 물질의 층이 도체들을 형성하기위해 패턴되는 경우, 포토레지스터 층은 전형적으로 상기 금속의 상부에 형성된다. 상기 포토레지스터는 순차적으로 마스크를 통해 노광되며 당 업계에서 공지된 기법들을 이용하여 현상된다. 하지만, 금속 상부에 증착된 포토레지스트의 노광은 상기 금속층의 높은 반사 때문에 복잡하다. 상기 노광용 광원은 상기 포토레지스트를 지나면서 상기 금속층에 의한 반사 때문에 노광 중 상기 포트레지스트 내부에 정상파(standing wave)들을 생성한다. 이는 현상된 레지스트 형상들의 측벽에 수직 광파(undulation)를 생성할 수 있으며, 이는 식각 단계동안 상기 금속에 대한 상기 마스크 패턴 전달이 부정확 해질 수 있다. 이러한 문제를 다루기 위해서, 상기 포트리소그래피/식각 과정 이전에 전형적으로 상기 금속층에 반사-방지 코팅(Anti-Reflective Coating:ARC)이 증착된다. ARC는 전형적으로 노광 동안 상기 레지스트를 통과하는 빛의 대부분을 흡수하고, 그로인해 상기 레지스트로의 광 반사를 방지한다. 티나늄 니트라이드(TiN)는 일반적으로 사용되는 ARC 물질이다.When a layer of material such as aluminum is patterned to form conductors, a photoresist layer is typically formed on top of the metal. The photoresist is sequentially exposed through a mask and developed using techniques known in the art. However, the exposure of the photoresist deposited on top of the metal is complicated because of the high reflection of the metal layer. The exposure light source generates standing waves inside the port resist during exposure due to reflection by the metal layer as it passes through the photoresist. This may create vertical undulations on the sidewalls of the developed resist shapes, which may result in inaccurate transfer of the mask pattern to the metal during the etching step. To address this problem, an anti-reflective coating (ARC) is typically deposited on the metal layer prior to the photolithography / etching process. ARC typically absorbs most of the light passing through the resist during exposure and thereby prevents light reflection into the resist. Titanium nitride (TiN) is a commonly used ARC material.

특정 ARC 물질의 적합성은 어떠한 포토레지스트가 사용되는 가에 달려있다. 상기 노광 파장에 따라 사용되는 포토레지스트는 결국 상기 마스크 형상들의 치수들에 달려있다. 형상들이 1.0 미크로 이하, 좀더 구체적으로 0.18 미크론 이하의 치수를 가지면, 원자외선(Deep ultraviolet:DUV) 포토레지스트가 전형적으로 사용된다. DUV 포토레지스트의 화학물질은 큰 형상들을 패터닝하기위한 근접(near)- 또는 중간(mid)-자외선 포토레지스트의 것과는 대단히 상이하다. 극미한 형상들을 패터닝하기위한 것으로 개발된 한 DUV 포토레지스트는 시플리 컴퍼니(Shipley Company)에서 구할 수 있는 UV5로 알려진 제품이다. 그러나, 상기 포토레지스트는 TiN ARC층과 반응하여 상기 TiN층에 인접한 상기 포트레지스트의 한 부분이 상기 TiN과 접착되며 상기 현상기로 제거되지 않는다는 것이 밝혀졌다. 이 결과, 상기 현상되고 패턴된 포토 레지스트 형상의 하부를 따라 나타나는 포트레지스트의 잔류 "풋(foot)"이 도 1의 부분적 단면도에 도시된다.The suitability of a particular ARC material depends on which photoresist is used. The photoresist used depending on the exposure wavelength eventually depends on the dimensions of the mask shapes. Deep shapes (DUV) photoresist are typically used if the shapes have dimensions of 1.0 micron or less, more specifically 0.18 micron or less. The chemicals of DUV photoresists are very different from those of near- or mid-ultraviolet photoresists for patterning large shapes. One DUV photoresist, developed for patterning microscopic shapes, is a product known as UV5 available from the Shipley Company. However, it has been found that the photoresist reacts with the TiN ARC layer so that a portion of the photoresist adjacent the TiN layer adheres to the TiN and is not removed by the developer. As a result, the residual "foot" of the port resist that appears along the bottom of the developed and patterned photoresist shape is shown in the partial cross-sectional view of FIG.

도 1의 반도체 기판(10)은 상호연결 금속층(12)과 TiN ARC층(14)으로 덮인다. 그 다음, UV5 포토레지스트층은 회전, 노광, 그리고 현상되어 포토 레지스트 형상(16)을 형성한다. TiN으로 인터페이스 되는 상기 포토레지스트의 "풋팅(footing)"은 결과적으로 포토레지스트 확장들(18)(점선들로 형상(16)에서 분리)이 된다. 상기 풋팅은 의도된 형상 넓이(di) 보다 큰 실제 형상 넓이(da)를 유발한다. 이러한 늘어난 형상 넓이는 상기 후속 식각 단계 동안 상기 금속층으로 전달되며, 그로인해 상기 의되되는 넓이는 실현되지 않는다.The semiconductor substrate 10 of FIG. 1 is covered with an interconnect metal layer 12 and a TiN ARC layer 14. The UV5 photoresist layer is then rotated, exposed, and developed to form the photoresist shape 16. The “footing” of the photoresist interfaced with TiN results in photoresist extensions 18 (separate in shape 16 with dashed lines). The putting results in an actual shape area d a that is larger than the intended shape area d i . This increased shape area is transferred to the metal layer during the subsequent etching step, whereby the intended area is not realized.

그로인해, TiN과 UV5 레지스트 간 접촉이 없는 ARC가 개발 되어야 하며, 그로인해 상기 언급한 풋팅 문제가 방지된다. 매력적인 접근으로 TiN층 상에 옥사이드 박막을 포함하는 이층 ARC가 있다. 이러한 방식으로, TiN의 반사-흡수 특성들은 유지된다. 패터닝을 위해 금속 상부에 증착된 ARC는 전형적으로 상기 금속이 패턴 된 후에도 잔류한다. 상기 금속/ARC 상호연결부 패턴은 부가적인 상호 연결층을 위한 최종 보호(passivation)층 또는 중간(interlevel) 유전체 중 하나와 같은 기능을 가지는 유전체로 덮혀진다. 상호연결 넓이들과 상호연결 도체들 간의 간격들이 작아지는 경우, 상기 금속/ARC 상호연결 도체들의 과다 두께를 피하기위해 대단히 주의해야 한다. 만일 식각 공정에 의한 상기 도체들 간에 형성된 채널들의 종횡비(높이와 넓이의 비율)가 너무 크면, 상기 후속적으로 증착되는 유전체는 상기 채널들을 완전히 채우지 못하며, 보이드(void)를 남길 수 있다. 유전체 막 내부의 보이드들은 예를 들어서 후속 공정에서 원하지 않는 반응들을 유발할 수 있는 가스 트랩핑(trapping)과 같은 신뢰성 문제를 유발할 수 있다. 금속층 두께는 약 0.6미크론에서 약 1미크론의 영역일 수 있고, TiN ARC층들은 전형적으로 약 80nm에서 120nm 두께일 수 있다. 금속/TiN/옥사이드 상호연결부 두께를 제한하기 위해서, 상기 옥사이드층은 약 30nm 이하의 두께로 제한되는 것이 바람직하다.As such, an ARC without contact between TiN and UV5 resists must be developed, thereby avoiding the above-mentioned putting problems. An attractive approach is bilayer ARC, which includes an oxide thin film on the TiN layer. In this way, the reflection-absorption characteristics of TiN are maintained. ARC deposited on top of the metal for patterning typically remains after the metal is patterned. The metal / ARC interconnect pattern is covered with a dielectric having a function such as either a final passivation layer or an interlevel dielectric for additional interconnect layers. If the spacing between the interconnect areas and the interconnect conductors becomes small, great care should be taken to avoid excessive thickness of the metal / ARC interconnect conductors. If the aspect ratio (a ratio of height to width) of the channels formed between the conductors by the etching process is too large, the subsequently deposited dielectric may not completely fill the channels and may leave voids. Voids inside the dielectric film can cause reliability problems, such as gas trapping, which can cause unwanted reactions in subsequent processes, for example. The metal layer thickness can range from about 0.6 microns to about 1 micron, and the TiN ARC layers typically can be about 80 nm to 120 nm thick. In order to limit the metal / TiN / oxide interconnect thickness, the oxide layer is preferably limited to a thickness of about 30 nm or less.

상기 설명된 상기 옥사이드 박막에 대한 다른 가능한 후보자는 테트라에틸 오쏘실리케이트(TEOS)의 분해를 이용한 성장이다. TEOS-증착된 옥사이드들은 매우 정각(conformal)으로 알려져 있으며, 이로 인해 절연 트랜치들을 채우거나 트랜지스터 토포그래피들 상의 중간 유전체를 형성하기위한 응용들에 많이 사용된다. 하지만, 옥사이드 박막 형성을 위한 TEOS에 연관되는 문제들이 존재한다. TEOS 옥사이드들은 박막(100nm 이하)으로 성장시키기 어려운데, 다른 옥사이드-형성 반응들에 비해 두께 제어가 어렵기 때문이다. 두께 제어를 어렵게 만드는 요소들은 TEOS 부분 압력에 대한 증착 비율에 대한 종속성, 반응로 세척 주파수(clean frequency), 그리고 고온에서 온도에 대한 증착 비율에 대한 종속성을 포함한다. TEOS 증착 공정들은 반응로 설비물들과 벽들에도 대단히 종속적일 수 있다. 그래서 증착 반응로들은 자주 세척되어야 하며, 이는 유휴시간(downtime)의 증가와 낮은 처리능력을 가져온다. 또한, 세척 후 재 코팅되는 동안의 온도 변화와 상기 반응로 설비물들과 벽들의 반응 속성들 변화들은 각 세척 후 증착 조건들을 안정하게 만들기 힘들게 한다. 종합적으로, 상기 TEOS-기반 옥사이드 ARC는 낮은 처리량, 낮은 단점들을 가지며, 그리고 다른 증착 공정을 이용하여 형성되는 옥사이드들에 비해 높은 비용이 든다.Another possible candidate for the oxide thin film described above is growth using decomposition of tetraethyl orthosilicate (TEOS). TEOS-deposited oxides are known to be very conformal and are therefore widely used in applications for filling isolation trenches or forming intermediate dielectrics on transistor topography. However, there are problems associated with TEOS for oxide thin film formation. TEOS oxides are difficult to grow into thin films (100 nm or less) because they are difficult to control in thickness compared to other oxide-forming reactions. Factors that make thickness control difficult include dependence on deposition rate for TEOS partial pressure, reactor clean frequency, and dependence on deposition rate for temperature at high temperatures. TEOS deposition processes can be highly dependent on reactor fixtures and walls. The deposition reactors therefore have to be cleaned frequently, which leads to increased downtime and lower throughput. In addition, changes in temperature during recoating after washing and changes in reaction properties of the reactor fixtures and walls make it difficult to stabilize the deposition conditions after each wash. Overall, the TEOS-based oxide ARC has low throughput, low drawbacks, and is high cost compared to oxides formed using other deposition processes.

따라서, 낮은 비용, 높은 처리량을 가지는 옥사이드 막박을 작은 형상 크기들과 높은 종횡비들을 가지는 패터닝 상호연결부들의 부분으로 형성하는 방법이 개발되어야 한다. 상기 요구되는 옥사이드는 UV5 DUV 포토레지스트 또는 TiN ARC들과 반응하는 다른 포토레지스트의 풋팅을 유발하지 않아야 한다. 상기 옥사이드 증착공정의 정밀성 제어(즉, 비율과 두께) 역시 이점이 될 수 있다.Accordingly, a method must be developed to form an oxide film having a low cost, high throughput as part of patterning interconnects having small shape sizes and high aspect ratios. The required oxide should not cause the putting of UV5 DUV photoresist or other photoresist that reacts with TiN ARCs. Precision control (ie, ratio and thickness) of the oxide deposition process may also be an advantage.

본 발명은 집적회로 형성에 관한 것으로, 좀더 구체적으로는 0.18 미크론 이하의 치수들을 가지는 상호연결부들과 같이, 높은 종횡비(aspect-ratio)의 금속 형상들을 패터닝하기위한 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to integrated circuit formation, and more particularly, to a method for patterning high aspect-ratio metal shapes, such as interconnects having dimensions of 0.18 microns or less.

본 발명의 다른 목적들과 이점들은 다음의 자세한 설명을 첨부되는 도면들을 참조하여 읽으면 명백해질 것이다.Other objects and advantages of the present invention will become apparent upon reading the following detailed description with reference to the accompanying drawings.

도 1은 금속 및 TiN층들이 그 상부에 형성되고 포토레지스트가 패턴된 반도체 기판을 포함하는 반도체 토포그래피의 부분적 단면도이다.1 is a partial cross-sectional view of a semiconductor topography including a semiconductor substrate with metal and TiN layers formed thereon and a photoresist patterned.

도 2는 트랜지스터가 형성되고, 상기 트랜지스터에 대해서 중간층 유전체를 통한 접합부(contact)들이 만들어지며, 그 상부에 금속층과 ARC층이 증착된 반도체 토포그래피의 부분적 단면도이다.FIG. 2 is a partial cross-sectional view of a semiconductor topography in which a transistor is formed, contacts to the transistor through an interlayer dielectric, and a metal layer and an ARC layer deposited thereon.

도 3은 도 2의 상기 ARC 증착에 후속하여 상기 ARC층 상부에 옥사이드 박막이 형성된 반도체 토포그래피의 부분적 단면도이다.3 is a partial cross-sectional view of a semiconductor topography in which an oxide thin film is formed over the ARC layer following the ARC deposition of FIG. 2.

도 4는 도 3의 상기 옥사이드 증착에 후속하여 플라즈마 처리가 수행된 반도체 토포그래피의 부분적 단면도이다.4 is a partial cross-sectional view of a semiconductor topography in which plasma treatment is performed subsequent to the oxide deposition of FIG. 3.

도 5는 도 4의 상기 플라즈마 처리 또는 도 3의 상기 옥사이드 증착에 후속하여 상기 옥사이드층 상부에 DUV 포토레지스트층이 증착된 반도체 토포그래피의 부분적 단면도이다.5 is a partial cross-sectional view of a semiconductor topography in which a DUV photoresist layer is deposited over the oxide layer following the plasma treatment of FIG. 4 or the oxide deposition of FIG. 3.

도 6은 도 5의 상기 포토레지스트에 후속하여 포토레지스트 형상들이 패턴된 상기 반도체 토포그래피의 부분적 단면도이다.FIG. 6 is a partial cross-sectional view of the semiconductor topography in which photoresist shapes are patterned subsequent to the photoresist of FIG. 5.

도 7은 예시적 증착 시스템의 기판 적재 배치(layout)를 도시하는 상면도이다.7 is a top view illustrating a substrate stack layout of an exemplary deposition system.

도 8은 예시적인 증착 시스템의 기판 적재 위치에서 상기 가스 전송과 RF 연결 배치를 보이는 평면도이다.8 is a plan view showing the gas transfer and RF connection arrangement in a substrate loading position of an exemplary deposition system.

도 9는 여기서 설명된 방법의 실시예에 대한 공정 순서 흐름도이다.9 is a process flow diagram for an embodiment of the method described herein.

본 발명이 다양한 변경들과 대안적인 형태들에 영향을 받을 수 있으며, 그에 대한 구체적인 실시예들은 상기 도면들에서 예시적인 방법으로 도시된 것이며 다음에 자세하게 설명될 것이다. 그러나, 상기 도면들과 그에 대한 상세한 설명은 본 발명을 설명되는 특정한 형태로 제한하기위함이 아니라는 것을 이해해야 한다. 반대로, 본 발명의 사상과 범위에 포함되는 모든 변경들, 동등한 것들, 그리고 대안들을 모두 포괄한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof have been shown by way of example in the drawings and will be described in detail below. It is to be understood, however, that the drawings and detailed description thereof are not intended to limit the invention to the particular forms described. On the contrary, it is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the present invention.

상기 윤곽을 설명한 문제들은 실란-기반 옥사이드 박막의 형성으로 대부분 해결된다. 여기서 설명하는 방식으로 형성하는 경우, 상기 옥사이드는 작은 넓이와 높은 종횡비를 가지는 금속 상호연결부들을 패터닝하기위한 ARC 공정에 사용될 수 있으며, 그리고 UV5 포토레지스트의 풋팅을 유발하지 않는다. 상기 방법은 다른 작은 금속 형상들의 패터닝에 유용할 수 있으며, 예를 들어서 미세-전자-기계적 시스템들(MEMS)에도 유용할 수 있다.The problems outlined above are largely solved by the formation of silane-based oxide thin films. When formed in the manner described herein, the oxide can be used in an ARC process for patterning metal interconnects with small widths and high aspect ratios, and does not cause putting of the UV5 photoresist. The method may be useful for patterning other small metal shapes, for example for micro-electro-mechanical systems (MEMS).

절연층은 그 내부에 트랜지스터들이 형성된 기판 상에 증착된다. 상호연결 금속은 상기 절연층 상에 증착되고, 그리고 TiN인 것이 바람직한 ARC는 상기 상호연결 금속 상부에 증착된다. 그 다음, 옥사이드 박막(약 50nm 이하)층이 실란-기반 CVD 공정을 이용하여 형성된다. 상기 옥사이드는 플라즈마-개선된 CVD(PECVD)를 이용하여 증착되는 것이 바람직하며, 이는 약 200℃ 에서 약 500℃ 사이의 온도에서 증착된다. 상기 옥사이드층의 저온 증착은 상기 하부 금속층이 알루미늄과 같은 낮은 저항성, 낮은 융점 금속으로 부터 형성되도록 한다. 옥사이드에 관한 실란-기반 CVD 과정들은 특화되어 있으며(well-characterized) 제어성이 좋아서 어려움 없이 박막층을 성장시킬 수 있다. 여기서 언급되는 상기 ARC를 위한 실란-기반 CVD는 TEOS 옥사이드를 형성하는 것 보다 더 낮은 비용과 더 높은 처리량을 가진다고 여겨진다. 상기 언급한 것 및 여기서 사용되는 플라즈마 개선된 증착은 이하 설명되는 N2O 플라즈마를 이용한 플라즈마 처리와는 별개의 것임을 유의해야 한다. 여기서 사용되는 상기 "플라즈마 처리"라는 문구는 여기서 설명되는 방법의 일 실시예에서 수행되는 N2O 플라즈마에 노광시키는 선-처리를 의미한다.An insulating layer is deposited on the substrate on which transistors are formed. An interconnect metal is deposited on the insulating layer, and ARC, preferably TiN, is deposited on top of the interconnect metal. An oxide thin film (up to about 50 nm) is then formed using a silane-based CVD process. The oxide is preferably deposited using plasma-enhanced CVD (PECVD), which is deposited at a temperature between about 200 ° C and about 500 ° C. Low temperature deposition of the oxide layer allows the bottom metal layer to be formed from a low resistivity, low melting point metal such as aluminum. Silane-based CVD processes for oxides are well-characterized and controllable to grow thin layers without difficulty. Silane-based CVD for the ARC referred to here is believed to have lower cost and higher throughput than forming TEOS oxide. It should be noted that the above mentioned and the plasma improved deposition used herein are separate from the plasma treatment with the N 2 O plasma described below. The phrase "plasma treatment" as used herein refers to a pre-treatment exposed to an N 2 O plasma carried out in one embodiment of the method described herein.

여기서 설명된 방법의 일 실시예에서, 상기 실란-기반 옥사이드는 니트로겐-없는 담체(carrier) 가스를 이용하여 성장된다. 실란은 공기중에서 연소되거나 자연발화되기 쉽기 때문에, 니트로겐이나 아르곤과 같은 불활성(inert) 가스로 희석한 형태로 공급되는 것이 전형적이다. 니트로겐은 다른 불활성 가스들에 비해 저렴하기 때문에 대단히 많이 쓰이는 담체 가스이다. 불행하게도, 니트로겐 담체 가스에서 실란을 이용한 옥사이드의 성장은 UV5 포토레지스트의 풋팅이 발생한다는 것이 밝혀졌는데, 이는 TiN이 상기 포토레지스트와 접촉하는 경우 발생하는 풋팅과 유사하다. 니트로겐-하이드로겐(N-H) 결합은 이러한 실란-기반 옥사이드에서 검출되며, 이러한 N-H 결합으로부터 니트로겐은 상기 UV5 포토레지스트와 반응하여 풋팅을 유발한다고 여겨진다. 아르곤이나 헬륨과 같은 니크로겐-없는 담체 가스를 상기 실란 소스(source)를 위해 사용하면, 이는 증착된 옥사이드층들의 니트로겐을 실질적으로 제거하며, 그로인해 상기 풋팅의 소스를 제거할 수 있다고 여겨진다.In one embodiment of the method described herein, the silane-based oxide is grown using a nitrogen-free carrier gas. Since silanes are susceptible to combustion or spontaneous combustion in air, they are typically supplied in a diluted form with an inert gas such as nitrogen or argon. Nitrogen is a very popular carrier gas because it is less expensive than other inert gases. Unfortunately, the growth of oxide with silane in the nitrogen carrier gas has been found to result in the putting of the UV5 photoresist, which is similar to the putting that occurs when TiN is in contact with the photoresist. Nitrogen-hydrogen (N-H) bonds are detected in these silane-based oxides, from which it is believed that the nitrogen reacts with the UV5 photoresist to cause putting. It is believed that the use of a nitrogen-free carrier gas such as argon or helium for the silane source substantially removes the nitrogen of the deposited oxide layers, thereby eliminating the source of the putting.

여기서 설명되는 방법의 다른 실시예에서, 상기 실란-기반 옥사이드는 상기 실란 소스를 위한 니트로겐 담체 가스를 이용하여 증착된다. 상기 옥사이드 증착에 후속적으로, 짧은(2분 미만) N2O 플라즈마 처리가 실시된다. 플라즈마 압력은 약 240Pa 에서 425Pa가 사용된다. 상기 N2O 플라즈마 처리는 상기 니트로겐의 옥시즌보호막을 이용하여 실질적으로 상부 UV5 포토레지스트와 상기 옥사이드 표면 상 모든 니트로겐의 반응을 제거한다. 상기 플라즈마 처리는 상기 실란-기반 옥사이드층의 표면 상 모든 N-H 결합들 역시 파괴한다. 상기 N2O 플라즈마 처리의 이용은 상기 옥사이드 증착에 이용된 실란을 위한 덜 비싼 니트로겐 담체 가스의 이용을 허용한다.In another embodiment of the method described herein, the silane-based oxide is deposited using a nitrogen carrier gas for the silane source. Subsequent to the oxide deposition, a short (less than two minutes) N 2 O plasma treatment is performed. Plasma pressures of about 240 Pa to 425 Pa are used. The N 2 O plasma treatment removes the reaction of substantially all of the nitrogen on the oxide surface with the upper UV5 photoresist using the oxygen protective film of nitrogen. The plasma treatment also destroys all NH bonds on the surface of the silane-based oxide layer. The use of the N 2 O plasma treatment allows the use of less expensive nitrogen carrier gas for the silane used in the oxide deposition.

상기 실시예들 중 어느 하나에 따르는 실란-기반 옥사이드 박막층의 형성 후, 상기 옥사이드층은 DUV 포토레지스트층으로 덮여질 수 있고, 이는 UV5 포토레지스트인 것이 바람직하다. 그 다음, 상기 포토레지스트는 상기 포토레지스트에 상호 연결부 패턴을 형성하기위해 노광되고 현상될 수 있다. 상기 방식으로 형성된 포토레지스트 형상들은 상기 묘사한 풋팅이 발생하지 않는다. 상기 풋팅은 상기 UV5 포토레지스트와 상기 하부 막 표면의 니트로겐의 반응에 의해 발생한다고 가정한다. 실란-기반 옥사이드 박막 형성을 위해 여기서 설명하는 방법은 상기 옥사이드로부터의 니트로겐과 상기 포토레지스트의 반응을 실질적으로 제거한다고 여겨진다. 상기 실시예에서, 상기 옥사이드는 니트로겐-없는 실란 담체 가스를 이용하여 성장되고, 상기 니트로겐 자체는 제거된다. 상기 실시예에서, 상기 성장된 옥사이드는 N2O 플라즈마로 처리되고, 상기 옥사이드 표면 상 모든 니트로겐 반응성은 줄어든다. 상기 포토레지스트의 상호연결 패턴은 상기 옥사이드, ARC, 그리고 금속층들을 건식각 공정을 이용하는 식각으로 순차적으로 상기 금속으로 전달된다. 이러한 방식으로, 대단히 작은 형상 크기와 높은 종횡비를 가지는 상호연결부들을 형성할 수 있다.After formation of the silane-based oxide thin film layer according to any of the above embodiments, the oxide layer may be covered with a DUV photoresist layer, which is preferably a UV5 photoresist. The photoresist may then be exposed and developed to form interconnect patterns in the photoresist. The photoresist shapes formed in this manner do not result in the above described footing. The putting is assumed to be caused by the reaction of the UV5 photoresist with nitrogen on the bottom film surface. It is believed that the method described herein for forming a silane-based oxide thin film substantially eliminates the reaction of the photoresist with nitrogen from the oxide. In this embodiment, the oxide is grown using a nitrogen-free silane carrier gas and the nitrogen itself is removed. In this embodiment, the grown oxide is treated with an N 2 O plasma and all the nitrogen reactivity on the oxide surface is reduced. The interconnect pattern of the photoresist is sequentially transferred to the metal in the oxide, ARC, and metal layers by etching using a dry etching process. In this way, interconnects with very small shape sizes and high aspect ratios can be formed.

일 실시예에서, 여기서 언급되는 상기 실란-기반 옥사이드의 증착과 플라즈마 처리는 전형적으로 반도체 업계에서 사용되는 "클러스터(cluster) 도구"와 관계되는 CVD 반응로에서 수행된다. 클러스터 도구들은 서로 묶여진(grouped) 반응로들을 포함하고, 그로인해 다중 증착, 식각, 또는 다른 공정들도 공정들 간 대기 중에 기판들을 토출시키지 않으면서 순차적으로 실시될 수 있다. 상기 CVD 반응로들은 종종 다중(예를 들면 여섯개) 기판 적재(mounting) 위치들을 가진다. 기판은 증착 동안 상이한 위치들로 순차적으로 이동하며, 그로인해 상기 증착의 일부는 상기 반응로의 상기 적재 위치 각각에서 상기 기판 상에 나타난다. 예를 들어서, 기판은 상기 증착의 1/6이 수행된 후 상기 반응로의 제 1기판 위치로 적재될 수 있다. 그 다음, 상기 기판은 제 2기판 위치로 이동하며, 그 동안 제 2 기판은 상기 반응로로 옮겨지고 상기 제 1위치에 적재(loaded)된다. 증착의 다른 1/6가 수행되고, 상기 두 기판들 인접 위치들로 이동하고 제 3기판이 상기 반응로에 들어오는 식으로 공정이 진행된다. 이러한 형태의 시스템은 반응로-위치 종속적인 임의 공정 변화들을 평균화 하는 것으로 상기 기판 전체에 증착된 층의 평탄도를 개선하도록 설계되며, 다중 기판들에 대한 증착 순서들을 겹치도록 하는 것으로 산출량은 부가적으로 증가한다.In one embodiment, the deposition and plasma treatment of the silane-based oxides referred to herein is performed in a CVD reactor typically associated with a "cluster tool" used in the semiconductor industry. Cluster tools include grouped reactors, whereby multiple deposition, etching, or other processes can also be performed sequentially without discharging substrates into the atmosphere between processes. The CVD reactors often have multiple (eg six) substrate mounting positions. The substrates are sequentially moved to different positions during deposition, whereby a portion of the deposition appears on the substrate at each of the loading positions of the reactor. For example, the substrate may be loaded to the first substrate position of the reactor after 1/6 of the deposition is performed. Then, the substrate is moved to the second substrate position, during which the second substrate is transferred to the reactor and loaded at the first position. Another 1/6 of the deposition is performed and the process proceeds by moving to the adjacent positions of the two substrates and entering a third substrate into the reactor. This type of system is designed to improve the flatness of the deposited layer across the substrate by averaging any process-position dependent process changes, and yielding additional yields by overlapping deposition orders for multiple substrates. To increase.

플라즈마 처리가 수행되는 여기에 설명된 상기 방법의 실시예에서, 이러한 순서는 수정되는 것이 바람직하며, 그로인해 상기 옥사이드층 증착은 상기 기판 적재 위치들 중 하나를 제외한 모든 것 사이에 분리되고, 상기 플라즈마 처리는 상기마지막으로 적재된 위치의 기판에서 수행된다. 예를 들어서, 상기 묘사한 바와 같은 6개의 적재 위치들을 가지는 반응로를 이용하여, 상기 옥사이드층은 기판 적재 위치 1에서 5를 이용하여 증착될 수 있지만, 상기 플라즈마 처리는 적재위치 6의 기판에만 수행될 수 있다. 이러한 방식에서, 상기 플라즈마 처리는 상기 기판을 외부 공기에 노출시키지 않고서 후속 옥사이드 증착 후에 실시될 수 있다. 외부 공기는 특정 불순물과/또는 원하지 않는 산화를 유발할 수 있기 때문에 이러한 방법이 요구된다.In an embodiment of the method described herein where a plasma treatment is performed, this order is preferably modified, such that the oxide layer deposition is separated between all but one of the substrate loading positions, and the plasma The processing is performed on the substrate at the last loaded position. For example, using a reactor with six loading positions as depicted above, the oxide layer can be deposited using substrate loading positions 1 to 5, but the plasma treatment is performed only on the substrate at loading position 6. Can be. In this manner, the plasma treatment can be performed after subsequent oxide deposition without exposing the substrate to outside air. This method is required because ambient air can cause certain impurities and / or unwanted oxidation.

상기 묘사한 CVD 증착 시스템은 전형적으로 각 기판 적재 위치 상부에 위치되는 "샤워 헤드(showerhead)"를 더 포함한다. 상기 샤워 헤드는 전형적으로 증착 동안 상기 기판 상부 영역으로 반응 가스들을 공급하도록 배열된 구멍들을 포함한다. 상기 샤워 헤드 구조는 플라즈마-개선된 공정들을 위한 글로우(glow) 방전을 생성하기위해 무선 주파수(radio frequency) 전압이 가해지는 금속 표면도 포함한다. 플라즈마-개선된 증착의 경우에서, 상기 시스템은 전형적으로, 전형적으로 약 13.56MHz의 주파수를 가지는 고주파(HF) RF 전압이 상기 샤워 헤드에 가해지도록 구성된다. 만일 이러한 종류의 증착 시스템에서 수행된다면, 이러한 RF 연결 구성은 상기 PECVD 옥사이드 증착 및 여기에서 설명되는 N2O 플라즈마 처리 모두에 사용된다. 만일 전형적으로 약 1MHz 이하의 주파수를 가지는 저주파(LF) RF 전압이 사용된다면, 이는 전형적으로 상기 반응로의 금속 기판 적재 표면에 가해진다. 여기서 설명되는 상기 증착 및 플라즈마 처리 공정은 HF 전력만을 사용하는 것이 바람직하다. 이러한 종류의 CVD 시스템이 여기서 설명되는 상기 플라즈마 처리에 사용되는 경우, 상기 플라즈마 처리를 위한 상기 HF 전력은 약 500와트에서 약 1100와트의 영역일 수 있고, 상기 플라즈마 처리에 사용되는 상기 N2O 유량비는 분당 약 500 평방 센치미터(sccm)에서 약 2000 sccm일 수 있다.The CVD deposition system described above typically further includes a "showerhead" located above each substrate loading position. The shower head typically includes holes arranged to supply reactant gases to the upper region of the substrate during deposition. The shower head structure also includes a metal surface to which a radio frequency voltage is applied to produce a glow discharge for plasma-enhanced processes. In the case of plasma-enhanced deposition, the system is typically configured to apply a high frequency (HF) RF voltage to the shower head, typically having a frequency of about 13.56 MHz. If performed in this kind of deposition system, this RF connection configuration is used for both the PECVD oxide deposition and the N 2 O plasma treatment described herein. If a low frequency (LF) RF voltage is used, which typically has a frequency below about 1 MHz, this is typically applied to the metal substrate loading surface of the reactor. The deposition and plasma treatment processes described herein preferably use only HF power. When this kind of CVD system is used in the plasma treatment described herein, the HF power for the plasma treatment may range from about 500 watts to about 1100 watts, and the N 2 O flow rate ratio used in the plasma treatment Can be from about 500 square centimeters per minute (sccm) to about 2000 sccm.

도면에서, 도 2는 반도체 기판(20) 상에 배열된 게이트 도체(24) 및 게이트 유전체(22)를 포함하는 트랜지스터의 부분적 단면을 예시한다. 윤전체 스페이서(spacer)들(26)은 게이트 도체(24)에 인접하여 형성된다. 소스 및 드레인 영역들(26)은 게이트 도체(24)에 대해 자기-정렬되는 저농도-도프된 불순물 분포와 스페이서(26)의 측표면에 대해 자기-정렬되는 고농도-도프된 불순물 분포를 이용하여 형성된다. 소스 및 드레인 영역들(28)의 형성에 이어서, 상기 소스 및 드레인영역들(28)과 게이트 도체(24)의 상부 표면 상에 실리사이드(30)들을 형성하기위해 당 업계에 공지된 방식의 살리사이드(salicide) 공정이 실시될 수 있다. 스페이서들(26)의 형성은 채널의 드레인 종단에서 발생하는 최대 전계가 낮아지도록 상기 스페이서들 하부에 저농도-도프된 영역들을 형성할 수 있도록 한다는 것을 포함하는 여러가지 이점들을 얻을 수 있다. 이러한 낮아진 전계는 상기 드레인/기판 접합부에서의 아발란치 붕괴(avalanche break-down)와 같은 핫-캐리어(hot-carrier) 효과들의 악영향을 감소시킬 수 있고, 캐리어들이 상기 게이트 유전체로 주입되는 것을 방지할 수 있다. 스페이서(26)는 상기 소스/드레인과 게이트 영역 간의 절연을 제공함으로써 살리사이드 공정이 실시될 수 있도록 하는 효과가 있다.In the drawings, FIG. 2 illustrates a partial cross section of a transistor including a gate conductor 24 and a gate dielectric 22 arranged on a semiconductor substrate 20. Dielectric spacers 26 are formed adjacent to the gate conductor 24. Source and drain regions 26 are formed using a low concentration-doped impurity distribution that is self-aligned with respect to gate conductor 24 and a high concentration-doped impurity distribution that is self-aligned with respect to the side surface of spacer 26. do. Following formation of the source and drain regions 28, salicide in a manner known in the art to form silicides 30 on the top surface of the source and drain regions 28 and the gate conductor 24. A salicide process can be carried out. Formation of spacers 26 may yield several advantages, including allowing the formation of lightly-doped regions underneath the spacers such that the maximum field occurring at the drain end of the channel is lowered. This lowered field can reduce the adverse effects of hot-carrier effects, such as avalanche break-down at the drain / substrate junction, and prevent carriers from being injected into the gate dielectric. can do. Spacer 26 has the effect of allowing the salicide process to be carried out by providing insulation between the source / drain and gate regions.

중간층 유전체(32)는 후속적으로 기판(20) 상에 증착된 후 평탄화 된다. 상기 평탄화는 예를 들어 화학적-기계적 연마 또는 에치백(etchback) 기법을 이용하여 실시된다. 개구부(opening)들은 상기 소스 및 드레인 영역들(28)과 게이트 도체(24)를 연결하기위해 상기 유전체에 형성된다. 상기 개구부들은 도체 물질(34)로 채워진다. 예를 들어서, 텅스텐 플러그(plug) 공정은 접착층이 상기 개구부 라인(line)에 증착된 후 텅스텐이 상기 개구부를 채우기위해 증착된다. 상기 소스, 드레인, 그리고 게이트가 상기 회로의 다른 영역과 연결되도록 상호연결부를 형성하기 위하여 금속층(36)이 증착된다. TiN과 같은 ARC층(36)은 금속층(36) 상에 증착된다. 상기 논의된 바와 같이, ARC는 전형적으로 상기 겹쳐진 포토레지스트의 전상파 형성을 방지하기 위해서 금속을 패터닝하는 경우 필요하다.The interlayer dielectric 32 is subsequently deposited on the substrate 20 and then planarized. The planarization is carried out using, for example, chemical-mechanical polishing or etchback techniques. Openings are formed in the dielectric to connect the source and drain regions 28 and the gate conductor 24. The openings are filled with conductor material 34. For example, a tungsten plug process involves tungsten being deposited to fill the opening after an adhesive layer is deposited on the opening line. A metal layer 36 is deposited to form interconnects such that the source, drain, and gate are connected to other regions of the circuit. An ARC layer 36, such as TiN, is deposited on the metal layer 36. As discussed above, ARC is typically required when patterning metal to prevent total wave formation of the overlaid photoresist.

반도체 기판(20)은 단결정 실리콘인 것이 바람직하며, n형 또는 p형 중 하나로 도프된다. 좀더 구체적으로, 기판(20)은 단결정 실리콘 기판 상에 증착된 애피텍셜(epitaxial) 실리콘층, 또는 단결정 실리콘 기판에 형성된 n형 또는 p형 웰(well) 영역일 수 있다. 비록 도시되지는 않았지만, 유전체 격리 영역들은 인접 트랜지스터들로부터 분리되는 기판(20) 상에 형성된다. 이러한 격리 영역이 형성되는 한 방법은 증착된 유전체로 실질적으로 채워진 트랜치들의 형성이지만, 트랜지스터들이 형성된 활성 영역을 마스크하기 위해 실리콘 니트라이드를 사용하여 상기 기판을 국부적으로 산화하는 다른 방법도 있다. 게이트 유전체(22)는 실리콘 다이옥사이드를 성장시키기 위해 옥시다이징(oxidizing) 분위기에서 약 700℃ 이상의 온도로 기판(20)을 가열하는 것으로 성장시키는 것이 바람직하다. 그러나, 실리콘 니트라이드, 니트라이드 실리콘 옥사이드, 실리콘 옥시니트라이드, 그리고 증착된 실리콘 다이옥사이드와 같은 다른 게이트 유전체들도 사용될 수 있다. 게이트 도체(24)는 예를 들어, 실란 소스로부터 실리콘의 화학 기상 증착(CVD)을 이용하여 증착되는 폴리실리콘층으로부터 패턴된 폴리실리콘 게이트 도체인 것이 바람직하다. 만일 낮은 기판 온도들이 사용된다면, 이러한 CVD 공정은 특히 비정질 실리콘층의 대안적인 결과를 가져올 수 있다. 비정질 실리콘층은 또한 게이트 도체(24)를 형성하기위해 패턴될 수 있으며, 후속 공정(예를 들어 소스 및 드레인 영역들을 형성하는데 필요한 공정들)을 견딜 수 있는 다른 물질들 역시 사용될 수 있다.The semiconductor substrate 20 is preferably single crystal silicon and is doped with either n-type or p-type. More specifically, the substrate 20 may be an epitaxial silicon layer deposited on the single crystal silicon substrate, or an n-type or p-type well region formed on the single crystal silicon substrate. Although not shown, dielectric isolation regions are formed on the substrate 20 that are separated from adjacent transistors. One way in which such isolation regions are formed is the formation of trenches substantially filled with the deposited dielectric, but there is another method of locally oxidizing the substrate using silicon nitride to mask the active region where the transistors are formed. The gate dielectric 22 is preferably grown by heating the substrate 20 to a temperature of about 700 [deg.] C. or more in an oxidizing atmosphere to grow silicon dioxide. However, other gate dielectrics such as silicon nitride, nitride silicon oxide, silicon oxynitride, and deposited silicon dioxide may also be used. The gate conductor 24 is preferably a polysilicon gate conductor patterned from a polysilicon layer deposited using, for example, chemical vapor deposition (CVD) of silicon from a silane source. If low substrate temperatures are used, this CVD process can result in alternative results, in particular of amorphous silicon layers. The amorphous silicon layer can also be patterned to form the gate conductor 24, and other materials that can withstand subsequent processes (e.g., processes required to form the source and drain regions) can also be used.

소스 및 드레인 영역들(28)을 형성하는 불순물 분포들은 이온 주입을 이용하여 실시되는 것이 바람직하며, 이는 기판(20)과는 반대되는 종류의 것이다. n-채널 트랜지스터의 경우, 기판(20)은 p형이고 소스 및 드레인 영역들(28)은 n형이다. 전형적인 n형 불순물들은 아세닉(arsenic)과 포스포로스(phosphorus)를 포함하며, 보론(boron)은 전형적인 p형 불순물이다. 만일 소스 및 드레인 영역들(28)에 이온이 주입된다면, 상기 불순물들을 활성화 하고 상기 기판(20)의 손상을 복구하기위해 후속 열처리(anneal) 된다. 스페이서(26)들은 전형적으로 실리콘 다이옥사이드이며 등각의 실리콘 다이옥사이드층의 CVD와 스페이서들을 형성하기위한 상기 층의 이방성 식각으로 형성된다. 스페이서(26)들은 또한 실리콘 니트라이드 또는 실리콘 옥시니트라이드와 같은 다른 유전체들로부터 형성될 수 있다. 실리사이드(30)들은 전형적으로 티타늄 실리사이드 또는 코발트 실리사이드이지만, 예를 들어 티타늄, 텅스텐, 몰리브덴, 그리고 플래티넘을 포함하는 다른 금속들을 이용하여 형성될 수 있다.Impurity distributions that form the source and drain regions 28 are preferably implemented using ion implantation, which is of the opposite type to the substrate 20. In the case of an n-channel transistor, the substrate 20 is p-type and the source and drain regions 28 are n-type. Typical n-type impurities include arsenic and phosphorus, and boron is a typical p-type impurity. If ions are implanted in the source and drain regions 28, they are subsequently annealed to activate the impurities and repair damage to the substrate 20. Spacers 26 are typically silicon dioxide and are formed by CVD of a conformal silicon dioxide layer and anisotropic etching of the layer to form spacers. Spacers 26 may also be formed from other dielectrics such as silicon nitride or silicon oxynitride. Silicides 30 are typically titanium silicide or cobalt silicide, but may be formed using other metals including, for example, titanium, tungsten, molybdenum, and platinum.

중간층 유전체(32)는 전형적으로 CVD로 형성되는 옥사이드층이지만, 상이한 유전체로 형성될 수 있다. 유전체(32)는 실란-기반 CVD를 이용하거나 TEOS의 분해를 통해 대안적으로 형성될 수 있다. 증착은 약 200℃에서 500℃ 사이의 온도에서 PECVD를 이용하여 수행되는 것이 바람직하지만, 낮은 압력 CVD(LPCVD)와 대기압 CVD(APCVD)와 같은 다른 방법들 역시 사용될 수 있다. 또한, 유전체(32)는 상기 유전체의 잉여부분에 상이한 조합을 가지는 식각-방지층을 포함할 수 있다. 도체 물질(34)은 상기 언급한 바와 같이 텅스텐 플러그들로 구성되거나 상이한 금속 또는 도프된 폴리실리콘과 같은 다른 도체일 수 있다. 또한, 도체 물질(34)은 접착층들과/또는 확산 방지층들을 포함할 수 있다. 금속층(36)은 전형적으로 알루미늄 또는 알루미늄 합금이지만, 구리 또는 상호 연결부들에 사용되는 다른 물질들로 형성될수 있다. 도체 물질(34)에 관해서, 금속층(36) 역시 접착층들과/또는 확산 방지층들을 포함할 수 있다. 도 2에 도시한 경우에서, 기판(20) 상의 제 1상호연결부를 이루는 금속층(36)의 경우, 층(36)의 두께는 약 0.6미크론에서 약 1.8미크론 사이의 영역들이다. 여기서 설명된 방법은 더 높은 수준(higher-level)의 상호연결부에서 실시될 수도 있다. 상위 상호연결부 수준들에서, 금속층 두께들은 전형적으로 약 0.8미크론에서 2.0미크론 사이이다. ARC층(38)은 TiN인 것이 바람직하며, 이는 반도체 공정에서 좋은 특성을 가진 물질이다. TiN은 일반적으로 ARC층들 뿐만 아니라 접착 및 확산 방지층들로도 사용된다. TiN으로 형성하는 경우, ARC층(38)은 약 60nm에서 약 140nm 사이의 두께를 가질 수 있다.Interlayer dielectric 32 is typically an oxide layer formed by CVD, but may be formed of a different dielectric. Dielectric 32 may alternatively be formed using silane-based CVD or through decomposition of TEOS. Deposition is preferably performed using PECVD at temperatures between about 200 ° C. and 500 ° C., but other methods such as low pressure CVD (LPCVD) and atmospheric pressure CVD (APCVD) may also be used. In addition, dielectric 32 may include an etch-preventing layer having different combinations in the excess portion of the dielectric. Conductor material 34 may consist of tungsten plugs as mentioned above or may be another conductor, such as a different metal or doped polysilicon. In addition, the conductor material 34 may include adhesive layers and / or diffusion barrier layers. Metal layer 36 is typically aluminum or an aluminum alloy, but may be formed of copper or other materials used for interconnects. As for the conductor material 34, the metal layer 36 may also include adhesive layers and / or diffusion barrier layers. In the case shown in FIG. 2, for the metal layer 36 that makes up the first interconnect on the substrate 20, the thickness of the layer 36 is between about 0.6 microns and about 1.8 microns. The method described herein may be practiced at higher-level interconnects. At higher interconnect levels, metal layer thicknesses are typically between about 0.8 microns and 2.0 microns. The ARC layer 38 is preferably TiN, which is a material having good properties in the semiconductor process. TiN is generally used as ARC layers as well as adhesion and diffusion barrier layers. When formed of TiN, the ARC layer 38 may have a thickness between about 60 nm and about 140 nm.

상기 구조 하부 금속(36)은 여기서 언급되는 방법의 이용을 변경하지 않는 몇가지 방식들에서 도 2의 것과는 상이하다. 도 2에 도시된 상기 트랜지스터는 상이한 방식으로 형성될 수 있다. 예를 들어서, 스페이서들(26)과 실리사이드들(30)은 생략될 수 있다. 여기서 언급되는 방법은 바이폴라 회로에도 적용될 수 있으므로 바이폴라 트랜지스터는 도 2에 도시되는 금속-옥사이드-반도체(MOS) 전계 효과 트랜지스터와는 다르게 금속(36)의 하부에 놓인다. 대안적으로, 상기 방법은 상호연결부를 형성하는 것에 비해 상이한 목적에 따라 금속층의 패터닝에 적용할 수 있으며, 이러한 경우 트랜지스터들은 기판(20) 상에 형성되지 않을 수 있다. 이러한 경우의 예제는 MEMS 디바이스들의 형성에 대한 반도체 기판 상부 금속 구조들의 형성일 수 있다. MOS 회로들에서 사용될 수 있는데, 상기 구조 하부 금속(structure underlying metal)(36)은 상이하므로 상호연결부의 부가적인 층들이 그 내부에 포함될 수 있다. 국부적 상호연결부 또는 전역 상호연결층들 중 하나는 금속층(36) 하부에 형성될 수있다.The structural bottom metal 36 differs from that of FIG. 2 in several ways that do not alter the use of the method mentioned herein. The transistor shown in FIG. 2 can be formed in different ways. For example, spacers 26 and silicides 30 may be omitted. The method referred to here can also be applied to bipolar circuits so that the bipolar transistors are placed underneath the metal 36, unlike the metal-oxide-semiconductor (MOS) field effect transistors shown in FIG. Alternatively, the method may be applied to the patterning of the metal layer for different purposes as compared to forming interconnects, in which case the transistors may not be formed on the substrate 20. An example of such a case may be the formation of semiconductor substrate over metal structures for the formation of MEMS devices. It can be used in MOS circuits, where the structure underlying metal 36 is different so additional layers of interconnects can be included therein. One of the local interconnects or the global interconnect layers may be formed under the metal layer 36.

도 3에서 도시된 바와 같이, 옥사이드(40)는 ARC층(38) 상부에 순차적으로 증착된다. 옥사이드(40)는 실란-기반 공정을 이용하여 증착된다. 실란은 CVD 반응기에서 옥시증-함유 가스와 반응한다. 상기 옥시즌-함유 가스는 O2인 것이 바람직하지만, N2O와 같은 다른 가스들 역시 사용될 수 있다. 상기 옥사이드는 약 400℃의 온도를 가지는 기판에 PECVD를 이용하여 증착되는 것이 바람직하다. PECVD 증착은 약 200℃에서 약 500℃의 온도 영역에서도 실시될 수 있다. 이러한 낮은 증착 온도들은 알루미늄이나 구리와 같은 낮은 융점의 금속(36)이 필요하다. 만일 텅스텐과 같은 높은 온도의 금속이 금속(36) 및 다른 하부 금속층들에 사용된다면, LPCVD와 같은 높은 텅스텐 증착 방법들이 사용될 수 있다. 옥사이드(40)는 약 30nm 두께 이하인 것이 바람직하다.As shown in FIG. 3, oxide 40 is sequentially deposited over ARC layer 38. Oxide 40 is deposited using a silane-based process. The silane reacts with the oxygen-containing gas in the CVD reactor. The oxygen-containing gas is preferably O 2 , but other gases such as N 2 O may also be used. The oxide is preferably deposited using PECVD on a substrate having a temperature of about 400 ° C. PECVD deposition may be carried out in a temperature range of about 200 ° C to about 500 ° C. These low deposition temperatures require a low melting metal 36 such as aluminum or copper. If a high temperature metal such as tungsten is used for the metal 36 and other lower metal layers, high tungsten deposition methods such as LPCVD can be used. The oxide 40 is preferably about 30 nm thick or less.

여기서 설명된 방법의 일 실시예에서, 옥사이드(40)는 아르곤이나 헬륨과 같은 니트로겐-없는 실란 담체 가스를 이용하여 증착된다. 이는 실질적으로 니트로겐을 증착된 옥사이드층들로 부터 제거한다고 여겨지며, 니트로겐 담체 가스가 사용되는 경우 이것이 관찰되는 UV5 포토레지스트 풋팅의 소스라고 여겨진다. 상기 옥사이드층의 다음 설명에서, DUV 포토레지스트층은 도 5에 도시된 바와 같이 적용되고 패턴될 수 있고, 다음에 더 설명된다.In one embodiment of the method described herein, oxide 40 is deposited using a nitrogen-free silane carrier gas such as argon or helium. This is believed to substantially remove the nitrogen from the deposited oxide layers, and if a nitrogen carrier gas is used it is believed to be the source of the UV5 photoresist putting that is observed. In the following description of the oxide layer, the DUV photoresist layer may be applied and patterned as shown in FIG. 5, and further described below.

상기 방법의 대안적 실시예에서, 옥사이드(40)는 니트로겐 담체 가스를 이용하여 증착되고, 도 4에 도시된 바와 같이 상기 옥사이드층(40)에 후속적으로 플라즈마 처리(2)가 실시된다. 플라즈마 처리(2)는 기판(20)을 N2O 플라즈마에 약 2분 이하동안 노출시키는 것으로 실시된다. 플라즈마 처리 동안, 상기 기판의 온도는 약 400℃인 것이 바람직하지만, 약 380℃에서 약 430℃ 사이의 영역일 수 있다. 옥사이드(40)는 증착될 수 있고, 플라즈마 처리(2)는 노벨루스 컨셉트 II(Novellus Concept II) 증착 반응로와 같이 다수의 기판 적재 장소들을 가지는 증착 반응로에서 수행될 수 있다. 이러한 경우, 플라즈마 처리(2)를 위한 상기 플라즈마 압력은 약 240 Pa에서 약 425 Pa 사이로 사용되며, 상기 N2O 유량비는 500sccm에서 2000sccm 사이이다. 이러한 실시예는 약 500와트에서 약 1100와트 사이의 HF RF 전력을 더 적용할 수 있다. 비록 LF 전력이 여기서 설명되는 상기 방법의 실시예에서 플라즈마 처리(2)를 위해 필요하지는 않지만, LF 전력은 상기 방법의 이용을 변화시키지 않으면서 포함될 수 있다. 또한, 비록 플라즈마 처리(2)가 옥사이드(40)의 증착을 위해 사용되는 니트로겐-없는 담체 가스에 관한 실시예에서 필수적이지는 않지만, 상기 플라즈마 처리는 이러한 경우 옥사이드(40)의 성능에 영향을 주지 않으면서 적용될 수 있다.In an alternative embodiment of the method, the oxide 40 is deposited using a nitrogen carrier gas, and the plasma layer 2 is subsequently subjected to the oxide layer 40 as shown in FIG. The plasma treatment 2 is carried out by exposing the substrate 20 to N 2 O plasma for about 2 minutes or less. During the plasma treatment, the temperature of the substrate is preferably about 400 ° C., but may be an area between about 380 ° C. and about 430 ° C. Oxide 40 may be deposited, and plasma treatment 2 may be performed in a deposition reactor having multiple substrate loading sites, such as a Novellus Concept II deposition reactor. In this case, the plasma pressure for the plasma treatment 2 is used between about 240 Pa and about 425 Pa, and the N 2 O flow rate ratio is between 500 sccm and 2000 sccm. Such embodiments may further apply HF RF power between about 500 watts and about 1100 watts. Although LF power is not needed for plasma processing 2 in the embodiment of the method described herein, LF power may be included without changing the use of the method. Furthermore, although plasma treatment 2 is not essential in the embodiment of the nitrogen-free carrier gas used for the deposition of oxide 40, the plasma treatment affects the performance of oxide 40 in this case. Can be applied without giving.

도 5에서, DUV 포토레지스트층(42)은 순차적으로 옥사이드(40) 상에 증착된다. DUV 포토레지스트들은 약 300nm 이하의 짧은 파장을 가지는 광선에 노출시키면 반응한다. 포토레지스트층(42)은 쉬플레이(Shipley) UV5 포토레지스트로부터 형성되는 것이 바람직하다. 포토레지스트층(42)은 순차적으로 마스크를 통해 노광되고현상되며, 그로인해 도 6에 도시되는 바와 같은 형상들이 형성된다. 포토레지스트 형상들(44)은 도 1의 포토레지스트 형상(16)과 같은 풋팅이 생기지 않는다. 상기 풋팅의 결여는 상기 포토레지스트와 옥사이드(40)의 내부 또는 표면의 니트로겐과의 모든 반응들을 실질적으로 제거한 결과라 여겨진다. 상기 설명된 실시예에서, 옥사이드(40)는 니트로겐-없는 담체 가스를 이용하여 증착되며, 니트로겐의 부족은 상기 포토레지스트와 니트로겐과의 모든 반응을 방지한다고 여겨진다. 상기 설명된 실시예에서, 니트로겐 담체 가스를 이용한 옥사이드(40)의 증착은 플라즈마 처리(2)에 의해 유도되며, 상기 옥사이드 표면에 존재하는 모든 니크로겐은 상기 포토레지스트와의 반응이 방지된다. 그로인해 상기 노광 마스크의 패턴 치수들은 형상(44)들 처럼 줄어들고, 후속적으로 식각 공정을 통해 금속(36)으로 전달될 수 있다.In FIG. 5, the DUV photoresist layer 42 is sequentially deposited on the oxide 40. DUV photoresists react when exposed to light having a short wavelength of about 300 nm or less. The photoresist layer 42 is preferably formed from a Shipley UV5 photoresist. The photoresist layer 42 is sequentially exposed and developed through a mask, whereby shapes as shown in FIG. 6 are formed. The photoresist shapes 44 do not produce the same footing as the photoresist shape 16 of FIG. 1. The lack of putting is believed to be the result of substantially eliminating all reactions of the photoresist with nitrogen inside or on the surface of oxide 40. In the embodiment described above, oxide 40 is deposited using a nitrogen-free carrier gas, and the lack of nitrogen is believed to prevent all reactions of the photoresist with nitrogen. In the embodiment described above, the deposition of oxide 40 with the nitrogen carrier gas is induced by plasma treatment 2, and all the nitrogen present on the oxide surface is prevented from reacting with the photoresist. As such, the pattern dimensions of the exposure mask may be reduced like shapes 44 and subsequently transferred to metal 36 through an etching process.

도 7에서, 예시적인 증착 반응로(46)의 부분적 단면의 상면도가 도시된다. 도 7에 도시되는 반도체 업계에서 사용하는 증착 반응로는 예를 들어서 노벨루스에서 생산된 것이다. 기판 적재 표면(48)은 다중 기판또는 웨이퍼 적재 위치들(본 경우는 6개)을 포함한다. 상기 점선 회살표들은 증착을 위해 상기 반응로에 들어오는 기판이 따르는 경로를 도시한다. 증착되는 층의 제 1부분은 제 1증착 위치(50)에서 형성된다. 그 다음, 상기 기판은 상기 층의 제 2부분 증착을 위해 제 2 적재 위치로 이동된다. 상기 증착 공정은 전현적으로 6번째 적재 위치(56)에서 상기 기판이 증착되는 제 6부분이 될때 까지 각 적재 위치들을 연속적으로 이동하고, 상기 기판은 그 다음 상기 증착 반응로 외부로 이동된다. 여기서 설명되는 본 발명의 실시예에서, 선-증착 플라즈마 처리가 사용되고, 이 공정은 약간 변경된다. 도 3에 도시된 바와 같은 옥사이드(40)의 증착은 상기 기판 적재 위치들 중 하나를 제외한 모든 것 사이에 분리된다. 그러므로, 도 7의 상기 반응로에서, 상기 옥사이드 증착은 제 1위치(50)에서 시작하여 제 5위치(54)에서 끝난다. 그 다음, 상기 나머지 기판 적재 위치(도 7의 반응로에서, 여섯번째 위치)는 도 4에 도시된 바와 같이 N2O 플라즈마 처리에 사용된다. 플라즈마 처리(2)의 완료 후, 상기 기판은 포토레지트 응용을 위해 반응로(46)에서 제거된다.In FIG. 7, a top view of a partial cross section of an exemplary deposition reactor 46 is shown. The deposition reactor used in the semiconductor industry shown in FIG. 7 is produced by, for example, Novellus. The substrate loading surface 48 includes multiple substrate or wafer loading locations (in this case six). The dotted dashed lines show the path followed by the substrate entering the reactor for deposition. The first portion of the layer to be deposited is formed at the first deposition location 50. The substrate is then moved to a second loading position for depositing a second portion of the layer. The deposition process typically moves each of the loading positions sequentially until the sixth portion of the substrate is deposited at the sixth loading position 56, and the substrate is then moved out of the deposition reaction. In the embodiment of the invention described herein, pre-deposition plasma treatment is used, which process is slightly modified. The deposition of oxide 40 as shown in FIG. 3 is separated between all but one of the substrate loading positions. Therefore, in the reactor of FIG. 7, the oxide deposition begins at the first location 50 and ends at the fifth location 54. The remaining substrate loading position (in the reactor of FIG. 7, the sixth position) is then used for N 2 O plasma treatment as shown in FIG. 4. After completion of the plasma treatment 2, the substrate is removed from the reactor 46 for photoresist applications.

비록 반응로(46)에서 움직이는 상기 순서가 하나의 기판에 대해서 설명되었지만, 도 7에 예시된 상기 증착 시스템의 전형적인 동작 동안에는, 새로운 기판이 제 1적재 위치(50) 상으로 이동되고 완결된 기판은 각 부분의 증착 후 상기 반응로로 부터 제거된다. 다시 말하면, 6개의 기판들이 동시에 증착과정을 겪을 수 있으며, 상기 반응로의 한 부분 내의 각 기판은 전체 증착 총량의 한 부분이 증착된다. 또는 플라즈마 처리를 포함하는 이러한 경우의 실시예에서, 5개의 기판들은 동시에 증착될 수 있으며, 동시에, 한 기판은 플라즈마 처리가 수행될 수 있다. 도 7에 도시되지 않은 전형적인 반응로의 부분들은 기판 이동 메커니즘, 기판 가열기, 반응 가스들의 이동을 위한 배관, 플라즈마 생성을 위한 전극들, 그리고 하나 이상의 펌프들을 포함한다. 비록 6개 기판 적재 위치들은 도 7의 반응로에 도시되지만, 상이한 수의 위치들도 사용될 수 있다.Although the order of movement in the reactor 46 has been described with respect to one substrate, during typical operation of the deposition system illustrated in FIG. 7, a new substrate is moved onto the first loading position 50 and the finished substrate is After the deposition of each part, it is removed from the reactor. In other words, six substrates may be subjected to deposition simultaneously, with each substrate in one portion of the reactor being deposited on one portion of the total deposition. Or in this case embodiment involving plasma treatment, five substrates may be deposited simultaneously, and at the same time, one substrate may be plasma treated. Portions of a typical reactor not shown in FIG. 7 include a substrate transfer mechanism, a substrate heater, piping for the movement of reaction gases, electrodes for plasma generation, and one or more pumps. Although six substrate loading positions are shown in the reactor of FIG. 7, different numbers of positions may be used.

도 8에서, 도 7의 반응로(46)와 같은 증착 반응로의 기판 적재 위치에서 가스 전송과 RF 연결 배치를 예시하는 단면도가 도시된다. 기판(58)은 적재 표면(48)의 기판 적재 위치에 적재되며, 이 부분은 도 8에 도시된다. 샤워 헤드(60)는 기판(58) 상에 위치되고, 반응 가스들(62)은 기판(58)의 인접부로 전달될 수 있다. 가스 라인들(64)은 반응 가스들을 도포를 위해 샤워 헤드(60)로 전달하고, 전형적으로 구멍들의 배열을 통해 도포된다. HF RF 전압은 전형적으로 샤워 헤드(60)의 금속 부분과 연결되며, 외부에서 상기 반응로의 벽으로 연결된 HF 생성기(66)를 이용한다. 상기 HF 전압은 전형적으로 전기 정합(matching) 네트워크를 동해 연결된다. LF 전압이 사용되는 경우, 전형적으로 금속 기판 적재 표면(48)과 연결된다. 상기 노벨루스 컨셉트 2와 같은 반응로를 이용하는 여기에 설명되는 방법의 실시예에서, LF 전력은 실란-기반 옥사이드 증착 또는 상기 N2O 플라즈마 처리가 필요하지 않다.In FIG. 8, a cross-sectional view illustrating a gas transfer and RF connection arrangement at a substrate loading position of a deposition reactor such as reactor 46 of FIG. 7 is shown. The substrate 58 is loaded at the substrate loading position of the loading surface 48, which portion is shown in FIG. 8. The shower head 60 may be located on the substrate 58, and the reaction gases 62 may be delivered to the vicinity of the substrate 58. Gas lines 64 deliver reactant gases to shower head 60 for application and are typically applied through an array of holes. The HF RF voltage is typically connected to the metal portion of the shower head 60 and uses an HF generator 66 externally connected to the wall of the reactor. The HF voltage is typically connected via an electrical matching network. If an LF voltage is used, it is typically connected with the metal substrate loading surface 48. In an embodiment of the method described herein using a reactor such as Novellus Concept 2, LF power does not require silane-based oxide deposition or the N 2 O plasma treatment.

도 7 및 8에 도시되는 바와 같은 장비를 이용하는 여기에 설명된 방법을 수행하는 순서는 도 9의 흐름도로 주어진다. 여기서, 도 8 및 8에 도시되는 상기 장비의 부분들에 대한 참조 번호를 이용하면서 상기 흐름도의 순서가 설명된다. 기판(58) 상에 ARC 옥사이드 박막을 형성하기위해 여기에 설명되는 상기 순서를 실시하기 위해서, 상기 기판은 증착 반응로(46)의 제 1기판 증착 위치(50)로 적재된다. 상기 실란에 대해 니트로겐 담체 가스를 사용할 지 하지 않을 지에 따라서 상기옥사이드 증착에 사용되는 적재 위치들의 수가 결정된다. 만일 니트로겐 담체 가스를 사용하면, 옥사이드 증착 후 상기 반응로에서 플라즈마 처리가 수행된다. 그러므로, 상기 옥사이드에 5개의 부분들이 증착되는 이러한 경우에서, 도 7에 예시되는 바와 같이, 반응로(46)의 처음 5개 증착 위치들을 통해 상기 기판이 이동된다. 상기 옥사이드는 도 3에서 도시한 옥사이드(40)에 해당한다. 도 9의 흐름도에 설명되는 바와 같이, 상기 기판은 증착 온도로 가열되고, 반응 가스들(62)이 도임되기 전에 온도를 안정화 한다. 반응 가스들(62)은 실란과 O2가 바람직한, 옥시즌을 포함하는 화학물질을 포함한다. 상기 옥사이드층의 PECVD 증착을 위해서, HF 전압이 전형적으로 샤워 헤드(60)과 같은 각 적재 위치의 해당 샤워 헤드에 인가된다. 이러한 공정은 상기 증착의 각 부분에서 반복된다.The order of performing the method described herein using the equipment as shown in FIGS. 7 and 8 is given in the flowchart of FIG. 9. Here, the sequence of the flowchart is described using reference numerals for the parts of the equipment shown in FIGS. 8 and 8. In order to carry out the procedure described herein to form an ARC oxide thin film on a substrate 58, the substrate is loaded to the first substrate deposition position 50 of the deposition reactor 46. Whether or not to use a nitrogen carrier gas for the silane determines the number of loading positions used for the oxide deposition. If a nitrogen carrier gas is used, plasma treatment is performed in the reactor after oxide deposition. Therefore, in this case where five portions are deposited on the oxide, the substrate is moved through the first five deposition positions of reactor 46, as illustrated in FIG. The oxide corresponds to the oxide 40 shown in FIG. As illustrated in the flowchart of FIG. 9, the substrate is heated to a deposition temperature and stabilizes temperature before the reactant gases 62 are directed. Reaction gases 62 include a chemical comprising an oxide, with silane and O 2 being preferred. For PECVD deposition of the oxide layer, an HF voltage is typically applied to the corresponding shower head at each loading position, such as shower head 60. This process is repeated for each part of the deposition.

5번째 적재 위치(54)에서 상기 옥사이드의 마지막 부분이 증착된 후, 기판(58)은 N2O 플라즈마 처리를 위해 6번째 적재 위치(56)로 이동된다. 이러한 플라즈마 처리는 도 4에 예시된 플라즈마 처리(2)에 해당된다. 도 9의 흐름도에 도시된 바와 같이, 상기 기판은 플라즈마 처리 온도가 된다. 상기 노벨루스 컨셉트 2와 같은 반응로에서, 상기 플라즈마 처리 온도와 상기 옥사이드 증착 온도는 동일하다. 다른 기판들이 전형적으로 기판(58)이 플라즈마 처리되는 동안 증착되기 때문에, 상기 증착과 처리응 동일한 온도에서 실시된다. 상기 증착과 플라즈마 처리에 대해서 독립적인 기판 온도 제어부를 가지는 다른 장비의 경우, 이러한 공정은 상이한 기판 온도들에서 수행될 수 있다. HF 전압이 6번째 적재 위치(56)에 해당하는 상기 샤워 헤드에 공급되고, N2O는 하나 이상의 가스 라인들(64)을 통해 공급된다. 이러한 방식에서, 글로우 방전이 생성되고, 그로인해 반응 가스들(62)은 상기 N2O및 N2O 분자들로부터 형성되는 이온들과 라디컬(radical)들을 포함한다. 약 10초에서 약 2분의 시간동안 N2O 플라즈마에 노출 후, 기판(58)은 포토레지스트 응용을 위해 증착 반응로(46)로부터 제거된다.After the last portion of the oxide is deposited at the fifth loading position 54, the substrate 58 is moved to the sixth loading position 56 for N 2 O plasma treatment. This plasma treatment corresponds to the plasma treatment 2 illustrated in FIG. 4. As shown in the flowchart of FIG. 9, the substrate is at a plasma processing temperature. In the same reactor as the Novellus concept 2, the plasma treatment temperature and the oxide deposition temperature are the same. Since other substrates are typically deposited while the substrate 58 is plasma treated, the deposition and processing are carried out at the same temperature. For other equipment having substrate temperature controls independent of the deposition and plasma treatment, this process may be performed at different substrate temperatures. An HF voltage is supplied to the shower head corresponding to the sixth loading position 56 and N 2 O is supplied through one or more gas lines 64. In this way, a glow discharge is produced, whereby the reaction gases 62 contain radicals and ions formed from the N 2 O and N 2 O molecules. After exposure to N 2 O plasma for about 10 seconds to about 2 minutes, the substrate 58 is removed from the deposition reactor 46 for photoresist applications.

니트로겐-없는 담체 가스가 사용되는 경우의 실시예에서, 상기 설명된 플라즈마 처리는 필요 없다고 여겨진다. 이러한 경우, 옥사이드(40)의 증착은 도 9의 흐름도에 도시된 바와 같이, 상기 증착 반응로의 모든 적재 위치들 간에 분리된다. 증착 공정은 옥사이드(40)의 마지막 부분이 반응로(46)의 6번째 적재 위치(56)에서 증착된다는 것 만을 제외하면 상기 설명된 바와 같다. 그 다음, 기판(58)은 포토레지스트 적용을 위해 반응로(46)로부터 제거된다.In the example where a nitrogen-free carrier gas is used, the plasma treatment described above is considered unnecessary. In this case, the deposition of oxide 40 is separated between all loading positions of the deposition reactor, as shown in the flow chart of FIG. 9. The deposition process is as described above except that the last portion of the oxide 40 is deposited at the sixth loading position 56 of the reactor 46. Substrate 58 is then removed from reactor 46 for photoresist application.

포토레지스트 적용 및 후속 공정은 클러스터 도구 배열의 일부로서 반응로(46)와 연결된 부가적 반응로에서 수행될 수 있다. 대안적으로, 상기 기판은 다음 공정을위해 분리된 반응로로 이동될 수 있다. 상기 도 7의 논의에서 지적한 바와 같이, 새로운 기판은 전형적으로 제 1적재 위치가 점유되지 않는 순간 도입되며, 그로인해 다수의 기판들이 주어진 임의의 시간에 상기 공정을 통해 이동된다. 도 7의 경우에서와 같이, 실제 반응로의 어떠한 측면들은 도 8에 도시되지 않았지만, 기판 가열기들과 진공 펌프들을 포함한다.Photoresist application and subsequent processing may be performed in an additional reactor in conjunction with reactor 46 as part of the cluster tool arrangement. Alternatively, the substrate can be moved to a separate reactor for subsequent processing. As noted in the discussion of FIG. 7 above, new substrates are typically introduced at the moment when the first loading position is not occupied, whereby a plurality of substrates are moved through the process at any given time. As in the case of FIG. 7, certain aspects of the actual reactor include substrate heaters and vacuum pumps, although not shown in FIG. 8.

본 발명은 반도체 회로 생산 및 미세-전자-기계적 시스템 생산 업계로 제한되지는 않지만 이들을 포함하는 다수의 산업 제품들에 적합한다. 본 발명은 작은형상 크기들과 큰 종횡비들을 가지는 금속 상호연결부들의 패터닝을 위한 ARC의 일부로 사용되는 옥사이드 박막을 형성하는 방법을 제공하며, 본 설명이 이점을 가진다는 것은 당 업자들에게 명백할 것이다. 본 발명의 다양한 측면들에 대한 추가적인 변경들과 대안적인 실시예들은 본 설명을 본 당 업자들에세 명백할 것이다. 예를 들어서, 여기서 설명된 상기 증착 반응로가 아닌 다른 장비들도 여기서 보인 공정을 실시하느데 사용될 수 있다. 사용될 수 있는 다른 종류의 증착 반응로는 수평 튜브(tube) LPCVD 반응기를 포함한다. 다음의 청구항들은 모든 변경들과 변화들을 포괄하는 것으로 해석되어야 하며, 그에 따라서 상기 명세서와 도면들은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.The present invention is suitable for many industrial products including but not limited to semiconductor circuit production and micro-electro-mechanical system production industries. The present invention provides a method of forming an oxide thin film that is used as part of ARC for the patterning of metal interconnects with small shape sizes and large aspect ratios, and it will be apparent to those skilled in the art that the present description has advantages. Further changes and alternative embodiments to various aspects of the invention will be apparent to those of skill in the art upon reviewing this description. For example, other equipment than the deposition reactor described herein can also be used to perform the process shown herein. Other types of deposition reactions that may be used include horizontal tube LPCVD reactors. The following claims are to be construed as encompassing all changes and changes, and the specification and drawings are to be regarded in an illustrative rather than a restrictive sense.

Claims (10)

반도체 기판(20) 상에 형상들을 패터닝하기위한 방법에 있어서,In a method for patterning shapes on a semiconductor substrate 20, 반도체 토포그래피(topography) 상부에 옥사이드(40)를 형성하는 단계와,Forming an oxide 40 over the semiconductor topography, 상기 옥사이드(40)를 니트로스(nitrous) 옥사이드를 이용하여 형성된 플라즈마(2)에 노출하는 단계와, 그리고Exposing the oxide 40 to a plasma 2 formed using nitrous oxide, and 상기 옥사이드층(40) 상에 포토레지스트층(42)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.Forming a photoresist layer (42) on said oxide layer (40). 제 1항에 있어서, 상기 옥사이드(40)를 형성하는 방법은,The method of claim 1, wherein the oxide 40 is formed by: 상기 반도체 토포그래피의 상부 및 내부에 트랜지스터를 형성하는 단계와,Forming transistors on and within the semiconductor topography; 상기 트랜지스터 상에 절연층(32)을 형성하는 단계와,Forming an insulating layer 32 on the transistor; 상기 절연층 상에 금속층(36)을 형성하는 단계와, 그리고Forming a metal layer 36 on the insulating layer, and 상기 금속층(36) 상부에 반사-방지 코팅(38)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.And forming an anti-reflective coating (38) over the metal layer (36). 제 2항에 있어서, 상기 반사-방지 코팅(38)은 티타늄 니트라이드를 포함하는 것을 특징으로 하는 방법.3. The method of claim 2, wherein the anti-reflective coating (38) comprises titanium nitride. 제 1항에 있어서, 상기 옥사이드(40)를 형성하는 방법은 약 200℃에서 약500℃ 영역의 증착 온도에서 옥시즌-함유 화학 물질과 실란을 반응 시키는 것에 의한 플라즈마-개선된 화학 기상 증착을 포함하는 것을 특징으로 하는 방법.The method of claim 1, wherein the method of forming oxide 40 comprises plasma-enhanced chemical vapor deposition by reacting silane with an oxygen-containing chemical at a deposition temperature in the region of about 200 ° C. to about 500 ° C. 7. Characterized in that the method. 제 1항에 있어서, 상기 노출 단계는 약 13.56MHz의 주파수의 약 500와트에서 약 1100와트 영역의 고-주파 전력을 이용하고, 약 500sccm에서 약 2000sccm 영역의 니트로스 옥사이드 유량비와, 240 Pa 에서 약 425 Pa 영역의 압력을 가지는 플라즈마(2) 형성 단계를 포함하며, 여기서 상기 노출 단계는 약 380℃ 에서 약 430℃ 영역의 기판 온도에서 약 2분 이하의 시간 동안 수행되는 것을 특징으로 하는 방법.The method of claim 1, wherein the exposing step uses a high-frequency power in the region of about 1100 watts at about 500 watts at a frequency of about 13.56 MHz, a nitro oxide flow rate ratio in the region of about 500 sccm to about 2000 sccm, and about 240 Pa Forming a plasma (2) having a pressure in the region of 425 Pa, wherein the exposing step is performed at a substrate temperature in the region of about 380 ° C. to about 430 ° C. for a time of about 2 minutes or less. 제 1항에 있어서, 상기 포토레지스트층(42)을 형성하는 단계는 약 300nm 이하의 파장을 가지는 광원으로 노광하도록 설계된 포토레지스트 증착을 포함하는 것을 특징으로 하는 방법.2. The method of claim 1, wherein forming the photoresist layer (42) comprises photoresist deposition designed to expose with a light source having a wavelength of about 300 nm or less. 반도체 기판(20) 상에 형상들을 패터닝하는 방법에 있어서,In the method of patterning shapes on a semiconductor substrate 20, 상기 반도체 기판을 다수의 기판 적재 위치들을 가지는 증착 반응로(46)의 제 1기판 적재 위치(50)에 적재하는 단계와,Loading the semiconductor substrate at the first substrate loading position 50 of the deposition reactor 46 having a plurality of substrate loading positions; 상기 반도체 기판(20)을 상기 증착 온도가 유지될 때까지 약 200℃에서 약 500℃ 영역의 증착 온도로 가열하는 단계와,Heating the semiconductor substrate 20 to a deposition temperature in the range of about 200 ° C. to about 500 ° C. until the deposition temperature is maintained; 상기 증착 반응로(46)에 반응 가스들을 도입하는 단계와, 이 부분은 옥사이드(40)가 증착되는 부분이며,Introducing reactant gases into the deposition reactor 46, the portion of which is deposited oxide 40, 각 기판 적재 위치에서 상기 옥사이드(40)의 다른 부분들을 증착하기 위해서 상기 증착 반응로(46)의 나머지 적재 위치들 중 하나를 제외한 모두로 순차적으로 이동시키는 단계와, 이로써 완전한 옥사이드가 증착되고,Sequentially moving all but one of the remaining loading positions of the deposition reactor 46 to deposit other portions of the oxide 40 at each substrate loading position, thereby depositing complete oxide, 상기 반도체 기판(20)을 상기 증착 반응로(46)의 상기 나머지 한 적재 위치(56)로 후속적으로 이동시키는 단계와,Subsequently moving the semiconductor substrate 20 to the remaining loading position 56 of the deposition reactor 46; 상기 반도체 기판(20)을 약 380℃에서 약 430℃ 영역의 플라즈마 처리 온도로 가열하는 단계와,Heating the semiconductor substrate 20 to a plasma treatment temperature in the range of about 380 ° C. to about 430 ° C .; 상기 반도체 기판(20)을 약 2분 미만으로 니트로스 옥사이드로 형성된 플라즈마(2)에 노출시키는 단계와,Exposing the semiconductor substrate 20 to a plasma 2 formed of nitro oxide in less than about 2 minutes; 상기 반도체 기판(20)을 상기 증착 반응로(46)로 부터 제거하는 단계와, 그리고Removing the semiconductor substrate 20 from the deposition reactor 46, and 상기 옥사이드(40) 상에 포토레지스트층(42)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.Forming a photoresist layer (42) on said oxide (40). 제 7항에 있어서, 상기 반응 가스들(62)을 도입하는 단계는 상기 실란과 옥시즌-함유 화학물질을 도입하는 과정을 포함하고 상기 증착 반응로(46)의 도체 표면에 RF 전력을 가하여 글로우 방전이 형성되도록 하는 단계를 더 포함하는 것을 특징으로 하는 방법.8. The method of claim 7, wherein introducing the reactant gases (62) includes introducing the silane and oxygen-containing chemicals and applying a Glow discharge to the conductor surface of the deposition reactor (46). Further comprising causing it to be formed. 제 7항에 있어서, 상기 노출 단계는 약 500와트에서 약 1100와트 영역의 고-주파 전력을 이용하고, 약 500sccm에서 약 2000sccm 영역의 니트로스 옥사이드 유량비와, 240 Pa 에서 약 425 Pa 영역의 압력을 가지는 플라즈마(2) 형성 단계를 포함하는 것을 특징으로 하는 단계.8. The method of claim 7, wherein the exposing step uses a high-frequency power in the region of about 500 watts to about 1100 watts, a nitro oxide flow rate ratio of about 2000 sccm to about 500 sccm, and a pressure of about 425 Pa to 240 Pa. The branch comprises a plasma (2) forming step. 반도체 기판(20) 상의 형상들을 패터닝하기위한 방법에 있어서,In a method for patterning shapes on a semiconductor substrate 20, 상기 반도체 기판(20) 상에 증착된 금속층(36) 상에 티타늄 니트라이드 반사-방지 코팅(38)을 형성하는 단계와,Forming a titanium nitride anti-reflective coating (38) on the metal layer (36) deposited on the semiconductor substrate (20); 상기 방사-방지 코팅(38) 상에 옥사이드층(40)을 증착하는 단계와, 여기서 상기 옥사이드(40)는 실란과 옥시즌을 이용한 화학 기상 증착을 통해 증착되고, 상기 옥사이드(40) 증착을 위해 증착 반응로(46)에 도입되는 상기 가스들은 실질적으로 니트로겐이 없으며, 그리고Depositing an oxide layer 40 on the anti-reflective coating 38, wherein the oxide 40 is deposited via chemical vapor deposition using silane and oxygen, and is deposited for depositing the oxide 40. The gases introduced into reactor 46 are substantially free of nitrogen, and 상기 옥사이드층(42) 상에 포토레지스트층(42)을 형성하는 단계로 이루어지며, 여기서 상기 포토레지스트층(42)은 약 300nm 미만의 파장을 가지는 광원에 노광되도록 설계된 것을 특징으로 하는 방법.Forming a photoresist layer (42) on said oxide layer (42), wherein said photoresist layer (42) is designed to be exposed to a light source having a wavelength of less than about 300 nm.
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