KR20010082848A - method for fabricating array substrate for a liquid crystal display device - Google Patents

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Abstract

PURPOSE: A method for manufacturing an array substrate for LCD is provided to form a receptor on a substrate by performing a simple process. CONSTITUTION: A polymer layer(213) is formed on a substrate. An organic layer(215) is formed on the polymer layer(213). A photoresist is coated on the organic layer(215). A photo mask is arranged and exposed on the substrate coated with the photoresist. The unexposed photoresist is removed. The exposed organic layer(215) is etched to expose the polymer layer(213). The exposed polymer layer(213) is removed and the substrate is exposed by using an oxygen ashing method. An etching groove(217) is formed and a side of the polymer layer(213) is over-etched by etching the exposed substrate. A slope is formed on a side of the etched organic layer(215).

Description

액정표시장치용 어레이기판 제조방법{method for fabricating array substrate for a liquid crystal display device}Method for fabricating array substrate for a liquid crystal display device

본 발명은 대면적 액정표시장치(liquid crystal display device)에 관한 것으로, 특히 소자산포(fluidic self assembly : FSA)기술을 이용하여 제작되는 대면적 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to large area liquid crystal display devices, and more particularly, to large area liquid crystal display devices manufactured using fluid self assembly (FSA) technology.

도 1 은 일반적인 컬러액정표시장치를 도시한 분해 사시도 이다.1 is an exploded perspective view showing a general color liquid crystal display device.

도시한 바와 같이, 일반적인 액정표시장치(11)는 블랙매트릭스(6)를 포함하는 컬러필터(7)와 컬러필터 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(17)과 스위칭소자(T)와 어레이배선이 형성된 하부기판(22)으로 구성되며, 상기 상부기판(5)과 하부기판(22) 사이에는 액정(14)이 충진되어 있다.As shown in the drawing, a general liquid crystal display 11 includes a color filter 7 including a black matrix 6, an upper substrate 5 on which a transparent common electrode 18 is formed, and a pixel region P. ) And a pixel electrode 17 formed on the pixel region, and a lower substrate 22 having a switching element T and array wiring formed therebetween, and the liquid crystal 14 between the upper substrate 5 and the lower substrate 22. Is filled.

상기 하부기판(22)은 어레이기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트배선(13)과 데이터배선(15)이 형성된다.The lower substrate 22 is also referred to as an array substrate, and the thin film transistor T, which is a switching element, is positioned in a matrix type, and the gate wiring 13 and the data wiring 15 passing through the plurality of thin film transistors cross each other. Is formed.

이때, 상기 화소(P)영역은 상기 게이트배선(13)과 데이터배선(15)이 교차하여 정의되는 영역이며, 상기 화소영역 상에는 전술한 바와 같이, 투명한 화소전극(17)이 형성된다.In this case, the pixel P area is an area defined by the gate line 13 and the data line 15 intersecting. A transparent pixel electrode 17 is formed on the pixel area as described above.

상기 화소전극(17)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.The pixel electrode 17 uses a transparent conductive metal having a relatively high light transmittance, such as indium-tin-oxide (ITO).

상기 어레이기판에 배치되는 박막트랜지스터(T)는 각 구성요소(게이트전극, 게이트배선, 절연층, 액티브층 등등)마다 증착(deposition), 포토리소그라피(photo-lithography), 식각(etching)의 공정을 여러번 반복한 결과로 형성된다.The thin film transistor T disposed on the array substrate performs deposition, photo-lithography, and etching for each component (gate electrode, gate wiring, insulating layer, active layer, etc.). Formed as a result of repeated iterations.

이러한 다수의 반복적인 공정은 배선의 단락(short)과 단선(open) 등을 유발할 수 있으며, 또한 공정이 진행되는 동안 기판의 왜곡이나 소자의 디펙트(defect)와 같은 다수의 위험을 감안해야 하는 부담이 있다.Many of these repetitive processes can cause short circuits and open circuits, and many risks such as distortion of the substrate and defects of the device must be considered during the process. There is a burden.

따라서, 이러한 복잡한 공정을 거치지 않고 단순한 제조공정으로 상기 어레이기판을 제작하기 위해 제안된 방법이 소자산포(fluidic self assembly)기술이다.Therefore, the proposed method for fabricating the array substrate using a simple manufacturing process without going through such a complicated process is a fluid self assembly technique.

상기 소자산포 기술을 간략히 소개하면, 상기 스위칭소자는 실리콘(Si)이나 갈륨아세나이드(GaAs)와 같은 반도체물질 소정의 방법으로 성장시켜, 이를 절단하여 만든 웨이퍼에 다수개 제작되며, 상기 웨이퍼 상에 형성된 다수개의 독립적인 스위칭 소자를 각각 독립적으로 분리하여 다수의 칩형태로 만들고, 이를 상기 어레이기판(22) 상에 소정의 방법으로 배치하여 어레이기판에 상기 스위칭소자를 형성하는 기술을 말한다.Briefly introducing the device scattering technology, the switching device is grown on a semiconductor material, such as silicon (Si) or gallium arsenide (GaAs) by a predetermined method, a plurality of the fabricated on a wafer made by cutting, and on the wafer A plurality of independent switching elements are formed separately from each other to form a plurality of chips, and this is a technique of forming the switching element on the array substrate by arranging it on the array substrate 22 by a predetermined method.

이러한 소자산포기술을 적용한 어레이기판의 공정온도는 최대한 250o의 공정온도에서 행해짐으로 열에 의한 기판의 수축변형을 막을 수 있고, 리소그라피 공정 중 상기 기판의 변형에 의해 노광기에서의 미스얼라인에 의한 소자의 특성변화가 없는 장점이 있다.The process temperature of the array substrate to which the device spreading technique is applied is performed at a process temperature of 250 o at the maximum, thereby preventing shrinkage deformation of the substrate due to heat. The advantage is that there is no change in characteristics.

그리고, 기존의 어레이기판 제조공정과는 달리 소자제조와 배선공정을 불리하여 제작할 수 있음으로, 생산라인의 단순화를 통한 공장면적이 감소되고, 대면적어레이기판의 높은 수율 특성을 얻을 수 있다.In addition, unlike conventional array substrate manufacturing process, the device manufacturing and wiring process may be disadvantageous, and thus, the factory area may be reduced by simplifying the production line, and the high yield characteristics of the large area array substrate may be obtained.

또한, 화학증착(Chemical vapor deposition : CVD)을 이용하는 활성층이나 절연층(Insulator layer)을 형성하기 위한 증착공정이 없음으로 고가의 장비에 들여야하는 투자비감소와 상기 화학증착에 의해 형성되는 절연물질 대신 고분자와 같은 유기절연막을 사용하여 상기 절연막을 대체할 수 있기 때문에 비용부담이 줄어든다.In addition, there is no deposition process for forming an active layer or insulator layer using chemical vapor deposition (CVD), which reduces the investment cost required for expensive equipment and the polymer instead of the insulating material formed by the chemical deposition. Since the organic insulating film, such as can be used to replace the insulating film, the cost is reduced.

이러한 장점을 가지는 소자산포 기술을 대략적으로 설명하면 아래와 같다.The device scattering technology having such an advantage will be described below.

상기 액정표시장치용 어레이기판에 사용되는 박막트랜지스터는 실리콘이나 갈륨 아세닉과 같은 웨이퍼에 미소크기로 만들어지며, 각각 미소한 크기의 블록형태로 나누어짐으로 나노블럭이라 칭한다.The thin film transistors used in the array substrate for the liquid crystal display device are made of a micro size on a wafer such as silicon or gallium arsenic, and are called nanoblocks because they are divided into blocks having a small size.

상기 블록의 형태로 제조된 스위칭소자를 배치하기 위해 소정의 크기를 갖는투명한 기판을 준비하고, 상기 스위칭소자가 배치될 부분을 소정의 방법으로 식각하여 상기 나노블럭이 안착될 수 있는 리셉터(receptor)를 형성한다. 이때, 상기 리셉터는 상기 나노 블럭의 하부형태에 맞추어 제작된 것이다. 이와 같이 제작된 기판을 계면활성제가 함유된 유동액에 담그고, 상기 유동액에 잠긴 기판 상에 나노블럭을 산포(散布)한다.Receptor to prepare a transparent substrate having a predetermined size for arranging the switching device manufactured in the form of the block, and to etch the portion in which the switching device is to be disposed by a predetermined method to seat the nanoblock To form. In this case, the receptor is manufactured according to the lower shape of the nanoblock. The substrate thus prepared is immersed in a fluid solution containing a surfactant, and nanoblocks are scattered on the substrate immersed in the fluid.

이때, 상기 나노블럭이 유동액을 따라 흐르다 기판 상에 형성된 다수의 리셉터에 안착 되도록 함으로서 기판에 스위칭소자를 형성하게 된다.At this time, the nano-block flows along the fluid, thereby allowing the nanoblock to be seated on a plurality of receptors formed on the substrate, thereby forming a switching device on the substrate.

이러한 나노블럭의 구조와 회로도를 도 2 내지 도 3을 참조하여 설명한다.The structure and circuit diagram of the nanoblocks will be described with reference to FIGS.

도 2는 일반적인 나노블럭의 평면을 도시한 개략적인 평면도이다.2 is a schematic plan view showing a plane of a general nanoblock.

상기 나노블럭(20)에는 최소한 4개의 박막트랜지스터가 구성되어 있다.The nanoblock 20 has at least four thin film transistors.

도면에 표기된 각 기호는 아래의 표와 같다.Each symbol shown in the drawings is as shown in the table below.

[표 1]TABLE 1

PP 화소전극과 연결되는 화소단자Pixel terminal connected to pixel electrode G1, G2, G3, G4G1, G2, G3, G4 각 박막트랜지스터에 해당하는 게이트전극 단자Gate electrode terminal corresponding to each thin film transistor VcVc 각 화소전극과 함께 스토리지 캐패시터를 이루는 공통전극 단자.A common electrode terminal forming a storage capacitor together with each pixel electrode. DD 데이터배선과 연결되는 소스전극 단자.Source electrode terminal connected with data wiring.

상기 도 1의 A영역, B영역, C영역, D영역은 상기 각 요소를 포함하는 독립적인 박막트랜지스터 영역이다.Areas A, B, C, and D of FIG. 1 are independent thin film transistor areas including the above elements.

상기 표 1 과 같은 단자를 갖는 나노블럭의 회로도와 동작을 도 3을 참조하여 설명한다.A circuit diagram and an operation of a nanoblock having a terminal as shown in Table 1 will be described with reference to FIG. 3.

도 3은 나노블럭을 형성하는 4 개의 박막트랜지스터가 구성된 회로도이다.3 is a circuit diagram illustrating four thin film transistors forming a nanoblock.

도시한 바와 같이, 하나의 데이터배선 단자(33)가 상기 4개의 소스연결배선(25)(27)(29)(32)에 동시에 연결되어 있고, 데이터배선에서 전달되는 신호을 제어하기 위한 게이트전극단자 G1, G2,G3,G4가 각각 형성된다.As shown, one data wiring terminal 33 is simultaneously connected to the four source connection wirings 25, 27, 29 and 32, and the gate electrode terminal for controlling a signal transmitted from the data wiring. G1, G2, G3, and G4 are formed, respectively.

이때 상기 각 게이트전극단자 G1,G2,G3,G4는 각 게이트전극 연결배선(13)(23)(26)(28)에 연결되고 단일 박막트랜지스터에 서로 대칭성을 가지고 두 개의 게이트전극 단자가 형성된다. 이는 상기 나노블럭이 상기 기판의 리셉터(미도시)에 안착 될 때 회전하여 안착될 경우를 예상한 설계이다.In this case, each of the gate electrode terminals G1, G2, G3, and G4 is connected to each of the gate electrode connection wirings 13, 23, 26, and 28, and two gate electrode terminals are formed in a single thin film transistor with symmetry. . This is an expected design when the nanoblock is rotated and seated when seated on a receptor (not shown) of the substrate.

상기 소스전극에 이격된 각 드레인전극(31)에 각 화소전극 단자(P)가 연결되며, 이는 추후 기판 상에 형성되는 화소전극(미도시)과 연결되어 상기 데이터배선 단자(33)에 전달된 데이터신호를 상기 화소전극(미도시)에 전달하게 된다. 상기 화소전극과 함께 연결된 공통전압단자 Vc가 각 박막트랜지스터마다 각각 존재한다. 상기 공통전압단자 Vc는 상기 화소전극과 스토리지 캐패시터(28)(storage capacitor)를 이루기 위한 수단이다. 만약 스토리지 캐패시터(28)를 설계하지 않으면 액정을 스위칭하기 위하여 인가된 전하는 신호가 도달된 후 짧은 시간에 누설되어 사라져 버리게 되는 문제점이 있다. 따라서, 상기 나노블럭에서의 스토리지 캐패시터의 설계는 꼭 필요하다.Each pixel electrode terminal P is connected to each drain electrode 31 spaced apart from the source electrode, which is then connected to a pixel electrode (not shown) formed on a substrate and transferred to the data wiring terminal 33. The data signal is transferred to the pixel electrode (not shown). A common voltage terminal Vc connected with the pixel electrode is present for each thin film transistor. The common voltage terminal Vc is a means for forming a storage capacitor 28 with the pixel electrode. If the storage capacitor 28 is not designed, a charge applied to switch the liquid crystal may leak and disappear in a short time after the signal is reached. Therefore, the design of the storage capacitor in the nanoblock is necessary.

상기 화소전극(미도시)에 인가된 데이터전압에 의한 전계에 의해 고유 특성에 따라 액정분자가 분극하여 소정의 방향성을 띄며 배열하게 된다.The liquid crystal molecules are polarized according to inherent characteristics by an electric field due to a data voltage applied to the pixel electrode (not shown), and are arranged in a predetermined direction.

이와 같은 구성을 가지는 나노블록의 형태는 도 4에 도시하였다. 나노블럭은 윗면과 바닥면의 면적비율이 차이를 가지며, 단면적으로는 사다리꼴의 형태로 형성된다. 상기 나노블럭은 윗면과 바닥면이 각각 직각사각(41), 직육면체(43), 타원또는 원(45)의 형상을 갖는다.The shape of the nanoblock having such a configuration is shown in FIG. The nanoblocks have an area ratio between the top and bottom surfaces, and are formed in a trapezoidal shape in cross section. The nanoblock has a top and bottom surfaces having a rectangular rectangle 41, a rectangular parallelepiped 43, an ellipse or a circle 45, respectively.

나노블록은 실리콘웨이퍼(Si wafer)나 갈륨 아세닉 웨이퍼(GaAs wafer)로 형성되며, 각각 증착공정과 포토리소그라피공정 및 식각공정을 이용하여 전술한 바와 같은 형상으로 성형 할 수 있다.The nanoblock is formed of a silicon wafer (Si wafer) or a gallium arsenic wafer (GaAs wafer), and can be formed into the shape as described above using a deposition process, a photolithography process and an etching process, respectively.

도 5는 상기 나노블럭과 리셉터의 단면을 도시한 단면도이다.5 is a cross-sectional view showing a cross section of the nanoblock and the receptor.

도시한 바와 같이, 상기 나노블럭(47)의 일반적인 단면형상은 사다리꼴의 형태로 제작되며, 상기 기판(51)의 일부를 식각하여 형성된 리셉터(49)는 상기 나노블록(47)측면의 경사(47a)를 고려하여 상기 나노블록이 안정되게 안착되도록 하는 형상이다.As shown, the general cross-sectional shape of the nanoblock 47 is made in the shape of a trapezoid, the receptor 49 formed by etching a portion of the substrate 51 is inclined 47a of the side of the nanoblock 47 In consideration of the shape of the nanoblock is stable.

도 3의 회로구성을 갖는 나노블록과 게이트배선과 데이터배선 및 화소전극을 포함하는 어레이기판의 구성을 도 6을 참조하여 설명한다.A configuration of an array substrate including a nanoblock, a gate wiring, a data wiring, and a pixel electrode having the circuit configuration of FIG. 3 will be described with reference to FIG. 6.

도 6은 나노블럭을 스위칭소자로 사용한 어레이기판의 평면도이다.6 is a plan view of an array substrate using a nanoblock as a switching device.

도시한 바와 같이, 상기 나노블럭(도 5의 47참조)이 배치된 기판(53)의 어레이 공정은 상기 나노블록(47)의 각 화소전극단자(34)와 공통전압 단자(35)와 게이트전극단자(24), 소스전극단자(33)에 연결되는 배선을 형성하는 공정이다.As illustrated, the array process of the substrate 53 on which the nanoblocks (see 47 of FIG. 5) are arranged may include the pixel electrode terminal 34, the common voltage terminal 35, and the gate electrode of each of the nanoblocks 47. A process of forming a wiring connected to the terminal 24 and the source electrode terminal 33 is performed.

먼저 배선공정을 행하기 전에 상기 나노블럭(47)이 형성된 기판(53)의 전면에 벤조사이클로 부텐(Benzocyclobeuten : BCB)과 같은 투명절연성 물질을 도포하여 상기 나노블럭(47)이 상기 기판으로부터 이탈하는 것을 방지하는 것과 함께 상기 기판(53)의 표면을 평탄화 한다.First, before performing the wiring process, a transparent insulating material such as benzocyclobutene (BCB) is coated on the entire surface of the substrate 53 on which the nanoblocks 47 are formed so that the nanoblocks 47 are separated from the substrate. The surface of the substrate 53 is planarized along with the prevention of the damage.

다음으로 상기 기판(53) 상에 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 알루미늄합금 등의 도전성 금속물질을 증착하고 패터닝하여, 상기 공통전극 단자(35)에 연결되는 공통전극 배선(54)과, 상기 공통전극 배선(54)과 평행하고 상기 게이트단자(24)에 각각 연결되는 게이트배선(55)을 일 방향으로 형성하고, 상기 게이트배선(55)과 평행하지 않고 상기 데이터단자(33)를 일 방향으로 지나는 데이터배선(57)과 상기 나노블럭(47)의 화소단자(29)와 추후에 형성될 화소전극(59)을 연결하는 화소연결배선(61)을 형성한다,Next, a common electrode wiring connected to the common electrode terminal 35 by depositing and patterning a conductive metal material such as aluminum (Al), molybdenum (Mo), tungsten (W), and an aluminum alloy on the substrate 53. And a gate wiring 55 parallel to the common electrode wiring 54 and connected to the gate terminal 24 in one direction, and not parallel to the gate wiring 55. A pixel connection wiring 61 connecting the data wiring 57 passing through the 33 in one direction, the pixel terminal 29 of the nanoblock 47 and the pixel electrode 59 to be formed later, is formed.

다음으로, 상기 데이터배선(57)과 화소연결배선(61)과 게이트배선(55) 등이 형성된 기판의 전면에 전술한 투명절연물질을 증착하여 보호층을 형성한 후, 상기 화소연결배선(61)의 상부에 화소 콘택홀(63)을 형성한다.Next, after forming the protective layer by depositing the above-described transparent insulating material on the entire surface of the substrate on which the data wiring 57, the pixel connection wiring 61, the gate wiring 55, etc. are formed, the pixel connection wiring 61 The pixel contact hole 63 is formed on the upper side of the?

다음으로 상기 화소 콘택홀(63)이 형성된 기판(53)의 전면에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명도전성 금속을 증착하고 패터닝하여, 상기 화소 콘택홀(63)과 화소연결배선(61)을 통해 상기 화소단자(34)와 연결되는 화소전극(59)을 형성한다. 이와 같은 방법으로 상기 나노블럭(47)을 스위칭소자로 사용하는 액정표시장치용 어레이기판(53)이 완성된다.Next, a transparent conductive metal such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited and patterned on the entire surface of the substrate 53 on which the pixel contact hole 63 is formed. The pixel electrode 59 connected to the pixel terminal 34 is formed through the 63 and the pixel connection wiring 61. In this manner, an array substrate 53 for a liquid crystal display device using the nanoblock 47 as a switching element is completed.

상기 어레이공정은 공정의 편리함을 생각하여 그 제조공의 순서를 다양하게 변형 할 수 있다.The array process may be modified in various ways in consideration of the convenience of the process.

전술한 바와 같이, 상기 소자산포 기술로 형성되는 액정표시장치용 어레이기판은 스위칭소자를 별도로 제작하여 배치하는 방식임으로 기존의 박막트랜지스터형 액정표시장치의 제조공정에 비해 그 제조공정이 매우 단순한 장점이 있다.As described above, the array substrate for the liquid crystal display device formed by the device scattering technology is a method of fabricating and arranging the switching elements separately, so that the manufacturing process is very simple compared to the manufacturing process of the conventional thin film transistor type liquid crystal display device. have.

그러나, 상기 나노블럭을 배치하는 기판에 상기 나노블럭이 안정되게 안착되도록 하는 상기 리셉터(도 5의 49참조)를 형성하는 문제나 상기 나노블럭(47)을 각 리셉터에 제대로 배치하는 문제 등이 소자산포 기술에서 중요한 이슈로 대두되고 있다.However, the problem of forming the receptor (see 49 in FIG. 5) for stably seating the nanoblock on the substrate on which the nanoblock is disposed, the problem of properly placing the nanoblock 47 in each receptor, and the like It is emerging as an important issue in dispersion technology.

도 7은 상기 나노블럭을 안착하기 위한 리셉터가 형성된 투명기판의 단면도이다. 도시한 바와 같이, 단면적으로 상기 리셉터인 식각홈(49)의 내부를 계단식 형상으로 형성하여, 식각홈 내에 돌출부(A)를 형성함으로써 상기 식각홈(49)에 안착되는 나노블럭(도 5의 47)이 상기 식각홈내의 상기 돌출부(A)에 의해 지지된다.7 is a cross-sectional view of a transparent substrate on which a receptor for mounting the nanoblocks is formed. As shown in the drawing, the inside of the etching groove 49, which is the receptor, is formed in a stepped shape in a cross-sectional manner, and the nano block is seated in the etching groove 49 by forming a protrusion A in the etching groove (47 in FIG. 5). ) Is supported by the protrusion A in the etching groove.

그러나 종래에는 이와 같은 구조를 형성하기 위해 2단계의 마스크공정을 시행하였다. 이와 같은 식각홈 형성 공정을 도 8a 내지 도 8d와 도 9a 내지 도 9d를 참조하여 설명한다.However, conventionally, a two-step mask process was performed to form such a structure. Such an etching groove forming process will be described with reference to FIGS. 8A to 8D and 9A to 9D.

도 8a 내지 도 8d는 기판에 식각홈을 형성하여 리셉터를 만들기 위한 종래의 기판의 단면도이다. 먼저 도 8a에 도시한 바와 같이, 기판(111)에 하나 또는 두 종류의 마스크물질(116)을 적층한다. 이때, 상기 마스크물질로 아몰퍼스 실리콘 또는 텅스텐 등을 차례로 증착하여 반도체층(113)과 금속층(115)을 적층한다.8A to 8D are cross-sectional views of a conventional substrate for forming a receptor by forming an etching groove in the substrate. First, as shown in FIG. 8A, one or two kinds of mask materials 116 are stacked on the substrate 111. In this case, amorphous silicon, tungsten, or the like is sequentially deposited using the mask material to stack the semiconductor layer 113 and the metal layer 115.

기판(111)상에 상기 마스크물질을 증착하는 이유는, 포토레지스트와 기판 간에 부착력이 좋지 않기 때문이다. 그럼으로, 상기 추후 기판을 식각 하기위한 식각공정 동안 상기 포토레지스트가 떨어져 나올 수 있음으로 상기 마스크물질(116)을 사용하여 준다.The reason for depositing the mask material on the substrate 111 is that adhesion between the photoresist and the substrate is not good. Therefore, the mask material 116 is used because the photoresist may be released during the etching process for etching the substrate later.

다음으로, 도 8b에 도시한 바와 같이, 상기 마스크물질이 도포된 기판(111)의 전면에 포토레지스트(photo-resist)(117)를 증착하고, 소정의 패턴이 형성되도록 제 1 마스크(미도시)로 노광(exposure)하는 과정을 거치게 된다.Next, as shown in FIG. 8B, a photo-resist 117 is deposited on the entire surface of the substrate 111 to which the mask material is applied, and a first mask (not shown) is formed to form a predetermined pattern. ) Is exposed to exposure.

다음으로, 노광 과정이 끝난 상기 포토레지스트 중 상기 마스크로 인해 빛에 의해 경화되지 않은 부분을 현상액(developer)을 이용하여 제거한다Next, a portion of the photoresist after the exposure process, which is not cured by light due to the mask, is removed using a developer.

다음은 상기 포토레지스트(117)가 제거되어 노출된 그 하부의 상기 반도체층(113)과 금속층(115)을 건식식각(dry etching)방식을 사용하여 동시에 제거한다. 이렇게 서로 다른 물질을 동시에 제거할 수 있는 이유는 일반적으로 건식식각 방식이 물질에 대한 선택성이 없이 시간에 비례하여 물질을 식각하는 특성이 있기 때문이다.Next, the photoresist 117 is removed, and the semiconductor layer 113 and the metal layer 115 under the exposed portion are simultaneously removed using a dry etching method. The reason why such different materials can be removed at the same time is that the dry etching method generally has a property of etching a material in proportion to time without the selectivity of the material.

다음은 도 8c에 도시한 바와 같이, 상기 포토레지스트(117)의 일부와 그 하부의 마스크물질(116)을 제거하여 노출된 투명기판(111)을 식각하는 과정으로, 식각용액을 기판에 흘려주어 식각하는 습식방식(wet etching)을 택한다. 상기 습식식각은 상기 건식식각 과는 달리 물질에 따라 선택적으로 식각이 행해지는 특성을 갖는다. 따라서, 상기 포토레지스트의 하부에 위치하고 상기 식각홈에 의해 노출된 상기 반도체층(113)과 금속층(115)의 식각은 이루어지지 않고 상기 기판(111)만을 식각하게 되고, 이때 기판의 측면(B)을 과도하게 식각하도록 유도하여 제 1 식각홈(117)을 형성된다.Next, as shown in FIG. 8C, a portion of the photoresist 117 and a mask material 116 under the lower portion are removed to etch the exposed transparent substrate 111, and an etching solution is flowed onto the substrate. Wet etching is used. The wet etching has a characteristic that the etching is selectively performed according to the material, unlike the dry etching. Therefore, the semiconductor layer 113 and the metal layer 115 which are disposed under the photoresist and are exposed by the etching grooves are not etched, and only the substrate 111 is etched. In this case, the side surface B of the substrate is etched. The first etching groove 117 is formed by inducing excessive etching.

다음으로, 도 8d에 도시한 바와 같이,상기 반도체층(도 8c의 113참조)과 금속층(도 8c의 115참조)을 완전히 제거하는 공정을 행한다. 따라서, 전술한 바와 같은 제 1 단계 포토리소그라피(photo-lithography)공정을 거쳐 기판(111)에는 다수의 제 1 식각홈(118)이 형성된다.Next, as shown in FIG. 8D, a process of completely removing the semiconductor layer (see 113 in FIG. 8C) and the metal layer (see 115 in FIG. 8C) is performed. Therefore, a plurality of first etching grooves 118 are formed in the substrate 111 through the first step photo-lithography process as described above.

도 9a 내지 도 9d는 상기 제 1 식각홈에 다시 제 2 식각홈을 형성함으로서, 단면적으로 상기 식각홈의 일 측과 타측이 계단식 형상을 하도록 하는 제 2 포토마스크 공정을 도시한 공정단면도이다.9A to 9D are process cross-sectional views illustrating a second photomask process of forming a second etching groove in the first etching groove again so that one side and the other side of the etching groove have a stepped shape in cross section.

도 9a에 도시한 바와 같이, 상기 제 1 포토마스크공정에 의해 형성된 다수의 제 1 식각홈(118)이 형성된 기판(111)의 전면에 상기 제 1 포토마스크 공정에서 사용되었던 마스크 물질인 반도체층(113a)과 금속층(115a)을 적층한다.As shown in FIG. 9A, a semiconductor layer, which is a mask material used in the first photomask process, on the entire surface of the substrate 111 on which the plurality of first etching grooves 118 formed by the first photomask process are formed ( 113a) and the metal layer 115a are laminated.

다음으로, 상기 마스크물질이 형성된 기판의 전면에 포토레지스트(117a)를 증착하고 제 2 포토마스크(미도시)로 노광하는 과정을 거치게 된다.Next, the photoresist 117a is deposited on the entire surface of the substrate on which the mask material is formed, and then exposed to a second photomask (not shown).

다음으로, 도 9b에 도시한 바와 같이, 상기 노광되지 않은 포토레지스트를 제거하고, 연속으로 그 하부의 마스크물질(113a)(115a)을 제거한다.Next, as shown in FIG. 9B, the unexposed photoresist is removed, and the mask material 113a and 115a below it is continuously removed.

다음으로, 도 9c에 도시한 바와 같이, 상기 식각홈(도 8d의 118) 바닥의 일부를 다시 습식식각을 통해 식각하여 제 2 식각홈(121)을 형성하는 과정에서 상기 제 2 식각홈(121)의 측면(C) 또한 상기 제 1 식각홈의 측면(B)과 같이 기판의 측면이 과도하게 식각되어 형성된다.Next, as shown in FIG. 9C, a portion of the bottom of the etching groove (118 of FIG. 8D) is again etched through wet etching to form the second etching groove 121. Side C of the substrate is also formed by excessively etching the side of the substrate, such as the side (B) of the first etching groove.

다음으로, 도 9d에 도시한 바와 같이, 상기 식각홈 주변의 기판표면을 보호하기 위해 적층했던 마스크물질(도 9c의 113a)과 포토레지스트(도 9c의 115a)를 제거한다. 결과적으로 상기 기판(111)에 형성된 식각홈(123)은 단면적으로 계단식 형상을 하게 되며, 상기 계단식 형상을 한 측면 중 식각홈(123)으로 돌출된 돌출부(A)를 얻을 수 있다.Next, as shown in FIG. 9D, the mask material (113a in FIG. 9C) and the photoresist (115a in FIG. 9C) that have been stacked to protect the substrate surface around the etch groove are removed. As a result, the etching groove 123 formed in the substrate 111 may have a stepped cross-sectional shape, and a protrusion A protruding into the etching groove 123 may be obtained.

따라서, 전술한 공정을 통해 형성된 식각홈인 리셉터(123)는 상기 나노블록이 상기 식각홈(123) 내부에 잘못 배치되어 나타나는 기판의 불량을 방지할 수 있다. 그러나 이와 같은 구조를 형성하기 위한 종래의 공정은 2 단계의 포토마스크 공정과 다수의 증착공정과 식각공정을 거치게 됨으로 공정의 복잡한 뿐 아니라 그에 따라 발생하는 비용도 커진다는 문제점이 있다.Therefore, the receptor 123, which is an etch groove formed through the above-described process, may prevent a defect of the substrate, which is caused by the nanoblock being incorrectly disposed in the etch groove 123. However, the conventional process for forming such a structure has a problem that not only the complexity of the process but also the resulting cost is increased by going through a two-stage photomask process and a plurality of deposition and etching processes.

또한, 상기 포토레지스트와 상기 식각된 제 1 식각홈의 측면 단차에 의한 상기 포토레지스트의 들뜸에 의해 식각홈의 형상에 불량이 발생하는 문제점이 있다.In addition, there is a problem that a defect occurs in the shape of the etching groove by the lifting of the photoresist by the side step of the photoresist and the etched first etching groove.

따라서, 전술한 바와 같은 문제점을 해결하기 위해, 본 발명은 단순한 공정으로 상기 기판에 리셉터를 형성하는 방법을 제안하는 것을 목적으로 한다.Accordingly, in order to solve the above problems, the present invention aims to propose a method of forming a receptor on the substrate in a simple process.

도 1은 일반적인 액정표시장치의 분해 사시도 이고,1 is an exploded perspective view of a general liquid crystal display device;

도 2는 스위칭소자를 이루는 각 단자의 평면 배치도이고,2 is a planar layout view of each terminal constituting the switching device,

도 3은 상기 스위칭소자의 회로구성도 이고,3 is a circuit configuration diagram of the switching device,

도 4는 스위칭소자인 나노블럭의 다양한 변형 예를 도시한 분해 사시도 이고,4 is an exploded perspective view illustrating various modified examples of the nanoblocks that are switching devices;

도 5는 상기 나노블럭과 상기 나노블럭이 배치되는 리셉터가 형성된 기판의 단면도이고,5 is a cross-sectional view of a substrate on which a nanoblock and a receptor on which the nanoblocks are disposed are formed;

도 6은 소자산포 방식을 사용하여 제작된 어레이기판의 개략적인 평면도이고,6 is a schematic plan view of an array substrate fabricated using a device scattering method,

도 7은 유리기판에 형성된 리셉터의 단면도이고,7 is a cross-sectional view of the receptor formed on the glass substrate,

도 8a 내지 도 8d는 리셉터를 형성하기 위한 종래의 제 1 단계 공정 단면도이고,8A-8D are cross-sectional views of a conventional first step process for forming a receptor;

도 9a 내지 도 9d는 리셉터를 형성하기 위한 종래의 제 2 단계 공정 단면도이고,9A-9D are cross-sectional views of a conventional second step process for forming a receptor;

도 10a 내지 도 10d는 리셉터를 형성하기 위한 본 발명에 따른 공정단면도이다.10A-10D are cross-sectional views of a process in accordance with the present invention for forming a receptor.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

211 : 기판 213 : 폴리머막211 substrate 213 polymer film

215 : 유기절연막215: organic insulating film

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판 제조방법은 홈이 형성된 기판과; 상기 기판상에, 상기 홈과 관통하고 상기 홈의 둘레보다 넓은 둘레를 가지는 제 1 관통홀이 형성된 폴리머층과; 상기 폴리머층 상에, 상기 제 1 관통홀과 관통하고, 상기 제 1 관통홀 보다 하부둘레가 좁고 상부로 갈수록 둘레가 넓어지는 제 2 관통홀이 형성된 유기막을 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device; A polymer layer formed on the substrate, the first through hole penetrating the groove and having a circumference greater than the circumference of the groove; The organic layer may include an organic layer formed on the polymer layer, the second through hole penetrating the first through hole and having a lower lower periphery than the first through hole and having a larger perimeter toward the upper portion.

상기 기판에 형성된 홈은 원형인 것을 특징으로 한다.The groove formed in the substrate is characterized in that the circular.

상기 기판에 형성된 홈은 네모인 것을 특징으로 한다.The groove formed in the substrate is characterized in that the square.

상기 기판에 형성된 홈은 육각형인 것을 특징으로 한다.The groove formed in the substrate is characterized in that the hexagon.

본 발명에 따른 액정표시장치용 어레이기판 제조방법은 게이트전극과 드레인전극과 소스전극을 포함하는 스위칭소자와 캐패시터가 구성된 미소소자 블록을 포함하는 액정표시장치용 어레이기판의 상기 미소 소자 안착홈 형성방법에 있어서, 기판을 준비하는 단계와; 상기 기판 상에 폴리머막을 형성하는 단계와; 상기 폴리머막 상에 유기막을 형성하는 단계와; 상기 유기막 상에 포토레지스트를 코팅하는 단계와; 상기 포토레지스트가 코팅된 기판 상에 소정의 형상을 갖는 포토마스크를 배치하고 노광하는 단계와; 상기 포토마스크에 의해 노광되지 않은 포토레지스트를 제거하는 단계와; 상기 포토레지스트가 제거되고 노출된 유기막을 건식식각 방식으로 식각하여 그 하부의 폴리머막을 노출하는 단계와; 상기 노출된 폴리머막을 산소애싱방법으로 제거하여, 그 하부의 기판을 노출하는 단계와; 상기 노출된 유리기판을 습식시각 방식으로 식각하여, 상기 식각홈을 형성하는 동시에, 상기 애싱된 폴리머막의 측면을 과식각하는 단계와; 상기 식각된 유기막의 측면을 경사지게 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method for forming the micro element mounting groove of an array substrate for a liquid crystal display device including a microelement block including a switching element and a capacitor including a gate electrode, a drain electrode, and a source electrode. A method comprising: preparing a substrate; Forming a polymer film on the substrate; Forming an organic film on the polymer film; Coating a photoresist on the organic film; Placing and exposing a photomask having a predetermined shape on the photoresist-coated substrate; Removing the photoresist that has not been exposed by the photomask; Etching the dry organic film by removing the photoresist and exposing the polymer film under the dry etching method; Removing the exposed polymer film by an oxygen ashing method and exposing a substrate below the exposed polymer film; Etching the exposed glass substrate by a wet vision method to form the etching groove and overetching the side surface of the ashed polymer film; And inclining a side surface of the etched organic layer.

상기 폴리머막은 상기 기판을 CF4+H2의 혼합가스에 노출시켜 형성하는 것을 특징으로 한다.The polymer film is formed by exposing the substrate to a mixed gas of CF 4 + H 2 .

상기 유기막은 벤조사이클로부텐과 아클릴등이 포함된 유기절연물질 중 선택된 하나인 것을 특징으로 한다.The organic layer may be selected from organic insulating materials including benzocyclobutene and acryl.

상기 유기막은 건식식각 방식에 의해 측면을 경사지게 형성하는 것을 특징으로 한다.The organic layer is characterized in that the side is inclined by a dry etching method.

상기 유기막은 산소애싱 방법에 의해 측면을 경사지게 형성하는 것을 특징으로 한다.The organic layer is characterized in that the side is inclined by the oxygen ashing method.

이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

-- 실시예 --Example

본 발명은 상기 기판에 폴리머(polymer)층과 유기막을 적층하여, 일단계의 포토레지스트 공정으로 기판에 계단식 측면을 갖는 리셉터를 형성하는 방법을 제안한다.The present invention proposes a method of forming a receptor having a stepped side surface on a substrate by stacking a polymer layer and an organic layer on the substrate and performing a one-step photoresist process.

도 10a 내지 도 10d는 본 발명의 제 1 실시 예에 따른 리셉터형성을 위한 공정단면도이다.10A through 10D are cross-sectional views illustrating a process for forming a receptor according to a first embodiment of the present invention.

도 10a에 도시한 바와 같이, 먼저 기판(211)을 수소(H2)분위기에서 CF4+H2의 혼합가스에 노출하고 상기 혼합가스와 상기 기판의 표면이 반응하도록 함으로서, 상기 기판(211)의 표면에 SiH4로 구성된 폴리머를 형성한다.As shown in FIG. 10A, first, the substrate 211 is exposed to a mixed gas of CF 4 + H 2 in a hydrogen (H 2 ) atmosphere and the surface of the mixed gas reacts with the substrate 211. A polymer composed of SiH 4 is formed on the surface of.

다음으로, 도 10b에 도시한 바와 같이, 상기 폴리머(213)가 형성된 기판 상에 벤조사이로 부텐(BCB)과 아크릴(Acryl)과 같은 유기절연물질을 도포하여 유기막(215)을 형성한다.Next, as shown in FIG. 10B, an organic insulating material such as butene (BCB) and acryl is coated on the substrate on which the polymer 213 is formed to form an organic layer 215.

다음으로, 상기 유기막(215)이 형성된 기판(211)의 전면에 포토레지스트(217)를 도포한 후, 마스크를 이용한 노광공정을 통해 상기 리셉터를 형성할 부분의 포토레지스트를 제거하여, 그 하부의 유기막(215)을 노출한다.Next, after the photoresist 217 is applied to the entire surface of the substrate 211 on which the organic layer 215 is formed, the photoresist of the portion where the receptor is to be formed is removed through an exposure process using a mask, and then the lower portion thereof is removed. The organic film 215 is exposed.

다음으로, 도 10c에 도시한 바와 같이, 상기 유기막(215)을 건식식각(dryb etching)방식으로 제거한 후, 그 하부의 폴리머(213)를 노출하여 제 1 식각홈(216)을 형성한다.Next, as shown in FIG. 10C, after the organic layer 215 is removed by dry etching, the first etching groove 216 is formed by exposing the polymer 213 under the organic layer 215.

다음으로, 상기 폴리머층(213)은 상기 유기막(215)에 비해 얇은층이므로 산소애싱(O2ashing)을 통해 제거하여 그 하부의 기판표면(211a)을 노출한다.Next, the polymer layer 213 is removed through a thin layer because the oxygen ashing (O 2 ashing), as compared to the organic layer 215 to expose the substrate surface of the lower portion (211a).

다음으로, 도 10d에 도시한 바와 같이, 상기 노출된 기판 표면(211a)은 습식식각(wet etching)방식을 통해 제거하여 제 2 식각홈(217)을 형성한다.Next, as shown in FIG. 10D, the exposed substrate surface 211a is removed by wet etching to form a second etching groove 217.

이때, 상기 습식식각을 통해 형성된 제 2 식가홈(217)의 내부는 I와 같이 상기 습식식각의 특성상 사선형태가 아닌 제 2 식각홈(217) 내벽으로의 과도한 식각이 유도된다. 또한, 유기막(215) 하부에 위치하고, 상기 제 2 식각홈(217) 주변의 폴리머 또한 H부분과 같이 안쪽으로 과식각 된다.At this time, the inside of the second etch groove 217 formed through the wet etching is induced to excessive etching to the inner wall of the second etch groove 217 rather than an oblique shape due to the nature of the wet etching. In addition, the polymer disposed under the organic layer 215 and around the second etching groove 217 is also overetched inward like the H portion.

따라서, 상기 식각된 유기막이 단면적으로 G와 같이 상기 제 2 식각홈(217)쪽으로 돌출된 형태가 된다.Therefore, the etched organic layer protrudes toward the second etch groove 217 as G in cross section.

다음공정은, 상기 제 1 식각홈(도 10c의 216)을 성형하는 공정으로, SF6또는 CF4를 이용하여, 상기 제 1 식각홈(도 10c의 216)의 측면 유기막을 건식식각 하거나 산소애싱(ashing)을 이용하여, 상기 식각된 제 1 식각홈(도 10c의 216)의 측면을 더욱 경사지게 형성하여, 측면이 사다리꼴 형태인 나노블럭의 안착을 더욱 안정되게 한다.The next step is to form the first etching groove (216 in FIG. 10C), and dry etching or oxygen ashing the side organic layer of the first etching groove (216 in FIG. 10C) using SF 6 or CF 4 . Using ashing, the side surface of the etched first etching groove (216 of FIG. 10C) is further inclined to further stabilize the nanoblocks having a trapezoidal side shape.

또한, 상기 유기막의 돌출부(G)는 안착된 나노블럭을 지지하는 역할을 하게된다.In addition, the protrusion G of the organic layer serves to support the nanoblock on which the organic layer is mounted.

이와 같은, 간단한 공정과정을 통해 상기 리셉터(218)를 형성할 수 있다.As described above, the receptor 218 may be formed through a simple process.

전술한 바와 같은 실시예를 통해 리셉터(218)가 형성된 기판(311)에 소정의 방법으로 산포된 나노블록(미도시)을 배치하고, 다음으로 상기 나노블럭의 단자에 연결되는 게이트배선과 데이터배선 및 공통전압 배선을 상기 기판 상에 형성하여 액정표시장치용 어레이기판을 제조할 수 있다.Through the above-described embodiment, a nanoblock (not shown) scattered by a predetermined method is disposed on the substrate 311 on which the receptor 218 is formed, and then gate wiring and data wiring connected to the terminals of the nanoblock. And a common voltage wiring on the substrate to manufacture an array substrate for a liquid crystal display device.

따라서, 1 단계의 마스크 공정만으로 상기 기판 위에 다수의 리셉터를 형성할 수 있음으로, 공정단순화와 함께 공정시간을 단축할 수 있음으로 제품의 수율을 향상시키는 효과가 있다.Therefore, since a plurality of receptors can be formed on the substrate using only one step of the mask process, the process time can be shortened along with the process simplification, thereby improving the yield of the product.

Claims (9)

홈이 형성된 기판과;A grooved substrate; 상기 기판상에, 상기 홈과 관통하고 상기 홈의 둘레보다 넓은 둘레를 가지는 제 1 관통홀이 형성된 폴리머층과;A polymer layer formed on the substrate, the first through hole penetrating the groove and having a circumference greater than the circumference of the groove; 상기 폴리머층 상에, 상기 제 1 관통홀과 관통하고, 상기 제 1 관통홀 보다 하부둘레가 좁고 상부로 갈수록 둘레가 넓어지는 제 2 관통홀이 형성된 유기막을 포함하는 액정표시장치용 어레이기판.And an organic layer formed on the polymer layer, the organic layer passing through the first through hole and having a second through hole having a lower lower periphery than the first through hole and having a larger periphery. 제 1 항에 있어서,The method of claim 1, 상기 기판에 형성된 홈은 원형인 액정표시장치용 어레이기판.And a groove formed in the substrate having a circular shape. 제 1 항에 있어서,The method of claim 1, 상기 기판에 형성된 홈은 네모인 액정표시장치용 어레이기판.And a groove formed in the substrate, the array substrate having a square. 제 1 항에 있어서,The method of claim 1, 상기 기판에 형성된 홈은 육각형인 액정표시장치용 어레이기판.The groove formed in the substrate is a hexagonal liquid crystal display array substrate. 게이트전극과 드레인전극과 소스전극을 포함하는 스위칭소자와 캐패시터가 구성된 미소소자 블록을 포함하는 액정표시장치용 어레이기판의 상기 미소 소자 안착홈 형성방법에 있어서,In the method of forming a micro element mounting groove of an array substrate for a liquid crystal display device comprising a micro element block comprising a switching element and a capacitor comprising a gate electrode, a drain electrode and a source electrode, 기판을 준비하는 단계와;Preparing a substrate; 상기 기판 상에 폴리머막을 형성하는 단계와;Forming a polymer film on the substrate; 상기 폴리머막 상에 유기막을 형성하는 단계와;Forming an organic film on the polymer film; 상기 유기막 상에 포토레지스트를 코팅하는 단계와;Coating a photoresist on the organic film; 상기 포토레지스트가 코팅된 기판 상에 소정의 형상을 갖는 포토마스크를 배치하고 노광하는 단계와;Placing and exposing a photomask having a predetermined shape on the photoresist-coated substrate; 상기 포토마스크에 의해 노광되지 않은 포토레지스트를 제거하는 단계와;Removing the photoresist that has not been exposed by the photomask; 상기 포토레지스트가 제거되고 노출된 유기막을 건식식각 방식으로 식각하여 그 하부의 폴리머막을 노출하는 단계와;Etching the dry organic film by removing the photoresist and exposing the polymer film under the dry etching method; 상기 노출된 폴리머막을 산소애싱방법으로 제거하여, 그 하부의 기판을 노출하는 단계와;Removing the exposed polymer film by an oxygen ashing method and exposing a substrate below the exposed polymer film; 상기 노출된 유리기판을 습식시각 방식으로 식각하여, 상기 식각홈을 형성하는 동시에, 상기 애싱된 폴리머막의 측면을 과식각하는 단계와;Etching the exposed glass substrate by a wet vision method to form the etching groove and overetching the side surface of the ashed polymer film; 상기 식각된 유기막의 측면을 경사지게 형성하는 단계를Forming an inclined side surface of the etched organic layer 포함하는 액정표시장치용 어레이기판 제조방법.Array substrate manufacturing method for a liquid crystal display comprising a. 제 5 항에 있어서,The method of claim 5, 상기 폴리머막은 상기 기판을 CF4+H2의 혼합가스에 노출시켜 형성하는 액정표시장치용 어레이기판 제조방법.And the polymer film is formed by exposing the substrate to a mixed gas of CF 4 + H 2 . 제 5 항에 있어서,The method of claim 5, 상기 유기막은 벤조사이클로부텐과 아클릴등이 포함된 유기절연물질 중 선택된 하나인 액정표시장치용 어레이기판 제조방법.And the organic layer is one selected from organic insulating materials including benzocyclobutene, acryl, and the like. 제 5 항에 있어서,The method of claim 5, 상기 유기막은 건식식각 방식에 의해 측면을 경사지게 형성하는 액정표시장치용 어레이기판 제조방법.The organic layer is an array substrate manufacturing method for a liquid crystal display device to form an inclined side by a dry etching method. 제 5 항에 있어서,The method of claim 5, 상기 유기막은 산소애싱 방법에 의해 측면을 경사지게 형성하는 액정표시장치용 어레이기판 제조방법.The organic film is a method of manufacturing an array substrate for a liquid crystal display device in which the side is inclined by the oxygen ashing method.
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* Cited by examiner, † Cited by third party
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