KR101187268B1 - Etchant and method for fabricating of electrode and signal line using the one - Google Patents

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Abstract

본 발명은 전자소자를 형성함에 있어, ITO층과 금속층(구리층)이 적층된 전극 및 배선을 형성하기 위한 식각용액과 이를 이용한 식각방법에 관한 것이다.The present invention relates to an etching solution for forming electrodes and wirings in which an ITO layer and a metal layer (copper layer) are stacked, and an etching method using the same in forming an electronic device.

본 발명은 적층된 ITO층과 금속층(구리층)을 동시에 식각하기 위한 식각용액으로, 17.5~20.5wt%의 질산(HNO3)와, 0.5~1.5wt%의 과산화수소(H2O2)와, 1.0~2.0wt%의 ATZ과, 0.25~0.75wt%의 2M, 0.01~0.1wt%의 Mol-A, 0.5~1wt%의 MBTA를 포함한 식각액을 사용한다.The present invention is an etching solution for simultaneously etching the laminated ITO layer and the metal layer (copper layer), 17.5 ~ 20.5wt% nitric acid (HNO3), 0.5 ~ 1.5wt% hydrogen peroxide (H2O2), 1.0 ~ 2.0wt An etchant containing% ATZ, 0.25-0.75 wt% 2M, 0.01-0.1 wt% Mol-A, 0.5-1 wt% MBTA.

전술한 식각액으로 ITO층과 금속층(구리층)이 적층된 층을 동시에 패턴하게 되면, 식각율이 증가하고 상기 ITO잔사가 남지 않아 식각장비의 처리량 증가로 생산성이 향상되는 장점이 있다. When the ITO layer and the metal layer (copper layer) are stacked at the same time as the above-described etching solution, the etching rate increases and the ITO residue does not remain, and thus the productivity of the etching apparatus is increased, thereby improving productivity.

Description

식각용액과 이를 이용한 전극 및 배선형성방법 {Etchant and method for fabricating of electrode and signal line using the one}Etching solution and electrode and wiring formation method using it {Etchant and method for fabricating of electrode and signal line using the one}

도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,1 is a perspective view schematically showing a configuration of a general liquid crystal panel,

도 2a 내지 도 2c는 본 발명에 따른 식각용액으로, 구리층과 ITO층이 적층된 신호배선을 형성하는 공정을 도시한 공정 단면도.2A to 2C are cross-sectional views illustrating a process of forming a signal wiring in which a copper layer and an ITO layer are stacked as an etching solution according to the present invention.

도 3a 내지 도 3b는 본 발명에 따른 식각용액을 이용하여 패턴한 구리층과 ITO층의 패턴 상태를 찍은 SEM사진을 나타낸 도면.Figure 3a to Figure 3b is a view showing a SEM photograph of the pattern state of the copper layer and the ITO layer patterned using the etching solution according to the present invention.

도 4는 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 평면도.4 is an enlarged plan view of a part of an array substrate for a transverse electric field type liquid crystal display device;

도 5a 내지 도 5g는 도 4의 Ⅴ-Ⅴ를 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도.5A to 5G are cross-sectional views taken along the line VV of FIG. 4 and shown in the process sequence of the present invention.

<도면의 주요부분에 대한 간단한 설명>BRIEF DESCRIPTION OF THE DRAWINGS FIG.

100 : 기판 108 : 신호배선100: substrate 108: signal wiring

본 발명은 식각용액에 관한 것으로 특히, 금속층(구리(Cu)층)과 ITO층이 적층된 금속층을 식각하는 식각용액과 이를 이용한 신호배선 형성방법에 관한 것이다.The present invention relates to an etching solution, and more particularly, to an etching solution for etching a metal layer in which a metal layer (copper (Cu) layer) and an ITO layer are stacked, and a signal wiring forming method using the same.

일반적으로, 반도체 소자 및 박형 표시장치용 어레이부를 구성하는 스위칭 소자및 이에 신호를 인가하는 신호배선은 여러 종류의 금속층을 사용하여 형성하며, 이들은 사진식각 공정(photo-lithography)을 통해 원하는 형상으로 패턴되어 그 기능을 하게 된다.In general, a switching element constituting an array unit for a semiconductor device and a thin display device and a signal wiring for applying a signal thereto are formed using various kinds of metal layers, and they are patterned into a desired shape through photo-lithography. To function.

이하, 도 1을 참조하여 박형 표시소자인 액정표시장치의 구성을 살펴본다.Hereinafter, a configuration of a liquid crystal display device as a thin display device will be described with reference to FIG. 1.

도 1은 일반적인 구조의 액정표시장치를 확대하여 개략적으로 도시한 분해 사시도이다.1 is an exploded perspective view schematically showing an enlarged LCD of a general structure.

도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,b,c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.As illustrated, the liquid crystal panel 51 includes a first substrate 5 and a second substrate 10 spaced apart from each other with a liquid crystal layer (not shown) interposed therebetween. One surface of the first substrate 5 facing each other includes a black matrix 6, color filters (red, green, blue) 7a, b, and c, and a transparent common electrode 9 formed on the color filter.

상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일측과 평행하지 않은 타측을 지나 연장 형성된 데이터 배선(26)이 구성된다.A plurality of pixel regions P are defined in the second substrate 10 facing the first substrate 5, and the gate wiring 14 extending through one side of the pixel region P, and the gate wirings. The data line 26 extending beyond the other side of the pixel region P where the 14 passes is not parallel.

이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배 선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.Due to this configuration, the pixel region P becomes an area defined by the gate wiring 14 and the data wiring 26 intersecting, and the thin film transistor T is formed at the intersection of the two wirings.

상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속으로 형성한다.The pixel region P includes a transparent pixel electrode 32 in contact with the thin film transistor T, which is transparent conductive material having excellent light transmittance such as indium-tin-oxide (ITO). Formed of metal.

전술한 바와 같은 구성에서, 상기 박막트랜지스터(T)와 화소 전극(32)과 게이트 배선(14)과 데이터 배선(26)등은 모두 사진식각 공정을 통해 형성된 것이며, 각 구성요소들을 패턴하기 위해 식각용액(etchant)을 사용하게 된다.In the above-described configuration, the thin film transistor T, the pixel electrode 32, the gate line 14, the data line 26, and the like are all formed by a photolithography process, and are etched to pattern each component. An etchant is used.

일반적으로, 식각용액은 사용되는 금속에 따라 달리 사용한다.In general, the etching solution is used differently depending on the metal used.

그러나, 전술한 바와 같은 박막트랜지스터 어레이기판을 형성함에 있어 공정을 단순화 하고자 하는 많은 노력들이 있어 왔고 따라서, 서로 다른 물질을 한번에 적층하여 식각해야 하는 공정이 필요한 경우가 있다.However, there have been many efforts to simplify the process in forming the thin film transistor array substrate as described above, and therefore, there is a case where a process of stacking and etching different materials at once is required.

예를 들면, 어떠한 경우에는 상기 화소 전극을 형성하는 투명한 ITO층과 상기 소스 및 드레인 전극 또는 게이트 전극을 형성하는 금속층을 적층하고 이를 패턴하기 위한 식각공정을 진행해야 하는 경우가 있다.For example, in some cases, an etching process for laminating and patterning the transparent ITO layer forming the pixel electrode and the metal layer forming the source and drain electrodes or the gate electrode may be performed.

이러한 경우, 일반적으로 상호 영향을 주지 않기 위해, 별도의 식각용액을 사용하여 금속층과 ITO층을 식각하게 된다. 이때, 사용되는 식각액으로 질산(HN03)와 과산화수소(H2O2)와 염산(HCl)을 주로 사용한다.In this case, in order not to mutually affect each other, a separate etching solution is used to etch the metal layer and the ITO layer. At this time, nitric acid (HN03), hydrogen peroxide (H2O2) and hydrochloric acid (HCl) are mainly used as an etchant.

그런데, 상기 ITO층은 식각율이 매우 느려 공정상 수율이 저하될 뿐 아니라, 잔사가 남아 식각장비를 운용하는데 있어서 생상수율을 저하하는 문제가 있다.By the way, the ITO layer has a problem that the etching rate is very slow, the process yield is lowered, and the residue remains to reduce the production yield in operating the etching equipment.

또한, 식각액 자체의 경시변화가 발생하고, 금속표면의 씨디 바이어스(CD Bias)가 커서 양산에 적용하기 어려운 문제가 있다.In addition, there is a problem that the etching solution itself changes over time, and the CD bias of the metal surface is large, making it difficult to apply to mass production.

본 발명은 전술한 문제를 해결하기 위한 것으로, 상기 금속층과 ITO층을 동시에 빠르게 식각할 수 있고, 상기 ITO층의 잔사가 남지 않아 식각장비의 생산수율을 개선할 수 있는 식각액을 제안 하는 것을 목적으로 한다.The present invention is to solve the above-described problems, the object of the present invention can be quickly etched the metal layer and ITO layer at the same time, the residue of the ITO layer does not remain to propose an etching solution that can improve the production yield of etching equipment do.

전술한 목적을 달성하기 위한 본 발명에 따른 식각용액은 17.5~20.5wt%의 질산(HNO3)과 ; 0.5~1.5wt%의 과산화수소(H2O2)와; 1.0~2.0wt%의 아미노테트라졸(amino-tetra-zole, ATZ )과; 0.25~0.75wt%의 킬레이트제와; 0.01~0.1wt%의 몰리브딕 에시드(molybdic acid)와; 0.5~1wt%의 메틸벤조트리아졸(Methyl-benzo Triazole)을 포함한다.Etching solution according to the present invention for achieving the above object is 17.5 ~ 20.5wt% nitric acid (HNO 3); 0.5-1.5 wt% hydrogen peroxide (H 2 O 2); 1.0 to 2.0 wt% of aminotetrazole (amino-tetra-zole, ATZ); 0.25-0.75 wt% of a chelating agent; Molybdic acid of 0.01 to 0.1 wt%; 0.5 to 1 wt% of methylbenzotriazole (Methyl-benzo Triazole) is included.

상기 킬레이트제는 에틸렌 디아민 테트라 아세테이트와 에틸렌 디아민을 포함하는 킬레이트제 그룹 중 선택된 하나인 것을 특징으로 한다.The chelating agent is characterized in that selected from the group of chelating agents including ethylene diamine tetra acetate and ethylene diamine.

본 발명에 따른 식각용액을 이용한 신호배선 형성방법은 기판을 준비하는 단계와; 상기 기판 인듐-틴-옥사이드(ITO)를 증착하여; 상기 ITO층상에 구리(Cu)를 증착하여 구리층을 형성하는 단계와; 상기 ITO층과 구리층의 상부에 감광층을 형성하고 노광하여 소정의 패턴을 형성하는 단계와; 상기 감광패턴의 주변으로 노출된 구리층과 하부 ITO층을 상기 식각용액을 이용하여 일괄 식각하여, ITO층과 구리층이 적층된 신호배선을 형성하는 단계를 포함한다.Signal wiring method using the etching solution according to the present invention comprises the steps of preparing a substrate; Depositing the substrate indium-tin-oxide (ITO); Depositing copper (Cu) on the ITO layer to form a copper layer; Forming a photosensitive layer on the ITO layer and the copper layer, and exposing the photosensitive layer to form a predetermined pattern; And collectively etching the copper layer and the lower ITO layer exposed to the periphery of the photosensitive pattern using the etching solution to form a signal wiring in which the ITO layer and the copper layer are stacked.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings.

-- 실시예 -- Example

본 발명은 적층된 ITO층과 구리층을 동시에 식각하기 위한 식각액으로서, 아래와 같은 혼합용액을 제안한다.The present invention proposes a mixed solution as an etching solution for simultaneously etching the laminated ITO layer and the copper layer.

본 발명은 적층된 ITO층과 금속층(구리층)을 동시에 식각하기 위한 식각용액으로, 17.5~20.5wt%의 질산(HNO3)과 0.5~1.5wt%의 과산화수소(H2O2)과 1.0~2.0wt%의 ATZ과 0.25~0.75wt%의 2M,0.01~0.1wt%의 0.01~0.1wt%의 Molybdic-Acid, 0.5~1wt%의 MBTA를 포함한 식각액을 제안한다.The present invention is an etching solution for etching the laminated ITO layer and the metal layer (copper layer) at the same time, 17.5-20.5wt% nitric acid (HNO3), 0.5-1.5wt% hydrogen peroxide (H2O2) and 1.0-2.0wt% An etchant containing ATZ, 0.25 ~ 0.75wt% 2M, 0.01 ~ 0.1wt% Molybdic-Acid and 0.5 ~ 1wt% MBTA is proposed.

전술한 식각액 성분 중, 질산(HNO3)과 0.5~1.5wt%의 과산화수소(H2O2)는 주로 식각 기능을 하게 되고, ATZ(Amino-tetra zole)는 씨디 바이어스(CD bis)를 조절하는 기능을 하게 된다.Of the above-mentioned etching liquid components, nitric acid (HNO 3) and 0.5-1.5 wt% hydrogen peroxide (H 2 O 2) mainly serve as an etching function, and ATZ (Amino-tetra zole) serves to control CD bias (CD bis). .

또한, 상기 2M은 경시변화방지용 킬레이트제이며, 이러한 킬레이트제로 에틸렌 디아민 테트라 아세테이트와 에틸렌 디아민이 있다.In addition, the 2M is a chelating agent for change over time, and the chelating agent is ethylene diamine tetra acetate and ethylene diamine.

상기 Molybdic-Acid은 상기 ITO층의 식각율을 증가하는 역할을 하게 되고, MBTA(Methyl-benzo Triazole)는 CD bias를 조절하는 역할을 하게 된다. The Molybdic-Acid plays a role of increasing the etch rate of the ITO layer, and MBTA (Methyl-benzo Triazole) plays a role of controlling CD bias.

전술한 식각액을 통해 금속층(구리층)과 ITO층을 이용한 배선 형성방법을 이하, 공정 도면을 참조하여 설명한다.A wiring forming method using a metal layer (copper layer) and an ITO layer through the above-described etching solution will be described below with reference to the process drawings.

도 2a 내지 도 2C는 ITO/구리의 이중 금속층을 이용한 배선 형성공정을 도시 한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a wiring forming process using a double metal layer of ITO / copper.

도 2a에 도시한 바와 같이, 기판(100,유리, 플라스틱, 수정(quartz), 반도체)상에 인듐-틴-옥사이드(ITO)를 증착하여 ITO층(104)을 형성한다.As shown in FIG. 2A, an ITO layer 104 is formed by depositing indium tin oxide (ITO) on a substrate 100 (glass, plastic, quartz, semiconductor).

다음으로, 상기 ITO층(104)의 상부에 구리(Cu)를 증착하여 구리층(106)을 형성한다. Next, copper (Cu) is deposited on the ITO layer 104 to form a copper layer 106.

도 2b에 도시한 바와 같이, 상기 구리(Cu)층(104)의 상부에 포토레지스트(photoresist)를 도포하여 감광층을 형성하고 노광하여, 소정의 형상으로 감광패턴(106)을 형성한다.As shown in FIG. 2B, a photoresist is applied on the copper layer 104 to form a photosensitive layer and exposed to form a photosensitive pattern 106 in a predetermined shape.

다음으로, 상기 감광패턴(106)의 주변으로 노출된 구리층과 ITO층을 일괄식각하는 공정을 진행한 후, 상기 감광층을 제거한다.Next, after performing a process of collectively etching the copper layer and the ITO layer exposed to the periphery of the photosensitive pattern 106, the photosensitive layer is removed.

이와 같이 하면, 도 2c에 도시한 바와 같이, 구리층과 ITO층이 적층된 이층구조의 금속패턴(108)을 형성한다.In this way, as shown in Fig. 2C, a metal pattern 108 having a two-layer structure in which a copper layer and an ITO layer are laminated is formed.

이때, 상기 구리층과 ITO은 앞서 언급한 식각액(질산(HNO3)과 과산화수소(H2O2)와 ATZ과 2M과 Molybdic-Acid와 MBTA의 혼합물)을 이용하여, 일괄 식각할 수 있는 것을 특징으로 한다.At this time, the copper layer and ITO is characterized in that the etching solution (nitric acid (HNO 3) and hydrogen peroxide (H 2 O 2), ATZ and 2M, a mixture of Molybdic-Acid and MBTA) can be collectively etched.

이하, 도 3a와 도 3b를 참조하여 실제, 상기 구리층과 ITO층이 식각된 상태를 알아본다.Hereinafter, the copper layer and the ITO layer are etched with reference to FIGS. 3A and 3B.

도 3a와 도 3b는 기판 상에 ITO층을 500Å, 구리층을 2000Å적층하여 이를 본 발명에 따른 식각용액을 이용하여 동시에 패턴한 형상을 찍은 사진이다.3A and 3B are pictures taken by simultaneously patterning 500 kW of ITO layers and 2000 kW of copper layers on a substrate using the etching solution according to the present invention.

보이는 바와 같이, 구리층과 ITO층의 연속된 측면 단차의 경사가 순방향으로 이루어져 양호한 패턴형상을 보이고, 표면 또한 매끄럽게 패턴된 것을 알 수 있다.As can be seen, it can be seen that the inclination of the continuous lateral step of the copper layer and the ITO layer is in the forward direction, showing a good pattern shape, and the surface is also smoothly patterned.

전술한 본 발명에 따른 식각용액을 적용할 수 있는 예를 이하 제 2 실시예를 통해 설명한다.An example in which the etching solution according to the present invention described above may be applied will be described through the following second embodiment.

- - 제 2 실시예 - - -Second Embodiment--

본 발명에 따른 제 2 실시예는 전술한 본 발명에 따른 식각액을 이용해야 하는 구조로 설계된 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.The second embodiment according to the present invention relates to an array substrate for a transverse electric field type liquid crystal display device designed in such a manner that the etching liquid according to the present invention should be used, and a manufacturing method thereof.

도 4는 횡전계 방식 액정표시장치용 어레이 기판의 일부를 확대한 확대 평면도이다.4 is an enlarged plan view illustrating an enlarged portion of an array substrate for a transverse electric field type liquid crystal display device.

도시한 바와 같이, 기판(200)상에 교차하여 화소 영역(P)을 정의하는 게이트 배선(206)과 데이터 배선(238)을 구성한다.As shown in the figure, the gate wiring 206 and the data wiring 238 are formed crossing the substrate 200 to define the pixel region P. As shown in FIG.

상기 게이트 배선(206)과 평행하게 이격한 영역에는 공통 배선(210)을 구성한다.The common wiring 210 is configured in an area spaced in parallel with the gate wiring 206.

상기 게이트 배선(206)과 데이터 배선(238)의 교차지점에 게이트 전극(208)과 액티브층(216)과 소스 전극(234)과 드레인 전극(236)을 포함하는 박막트랜지스터(T)를 구성한다.A thin film transistor T including a gate electrode 208, an active layer 216, a source electrode 234, and a drain electrode 236 is formed at the intersection of the gate line 206 and the data line 238. .

상기 화소 영역(P)에는 상기 드레인 전극(236)과 접촉하면서 화소 영역(P)으로 연장된 투명한 화소 전극(212)과, 이와는 평행하게 이격하여 구성하고 상기 공통 배선(210)에서 연장된 투명한 공통 전극(214)을 구성한다.In the pixel region P, the transparent pixel electrode 212 extending to the pixel region P while being in contact with the drain electrode 236 is formed to be spaced apart from and parallel to the transparent common electrode 210. The electrode 214 is constituted.

전술한 구성에서, 상기 투명한 화소 전극(212)과 공통 전극(214)은 상기 게이트 배선 및 공통 배선(206,210)을 형성하는 공정에서 형성되는 것을 특징으로 한다.In the above-described configuration, the transparent pixel electrode 212 and the common electrode 214 are formed in the process of forming the gate wiring and the common wiring 206 and 210.

이를 위해, 상기 화소 전극 및 공통 전극(212,214)을 위한 투명한 ITO층과, 상기 게이트 배선 및 공통 배선(206,210)을 위한 구리층을 적층하여 형성하고, 앞서 제 1 실시예에서 제시한 본 발명에 따른 식각용액을 이용하여 상기 적층된 ITO/구리층을 한꺼번에 식각할 수 있다.To this end, a transparent ITO layer for the pixel electrode and the common electrode 212 and 214 and a copper layer for the gate wiring and the common wiring 206 and 210 are stacked and formed, and according to the present invention described in the first embodiment. By using an etching solution, the laminated ITO / copper layer may be etched at once.

이러한 식각 공정을 포함하여 진행되는 횡전계형 박막트랜지스터 어레이기판의 제조공정을 이하, 공정 도면을 참조하여 설명한다.The manufacturing process of the transverse electric field type thin film transistor array substrate including the etching process will be described below with reference to the process drawings.

도 5a 내지 도 5h는 도 4의 Ⅴ-Ⅴ를 따라 절단하여 본 발명의 공정순서에 따라 도시한 공정 단면도이다.5A through 5H are cross-sectional views taken along the line VV of FIG. 4 and shown in the process sequence of the present invention.

도 5a에 도시한 바와 같이, 기판(200)상에 스위칭 영역(S)을 포함하는 화소 영역(P)을 정의한다.As shown in FIG. 5A, the pixel area P including the switching area S is defined on the substrate 200.

상기 스위칭 및 화소영역(S,P)을 정의한 기판(200)상에 인듐-틴-옥사이드(ITO)와 구리(Cu)를 연속 증착하여 ITO층(202)과 구리(Cu)층(204)을 형성한다.Indium-tin-oxide (ITO) and copper (Cu) are successively deposited on the substrate 200 defining the switching and pixel regions S and P to form the ITO layer 202 and the copper (Cu) layer 204. Form.

도 5b에 도시한 바와 같이, 상기 두 층을 일괄 식각하여 상기 화소 영역(P)의 일 측을 지나는 게이트 배선(도 4의 206)과, 상기 게이트 배선(도 4이 206)에서 스위칭 영역(S)으로 연장된 게이트 전극(208)을 형성한다.As illustrated in FIG. 5B, the gate lines 206 of FIG. 4 pass through one side of the pixel region P by collectively etching the two layers, and the switching region S in the gate lines 206 of FIG. 4. ) To form a gate electrode 208.

동시에, 상기 게이트 배선(도 4의 206)과 평행하게 이격된 영역에 공통 배선(도 4의 210)을 구성하고, 상기 공통 배선(도 4의 210)에서 화소영역(P)으로 수직 하게 이격하여 연장된 다수의 공통 전극(214)을 형성한다.At the same time, a common wiring 210 is formed in an area spaced in parallel with the gate wiring 206 in FIG. 4, and vertically spaced apart from the common wiring 210 in the pixel region P. FIG. A plurality of extended common electrodes 214 are formed.

동시에, 상기 공통 전극(214)의 사이에 영역에, 상기 공통전극(214)과 평행하게 이격된 형상의 다수의 화소전극(212)을 형성한다.At the same time, a plurality of pixel electrodes 212 having a shape spaced in parallel with the common electrode 214 are formed in a region between the common electrodes 214.

상기 게이트 배선(도 4의 208)과 공통 배선(도 4의 210)과 공통 전극(214)과 화소 전극(212)은 구리층과 ITO층이 적층된 형상이다.The gate wiring (208 of FIG. 4), the common wiring (210 of FIG. 4), the common electrode 214, and the pixel electrode 212 have a shape in which a copper layer and an ITO layer are stacked.

이때, 상기 ITO층과 구리층을 일괄 식각할 때 사용하는 용액으로 앞서 언급한 본 발명에 따른 식각액을 사용한다.In this case, the etchant according to the present invention mentioned above is used as a solution used when the ITO layer and the copper layer are collectively etched.

본 발명에 따른 식각액은 앞서 언급한 바와 같이, 17.5~20.5wt%의 질산(HNO3)과 0.5~1.5wt%의 과산화수소(H2O2)과 1.0~2.0wt%의 ATZ과 0.25~0.75wt%의 2M,0.01~0.1wt%의 0.01~0.1wt%의 Molybdic-Acid, 0.5~1wt%의 MBTA를 혼합한 용액이다. As described above, the etchant according to the present invention includes 17.5-20.5 wt% of nitric acid (HNO 3), 0.5-1.5 wt% of hydrogen peroxide (H 2 O 2), 1.0-2.0 wt% of ATZ, and 0.25-0.75 wt% of 2M, 0.01 ~ 0.1wt% of Molybdic-Acid and 0.5 ~ 1wt% of MBTA.

도 5c에 도시한 바와 같이, 상기 게이트 전극및 배선(208,도 4의 206)과 공통 전극(212)과 화소 전극(214)이 형성된 기판(200)의 전면에 게이트 절연막(220)과, 비정질 실리콘층(a-Si:H)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H)을 적층하고 패턴하여, 상기 게이트 절연막은 게이트 전극및 게이트 배선(208,206)과 공통 배선(210)의 상부에만 형성되도록 하며 이때, 상기 비정질 실리콘층과 불순물 비정질 실리콘층 또한 상기 게이트 절연막(220)과 평면적으로 동일한 형상이다.As shown in FIG. 5C, the gate insulating layer 220 and the amorphous layer are formed on the entire surface of the substrate 200 on which the gate electrode and the wiring 208 (206 of FIG. 4), the common electrode 212, and the pixel electrode 214 are formed. By stacking and patterning a silicon layer (a-Si: H) and an amorphous silicon layer (n + or p + a-Si: H) containing impurities, the gate insulating layer may include gate electrodes and gate wirings 208 and 206 and a common wiring 210. ), And the amorphous silicon layer and the impurity amorphous silicon layer may have the same planar shape as the gate insulating layer 220.

이때, 상기 게이트 전극(208)의 상부에 대응하여 위치하는 비정질 실리콘층은 액티브층(216)의 기능을 하고, 상기 불순물 비정질 실리콘층은 오믹 콘택층 (218)의 기능을 한다.In this case, the amorphous silicon layer corresponding to the upper portion of the gate electrode 208 functions as the active layer 216, and the impurity amorphous silicon layer functions as the ohmic contact layer 218.

도 5d에 도시한 바와 같이, 상기 액티브층(216)과 오믹 콘택층(218)이 형성된 기판(200)의 전면에 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)을 포함하는 도전성 금속을 증착하여 금속층(222)을 형성한다.As shown in FIG. 5D, aluminum (Al), copper (Cu), molybdenum (Mo), tungsten (W), and the like are formed on the entire surface of the substrate 200 on which the active layer 216 and the ohmic contact layer 218 are formed. A conductive metal including chromium (Cr) is deposited to form a metal layer 222.

다음으로, 상기 금속층(222)의 상부에 포토레지스트(photoresist)를 도포하여 감광층을 형성한 후, 도시하지는 않았지만 감광층의 상부에 투과부(빛이 투과됨)와 차단부(빛이 차단됨)와 반투과부(빛이 투과되는 양이 작음)로 구성된 마스크(미도시)를 위치시킨 후, 노광하고 현상하는 공정을 진행한다.Next, after the photoresist is formed on the metal layer 222 to form a photosensitive layer, although not shown, a transmission part (light is transmitted) and a blocking part (light is blocked) on the top of the photosensitive layer. After placing a mask (not shown) composed of a semi-transmissive portion (the amount of light transmitted is small), the process of exposing and developing is performed.

이때 스위칭 영역(S)에는 반투과부와 이를 중심으로 양측에 차단부가 대응되도록 하고, 화소 영역에 대응하여 투과부가 대응되도록 한다.In this case, the semi-transmissive portion and the blocking portion correspond to both sides of the switching region S, and the transmissive portion corresponds to the pixel region.

이와 같이 하면, 도시한 바와 같이, 상기 스위칭 영역(S)에 높이가 서로 달리 구성된 감광패턴(224)이 형성된다.In this case, as illustrated, a photosensitive pattern 224 having different heights is formed in the switching region S. Referring to FIG.

다음으로, 상기 감광패턴(224)의 주변으로 노출된 금속층(222)을 제거하는 공정을 진행한다.Next, a process of removing the metal layer 222 exposed to the periphery of the photosensitive pattern 224 is performed.

이와 같이 하면, 도 5e에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 소스.드레인 금속층(232)이 형성되고, 화소영역(P)에서는 상기 금속층(도 5c의 232)과 하부의 구리층이 동시에 제거되어 투명한 화소 전극(230)과 공통 전극(228)이 노출된다.In this case, as shown in FIG. 5E, a source / drain metal layer 232 is formed corresponding to the switching region S. In the pixel region P, the metal layer 232 of FIG. 5C and the lower copper are formed. The layers are simultaneously removed to expose the transparent pixel electrode 230 and the common electrode 228.

이때는 상기 구리층만을 제거하기 위한 시각용액을 사용하면 된다.In this case, a visual solution for removing only the copper layer may be used.

다음으로, 상기 감광패턴(224)을 애싱하는 공정을 진행하여, 높이가 낮은 부 분의 감광층을 완전히 제거한다.Next, a process of ashing the photosensitive pattern 224 is performed to completely remove the photosensitive layer having a low height.

이로 인해, 게이트 전극(208)의 중심에 대응하는 일부 영역의 금속층(232)이 노출된다.As a result, the metal layer 232 of the partial region corresponding to the center of the gate electrode 208 is exposed.

도 5f에 도시한 바와 같이, 상기 노출된 금속층을 제거하여, 남겨진 감광패턴의 하부에 위치하는 소스 전극(234)과 드레인 전극(236)을 형성하고, 상기 금속층을 제거하여 노출된 하부의 오믹 콘택층(218)을 형성한다.As shown in FIG. 5F, the exposed metal layer is removed to form a source electrode 234 and a drain electrode 236 positioned under the remaining photosensitive pattern, and the metal layer is removed to expose the ohmic contact below. Form layer 218.

다음으로, 상기 감광패턴(224)을 제거하는 공정을 진행한다.Next, a process of removing the photosensitive pattern 224 is performed.

도 5g에 도시한 바와 같이, 소스 및 드레인 전극(234,236)과 화소 전극및 공통전극(228,230)이 형성된 기판(200)의 전면에 보호막(240)을 형성한다.As shown in FIG. 5G, the passivation layer 240 is formed on the entire surface of the substrate 200 on which the source and drain electrodes 234 and 236, the pixel electrode and the common electrode 228 and 230 are formed.

전술한 공정에서 도 5a및 도 5b는 제 1 마스크 공정을 설명한 도면이고, 도 5c는 제 2 마스크 공정을 설명한 도면이고, 도 5d 내지 도 5f는 제 3 마스크 공정을 설명한 도면이다. 5A and 5B illustrate the first mask process, FIG. 5C illustrates the second mask process, and FIGS. 5D to 5F illustrate the third mask process.

이상과 같이, 본 발명에 따른 식각용액은 저 마스크 공정시 흔히 나타날 수 있는 ITO층과 금속층이 적층된 구조에서 유용하게 사용될 수 있다.As described above, the etching solution according to the present invention may be usefully used in a structure in which an ITO layer and a metal layer are commonly stacked in a low mask process.

본 발명에 따른 식각용액은 구리층과 ITO층을 빠른 식각비율로 일괄식각 할 수 있어 공정시간을 절감할 수 있는 효과가 있다.The etching solution according to the present invention can etch the copper layer and the ITO layer at a rapid etching rate, thereby reducing the process time.

또한, ITO층의 잔사가 남지 않기 때문에 애칭장비를 사용함에 있어 처리량의 증가로 생산성이 향상되는 효과가 있다.In addition, since the residue of the ITO layer does not remain, the productivity is improved by increasing the throughput in using the nicking equipment.

Claims (4)

17.5~20.5wt%의 질산(HNO3)과 ;17.5-20.5 wt% nitric acid (HNO 3 ); 0.5~1.5wt%의 과산화수소(H2O2)와;0.5-1.5 wt% hydrogen peroxide (H 2 O 2 ); 1.0~2.0wt%의 아미노테트라졸(amino-tetra-zole, ATZ)과;1.0-2.0 wt% of aminotetrazole (amino-tetra-zole, ATZ); 0.25~0.75wt%의 킬레이트제와;0.25-0.75 wt% of a chelating agent; 0.01~0.1wt%의 몰리브딕 에시드(molybdic acid)와; Molybdic acid of 0.01 to 0.1 wt%; 0.5~1wt%의 메틸벤조트리아졸(Methyl-benzo Triazole)을 0.5 ~ 1wt% of methyl benzotriazole 포함하며, ITO(Indium-Tin-Oxide)와 구리를 일괄적으로 식각할 수 있는 것을 특징으로 하는 배선 형성용 식각용액. Including, ITO (Indium-Tin-Oxide) and the etching solution for forming a wiring, characterized in that the copper can be etched collectively. 제 1 항에 있어서,The method of claim 1, 상기 킬레이트제는 에틸렌 디아민 테트라 아세테이트와 에틸렌 디아민을 포함하는 킬레이트제 그룹 중 선택된 하나인 배선 형성용 식각용액. Wherein the chelating agent is one selected from the group of chelating agents including ethylene diamine tetra acetate and ethylene diamine. 상기 제 1 항에 의한 식각용액을 이용한 신호 배선 형성방법은, Signal wiring method using the etching solution according to claim 1, 기판을 준비하는 단계와;Preparing a substrate; 상기 기판의 상부에 인듐-틴-옥사이드(ITO)를 증착하여, ITO층을 형성하는 단계와;Depositing indium-tin-oxide (ITO) on top of the substrate to form an ITO layer; 상기 ITO층상에 구리(Cu)를 증착하여 구리층을 형성하는 단계와;Depositing copper (Cu) on the ITO layer to form a copper layer; 상기 ITO층과 구리층의 상부에 감광층을 형성하고 노광하여 소정의 패턴을 형성하는 단계와;Forming a photosensitive layer on the ITO layer and the copper layer, and exposing the photosensitive layer to form a predetermined pattern; 상기 감광패턴의 주변으로 노출된 구리층과 하부 ITO층을 상기 식각용액을 이용하여 일괄 식각하여, 구리층과 ITO층이 적층된 신호배선을 형성하는 단계를Etching the copper layer and the lower ITO layer exposed to the periphery of the photosensitive pattern in a batch using the etching solution to form a signal wiring in which the copper layer and the ITO layer are stacked. 포함하는 ITO/구리 일괄식각용액을 이용한 신호배선 형성방법.Signal wiring forming method using the ITO / copper batch etching solution containing. 제 3 항에 있어서,The method of claim 3, wherein 상기 킬레이트제는 에틸렌 디아민 테트라 아세테이트와 에틸렌 디아민을 포함하는 킬레이트제 그룹 중 선택된 하나인 ITO/구리 일괄식각용액을 이용한 신호배선 형성방법.The chelating agent is a signal wiring method using the ITO / copper batch etching solution selected from the group of chelating agents including ethylene diamine tetra acetate and ethylene diamine.
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