KR20010072659A - 반도체 부품 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 86
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 86
- 239000010703 silicon Substances 0.000 claims abstract description 86
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000008569 process Effects 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 248
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 19
- 229910052697 platinum Inorganic materials 0.000 claims description 10
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- 150000002739 metals Chemical class 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 239000012790 adhesive layer Substances 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 4
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000000463 material Substances 0.000 description 12
- 230000003667 anti-reflective effect Effects 0.000 description 6
- 229910000510 noble metal Inorganic materials 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005496 tempering Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910002112 ferroelectric ceramic material Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052574 oxide ceramic Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/95—Multilayer mask including nonradiation sensitive layer
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Weting (AREA)
- Drying Of Semiconductors (AREA)
Abstract
반도체 기판(5)에 배치된 도전층(10)을 포함하는 반도체 부품이 다음의 제조 방법을 포함한다;
- 상기 도전층(10)에 실리콘 층(15)이 디포짓되는 단계;
- 상기 실리콘 층(15)의 구조화를 위해 상기 도전층(10)에 에칭 마스크(25)가 제공되는 단계;
- 상기 실리콘 층(15)이 상기 에칭 마스크(25)를 사용하여 선택적으로 에칭되는 단계;
- 상기 도전층(10)이 선택적으로 에칭된 실리콘 층(15)을 하드 마스크로 사용하여 에칭 프로세스에서 구조화되는 단계를 포함한다.
Description
반도체 부품에서 집적도가 상승됨에 따라 구조의 폭이 줄어들 경우, 반도체 부품의 구조에 맞는 제조가 요구된다. 구조화되는 층은 예컨대 금속 또는 도핑된 폴리 실리콘으로 이루어진다.
금속층의 구조화 방법은 예컨대 미국 특허 제 5,700,737 호에 공지된다. 여기에 기술된 방법에서 순서대로 티탄 질화물로 이루어진 반사 방지층, 실리콘 질화물로 이루어진 에칭 중지층, 및 포토레지스트 층이 금속층에 디포짓된다. 여기에 포토레지스트 층의 포토리소그래피에 의한 구조화가 이어지고, 그후에 상기 포토레지스트 층은 에칭 중지층을 구조화하기 위해 마스크로 사용된다. 추가 처리 단계에서 반사 방지층은 에칭 중지층에 의한 마스킹에 따라 구조화된다. 마지막으로 금속층은 에칭 프로세스에서 구조화되고, 에칭 중지층은 반사 방지층과 공동으로 하드 마스크로 사용된다. 상기 제조 방법은 다수의 층이 사용됨으로써 매우 복잡해진다.
반도체 부품의 추가 제조 방법은 미국 특허 제 5,707,883 호에 공지된다.상기 방법에서 금속층의 마스킹을 위해 실리콘 질화물로 이루어진 반사 방지층, 및 포토레지스트 층이 사용된다. 상기 반사 방지층의 구조화 후에, 동시에 하드 마스크로서 금속층의 에칭시 사용된다. 상기 제조 방법에서 특히 이어지는 금속층의 콘택시, 전기적으로 절연되는 반사 방지층이 제거되어야만 한다.
N.Yokoyama 등의 저서 "1992 Symposium on VLSI Technology Digest of Technical Papers"(New York, IEEE 1992, S. 68-69)에, 후속 하는 금속화시 예컨대 폴리 실리콘이 SiO2구조화를 위해 마스크로서 사용되는 것이 공지되고, 바람직하지 않은 도전 접속을 방지하기 위해, 폴리 실리콘 마스크는 SiO2구조화시 부분적으로 부식되고, 이어서 제거되어야만 한다.
본 발명은 반도체 기술 분야이고, 반도체 부품 및 그 제조 방법에 관한 것이다.
도 1 내지 도 4 는 제조 방법의 개별 처리 단계를 도시하고,
도 5 는 실리콘 층이 에칭 스톱으로서 콘택홀 에칭시 사용되는 것을 도시하고,
도 6 은 본 발명에 따른 반도체 부품을 도시한다.
본 발명의 목적은 간단한 방법으로 도전층이 구조화될 수 있는 제조 방법을 제공하는데 있다.
상기 목적은 다음의 단계를 포함하는, 반도체 기판에 배치된 도전층을 가진 반도체 부품의 제조 방법에 의해 달성된다.
- 실리콘 층이 도전층에 디포짓되는 단계;
- 실리콘 층이 구조화되기 위해 도전층에 에칭 마스크가 제공되는 단계;
- 실리콘 층이 에칭 마스크를 사용하여 선택적으로 에칭되는 단계;
- 도전층이 선택적으로 에칭된 실리콘 층을 하드 마스크로 사용하여 에칭 프로세스에서 구조화되는 단계.
본 발명에 따라 실리콘 층은 하드 마스크로서 에칭 프로세스에서 도전층의 구조화를 위해 사용된다. 상기 실리콘 층은 우선 스스로 포토리소그래피에 의한 구조화 가능한 층에 의해, 바람직하게 포토레지스트에 의해 마스킹되고 에칭된다. 실리콘은 다수의 에칭 프로세스시 금속 및 다른 도전 물질에 비해 높은 선택성을 가지고, 상기 선택성은 실리콘의 에칭율에 대한 에칭될 물질의 에칭율의 비율로 해석된다. 이러한 높은 선택성에 따라 실리콘은 에칭 프로세스에 의해 부식되지 않음으로써, 바람직하게 하드 마스크로 사용될 수 있다. 또한 실리콘은 다른 하드 마스크 재료, 예컨대 티탄 질화물보다 온도가 더 안정된 것을 특징으로 한다. 이로 인해, 상황에 따라 필요한 템퍼 프로세스는 반도체 부품의 추가 제조시, 또한 고온에서 실리콘 층이 파괴되지 않고 실행될 수 있다. 다수의 물질에 실리콘이 제대로 본딩됨으로써, 도전층이 전체적으로 구조화되는 동안, 실리콘 층이 도전층에 확실하게 본딩되는 것이 보장되고, 이것은 상기 층의 구조에 맞는 에칭에 이용된다.
본 발명의 바람직한 실시예는 실리콘 층이 도전층의 구조화 후에 상기 도전층에 남아서 도전층과 디포짓되는 추가 층 사이의 접착층으로 사용되는 것을 특징으로 한다.
실리콘의 양호한 본딩 특성은 바람직한 방법으로 상이한 재료로 이루어진 층 사이에서 접착제로 사용될 수 있다. 특히 이것은 디포짓되는 추가 층이 도전층과 관련하여 불량한 본딩 특성을 가지는 경우에 장점이 된다. 상기 실리콘 층에 의해, 특히 상이한 금속으로 이루어진 2 개의 금속층 사이, 및 금속층과 산화물 층사이의 본딩 특성이 개선될 수 있다.
본 발명의 바람직한 추가 실시예는 실리콘 층의 두께가 포토리소그래피에 의한 구조화시 반사를 감소시키기 위해 에칭 마스크에 매칭되는 것을 특징으로 한다.
실리콘 층의 상응하는 실시예에서 상기 실리콘 층은 반사 방지층으로 사용된다. 이 경우 실리콘 층의 두께는 포토리소그래피에서 사용된 광파 길이에 상응하게 세팅됨으로써, 실리콘 층에서의 간섭에 의해 도전층의 표면에 대한 빛의 반사가 감소된다. 상기 실리콘 층에 의해 이루어진 방해되는 반사의 억제는 에칭 마스크가 포토리소그래피에 의해 구조화될 경우, 실리콘 층이 구조에 맞게 하드 마스크로 형성되도록 개선하고, 이로 인해 도전층도 구조에 맞게 형성되도록 개선한다.
추가의 바람직한 발명은 실리콘 층이 도전층을 보호하는 에칭 스톱으로 사용되는 것을 특징으로 한다.
도전층의 콘택을 위해 절연층에서 콘택 홀을 제조하는 경우, 실리콘 층은 바람직한 방법으로 에칭 스톱으로 사용될 수 있다. 이 경우 실리콘 층은 절연층이 완전히 에칭될 경우, 절연층 하부에 배치된 도전층의 에칭 또는 심지어 완전한 제거를 방지하고, 이로 인해 상기 실리콘 층은 파괴로부터 보호된다.
추가 장점은 콘택 홀의 에칭시, 도전층을 구성하는 물질이 콘택홀 외부 영역에 노출되지 않는다는 것이다. 따라서 물질(예컨대 Pt, Al, Cu)에 의한 상황에 따른 다른 층의 오염 또는 반도체 기본 기판의 오염, 및 프로세스 장치(예컨대 디포짓 장치)의 오염이 방지된다.
본 발명의 바람직한 추가 실시예는 실리콘 층이 비정질 또는 다결정인 것을특징으로 한다.
상기 실리콘 층은 도전층을 제조하기 위해 사용되는 각 물질에 따라 다르게 적용되는 상이한 방법에 의해 도전층에 디포짓될 수 있다. 실리콘이 스퍼터링 방법에 의해 제공되는 경우에는, 비정질 실리콘 층이 형성된다. 이와는 반대로, CVD 방법(Chemical Vapour Deposition(화학적 기상 증착))에 의해 실리콘이 디포짓될 경우, 또는 스퍼터링에 이어지는 비정질 실리콘 층의 템퍼링 후에는 다결정 실리콘 층이 형성된다. 비정질 또는 다결정 구조의 선택에 의해, 실리콘 층의 하드 마스크 특성은 바람직한 방법으로 각 에칭 프로세스에 적용될 수 있다.
본 발명의 바람직한 추가 실시예는 실리콘 층이 도핑되는 것을 특징으로 한다.
전도성의 상승을 위해, 특히 도전층의 콘택시 실리콘 층이 우선 적합한 방식으로 도핑될 수 있다. 이로 인해, 가능한 기생 용량이 차단될 수 있다.
본 발명의 바람직한 추가 실시예는 실리콘 층이 도전층 및 유전체로 이루어진 층 시퀀스의 선택적 에칭시, 하드 마스크로 사용되는 것을 특징으로 한다.
도전층 및 유전체의 구조화를 위한 실리콘 층이 사용됨으로써 두 층은 동일한 구조로 형성된다. 이 경우 구조화는 각 재료(도전층, 유전체)에 적합하게 적용된 연속된 2 개의 에칭 프로세스에서, 또는 공동 에칭 단계에서 이루어질 수 있다. 도전층과 유전체의 공동 구조화는 특히 메모리 엘리먼트를 제조할 경우에 바람직하다. 왜냐하면, 상대적으로 민감한 유전체가 그 위에 위치한 도전층에 의해 바람직하지 않은 프로세스 영향으로부터 보호되기 때문이다.
본 발명의 바람직한 추가 실시예는 도전층이 금속층인 것을 특징으로 한다.
실리콘 층의 사용에 의해, 심지어 금속층 또는 귀금속층의 선택적 에칭이 탁월한 방법으로 가능해진다. 바람직하게 특히 실리콘이 금속에 양호하게 본딩되고, 실리콘에 비해 금속의 에칭 선택성이 높다. 예컨대 백금, 루테늄 또는 이리듐을 포함한 금속층의 구조에 맞는 확실한 에칭은 우선 실리콘이 하드 마스크 층으로 사용됨으로써 가능하다.
도전층이 금속, 금속 합금 또는 금속 규화물로 이루어지는 경우에는, 상기 도전층과 실리콘 층 사이에 금속 규화물 층이 형성될 수 있다. 상기 금속 규화물 층의 형성은 도전층의 에칭 이전에 또는 에칭 중에 또는 에칭 후에 이루어지고, 규화는 일반적으로 고온에서의 처리에 의해 이루어진다. 도전층과 실리콘층 사이의 가급적 양호한 본딩을 위해서, 바람직하게 금속 규화물 층은 이미 에칭 전에 형성된다.
금속층과 실리콘 층 사이의 금속 규화물 층의 형성이 바람직하게 금속층과 실리콘 층 사이의 완벽한 옴 접촉을 야기함으로써, 후속하는 금속층의 콘택시 실리콘 층은 제거될 필요가 없다. 추가 금속층에 의해 콘택이 이루어지는 경우에는, 실리콘 층에 의해 추가 금속층이 형성되면서 추가 금속-또는 금속 규화물 층에 대한 양호한 도전 접속이 형성된다.
또한 도전층의 절연에 사용되는 추가 층, 예컨대 산화물 층에 대한 본딩이 실리콘 층에 의해 개선된다.
본 발명의 바람직한 추가 실시예는 금속층이 백금, 이리듐, 팔라듐,루테늄또는 상기 금속 중 적어도 어느 하나로 구성된 합금으로 이루어지는 것을 특징으로 한다.
실리콘 층의 사용은 바람직하게 상기 물질의 전극의 구조화와 에칭을 가능하게 하고, 상기 물질은 매우 높은 유전 상수를 가진 유전체를 이용하여 좁은 구조폭을 가진 메모리 셀을 제조하기 위해 사용된다. 유전체로서 주로 예컨대 퍼로브스카이트(perovskite)형 산화 세라믹 물질이 사용된다. 강유전성 특성을 가질 수 있는 바람직한 유전체는 특히 바륨-스트론튬-티탄산염(BST), 납-지르콘-티탄산염(PZT) 또는 스트론튬-비스무트-탄탈산염(SBT)이다.
또한 바람직하게 도전 산화물, 예컨대 이리듐 산화물 또는 루테늄 산화물이 도전층의 제조를 위해 사용된다.
바람직하게 본 발명에 따른 제조 방법에 의해 반도체 기판에 배치된 도전층을 포함하는 반도체 부품이 제조되고, 상기 도전층은 접착층으로서 실리콘 층의 중간층 하부에서 추가 층과 결합되고, 상기 도전층은 백금, 이리듐, 루테늄, 팔라듐 또는 상기 금속 중 하나의 합금 또는 이리듐 산화물 또는 루테늄 산화물로 이루어진다.
후속하여 반도체 기판에 배치된 귀금속층을 포함한 본 발명에 따른 반도체 부품이 기술되고, 상기 귀금속층은 접착층으로서 실리콘 층의 중간 층 하부에서 추가 층과 결합된다. 귀금속 대신에 상기 제공된 물질과는 다른 물질, 및 금속인 구리, 알루미늄 및 텅스텐이 사용될 수 있다.
상기 방식의 반도체 부품은 귀금속층에 대해 직접 콘택하는 실리콘 층이 접착층으로 사용되는 것을 특징으로 한다. 따라서 본 발명에 따른 반도체 부품은 층 시퀀스 즉, 귀금속층 - 실리콘 층 - 추가 층을 포함하고, 여기서 실리콘 층이 실리콘 기본 기판을 의미하지는 않는다. 상기 실리콘 층에 의해, 특히 반응성이 적은 귀금속층, 예컨대 백금이 반도체 부품 제조시 사용될 수 있다.
후속하여 본 발명은 실시예에 의해 자세히 설명되고, 도면에 도시된다.
여기서 본 발명에 따른 제조 방법은 메모리 커패시터의 실시예에 기술되어 있다. 우선 하부 전극이 중간 절연층에 제공된다. 경우에 따라 하부 전극이 제공되기 전에, 하부 전극과 중간 절연층 사이의 접착을 위해 사용되는 배리어 층이 중간 절연층에 디포짓되는 것이 중요하다. 바람직하게 하부 전극은 백금으로 이루어진다. 상기 하부 전극에 유전체가 CVD-방법에 의해 적합하게 제공된다. 상기 유전체는 분리되거나 또는 이어서 제공되는 도전층과 함께 에칭된다. 상기 층 시퀀스인 배리어층 - 금속층 - 유전체 - 도전층은 예컨대 도 6 에 도시된다. 간소화하기 위해 도 1 내지 도 4 에서 커패시터의 디스플레이가 생략된다. 그러나 여기서 도시된 기본 기판은 커패시터 및 추가 기판을 대신해야 한다.
백금으로 이루어진, 도전층(10)을 나타내는 금속층(10)이 기본 기판(5)에 디포짓된다. 후속하여 금속층(10)에 실리콘 층(15)이 예컨대 스퍼터링에 의해 제공되고, 이어서 포토레지스트층(20)이 제공된다. 추가 처리 단계에서 포토레지스트층(20)의 포토리소그래피에 의한 구조화가 이루어진다. 이를 위해 상기 포토레지스트층은 포토 마스크 또는 레티클의 사용으로 선택적으로 노출되고, 이어서 현상된다. 상기 금속층(10)에서 포토리소그래피에 사용된 여기광의 방해되는 반사를 감소시키기 위해, 실리콘 층(15)의 두께가 적합하게 선택되고, 대략 100㎚ 이다. 실제로 반사의 감소는 실리콘 층(15)에서 파괴적인 간섭에 의해 이루어진다. 이로 인해, 포토레지스트층(20)의 개별 마스킹된 영역의 바람직하지 않은 노출이 방지된다. 이로 인해 개선된 노출 콘트라스트에 의해 포토레지스트층(20)에서 높은 구조성이 나타나게 된다.
상기 포토레지스트층(20)은 노출된 후에 현상된다. 이 경우 실리콘 층(15)에는 포토레지스트층(20)의 노출되지 않은 영역(25)만 남게된다. 이와는 반대로 네가티브 포토레지스트층이 사용될 경우에는 현상 후에 노출된 영역이 남게된다. 이렇게 제조된 구조에 맞는 에칭 마스크(25)는 도 2 에 도시된 바와 같이, 실리콘 층(15)의 에칭을 위한 마스킹으로 사용된다. 예컨대 이방성 에칭 과정에 의해 실리콘 층(15)은 포토레지스트층(20)의 에칭 마스크(25)에 의한 마스킹에 상응하게 구조화되고, 이로 인해 남아있는 실리콘 층(15) 및 에칭 마스크(25)의 남아있는 섹션(30)으로 이루어진 하드 마스크(30)가 형성된다. 상기 에칭 마스크(25)의 제거 후에, 하드 마스크(30)는 이어지는 에칭 프로세스에서 예컨대 화학 물리적 습식에칭 방법에 의해 적합하게 구조화될 수 있는 금속층(10)을 선택적으로 마스킹하는데 사용되고, 상기 하드 마스크(30)에 의해 커버되지 않은 금속층(10)의 영역이 제거된다. 따라서 기본 기판(5)에는 포토레지스트층(20)의 원래 노출되지 않은 영역(25)에 상응하는 금속층(10)의 영역(35)만 남게된다. 노출되지 않은 영역(25)과 에칭 마스크(25)가 일반적으로 금속층(10)의 에칭 이전에 제거됨으로써, 상기 하드 마스크(30) 및 금속층(10)의 영역(35)으로만 이루어진 층구조는 에칭 단계 후에 기본 기판(5)상에 남게된다. 상기 금속층(10)의 영역(35)에 남아있는 하드 마스크(30)는 이어서 한편으로는 추가 층에 대한 접착제로 사용되고, 다른 한편으로는 추가 프로세스 단계에서 금속층(10)의 부식을 방지하는 보호층으로 사용된다. 이로 인해 동시에 부분적인 금속층(10)의 제거와 그에 따른 기본 기판(5)의 오염이 중지된다. 또한 금속층(10)의 도전 콘택을 위한 실리콘 층(15)의 도전성은 하드 마스크(30)의 형성 이전 또는 후의 적합한 도핑에 의해 상승된다.
본 발명에 따른 제조 방법은 매우 바람직하게 메모리 커패시터의 상부 전극을 제조하기 위해 사용될 수 있다. 특히 바람직하게 상부 전극에 배치된 실리콘 층은 접착- 및 콘택층으로 나타난다.
물론 본 발명에 따른 방법에 의해 추가 도전층이 적합하게 구조화될 수 있다. 실리콘 층의 바람직한 반사 방지 작용에 의해, 에칭 마스크의 노출 및 현상시 높은 구조성이 획득될 수 있고, 이어서 상기 구조성에 의해 에칭의 질이 높아지게 된다. 따라서 도전층의 매우 정확한 구조화는 표면 전체적으로 디포짓된 상기 층의 개별 영역에서 가능하다. 이 경우 상기 개별 영역은 메모리 셀 필드의 내부뿐만 아니라 주변에도 배치될 수 있다.
도 5 에 실리콘 층이 에칭 중지층으로 사용되는 것이 도시된다. 여기서 구조화된 금속층(100)은 중간 산화물(105)의 중간층 하부에서 기본 기판(110)에 대해 전기적으로 절연되어 배치된다. 상기 금속층(100) 및 금속층이 제거된 영역(115)은 추가 중간 산화물(120)에 의해 완전히 커버된다. 상기 추가 중간 산화물층(120)의 적합한 마스킹 후, 콘택홀이 추가 중간 산화물층 및 중간 산화물층(105)으로 에칭된다. 이 경우 제 1 콘택 홀(125)은 금속층(100)영역에서 여기까지 중간 산화물 층(120)을 관통해 형성된다. 제 2 콘택 홀(130)은 금속층이 제거된 영역(115)에서 기본 기판(110)까지 중간 산화물 층(105 및 120)을 관통해 에칭된다. 개별 콘택 홀(125 및 130)의 깊이가 상이하기 때문에, 적어도 제 1 콘택 홀(125)과 관련하여 과에칭이 이루어져야만하고, 따라서 제 2 콘택 홀(130)은 충분히 깊이 형성될 수 있다. 이러한 과에칭시 금속층(100)을 완전히 오버랩 하는 실리콘 층(135)은 금속층(100)의 손상을 방지한다. 따라서 상기 실리콘 층(135)은 콘택 홀 에칭시 에칭 스톱으로 작용한다.
도 6 에 본 발명에 따른 반도체 부품이 메모리 부품의 예로 도시된다. 메모리 부품은 다수의 개별 메모리 셀(200)로 이루어지고, 상기 메모리 셀은 제 1 전극(205), 유전체(210) 및 제 2 전극(215)으로 이루어진다. 상기 제 1 전극(205)의 하부에 배치된 선택 트랜지스터는 여기에 도시되지 않는다. 상기 전극(205 및 215)은 백금 또는 작게 반응하는 다른 금속으로 이루어진다. 상기 유전체(210)로서 매우 높은 유전 상수를 가진 세라믹 물질, 예컨대 바륨-스트론튬-티탄산염, 또는 강유전성 세라믹 물질, 예컨대 스트론튬-비스무트-탄탈산염이 사용된다. 상기 제 2 전극(215)에 하드 마스크로 사용된 실리콘 층(220)이 배치된다. 상기 메모리 셀(200)은 산화물 층(225)으로 완전히 커버된다. 상기 산화물 층(225)에 추가 금속층(230)이 와이어링 평면형으로 배치된다. 도전 물질로 채워진 콘택 홀(235)에 의해 제 2 전극(215)과 추가 금속층(230) 사이에 도전 접속이 형성된다. 이 경우 실리콘 층(220)은 콘택 홀에 존재하는 물질에 대한 도전 콘택으로 사용되고, 다른 한편으로는 제 2 전극(215)과 산화물 층(225) 사이의 접착제로 사용된다. 따라서 제 2 전극(215)과 유전체(210)의 공동 구조화를 위해 사용된 실리콘 층(220)은 제 2 전극(215)상에 남게되고, 상기 제 2 전극의 추가 에칭 단계에 의해 제거될 필요가 없다.
Claims (11)
- 반도체 기판(5)에 배치된 도전층(10)을 포함하는 반도체 부품의 제조 방법에 있어서,- 상기 도전층(10)에 실리콘 층(15)이 디포짓되는 단계;- 상기 실리콘 층(15)의 구조화를 위해 상기 도전층(10)에 에칭 마스크(25)가 제공되는 단계;- 상기 실리콘 층(15)이 상기 에칭 마스크(25)를 사용하여 선택적으로 에칭되는 단계;- 상기 도전층(10)이 선택적으로 에칭된 실리콘 층(15)을 하드 마스크로 사용하여 에칭 프로세스에서 구조화되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 실리콘 층(15)은 상기 도전층(10)의 구조화 후에 상기 도전층에 남아있고, 상기 도전층(10)과 디포짓되는 추가 층(120) 사이에서 접착층으로 사용되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 층(15)의 두께가 포토리소그래피에 의한 구조화시 반사를 감소시키기 위해 에칭 마스크(25)에 매칭되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,실리콘 층(135)이 도전층(100)을 보호하는 에칭 스톱으로 사용되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 실리콘 층(15)이 비정질 또는 다결정인 것을 특징으로 하는 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 실리콘 층(15)이 도핑되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,실리콘 층(200)이 도전층(215) 및 유전체(210)로 이루어진 층 시퀀스의 선택적인 에칭시 하드 마스크로 사용되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 도전층(215)이 금속층(215)인 것을 특징으로 하는 방법.
- 제 8 항에 있어서,상기 금속층(215)이 백금, 이리듐, 팔라듐, 루테늄 또는 상기 금속 중 적어도 하나로 구성된 합금으로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 도전층(215)이 이리듐 산화물 또는 루테늄 산화물로 이루어지는 것을 특징으로 하는 방법.
- 반도체 기판에 배치된 도전층(215)을 포함하는 반도체 부품에 있어서,상기 도전층(215)이 접착층으로서 실리콘 층(220)의 중간 층 하부에서 추가층(225,235)과 결합되고,상기 도전층(215)이 백금, 이리듐, 팔라듐, 루테늄 또는 상기 금속 중 적어도 하나로 구성된 합금 또는 이리듐 산화물 또는 루테늄 산화물로 이루어지는 것을 특징으로 하는 반도체 부품.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19828969A DE19828969A1 (de) | 1998-06-29 | 1998-06-29 | Verfahren zur Herstellung von Halbleiterbauelementen |
| DE19828969.3 | 1998-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010072659A true KR20010072659A (ko) | 2001-07-31 |
| KR100604708B1 KR100604708B1 (ko) | 2006-07-28 |
Family
ID=7872383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020007015076A KR100604708B1 (ko) | 1998-06-29 | 1999-06-16 | 반도체 부품 제조 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6468896B2 (ko) |
| EP (1) | EP1099251A2 (ko) |
| JP (1) | JP2003519434A (ko) |
| KR (1) | KR100604708B1 (ko) |
| CN (1) | CN1280878C (ko) |
| DE (1) | DE19828969A1 (ko) |
| TW (1) | TW432534B (ko) |
| WO (1) | WO2000001010A2 (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3759367B2 (ja) * | 2000-02-29 | 2006-03-22 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| US6689682B1 (en) * | 2000-08-11 | 2004-02-10 | Advanced Micro Devices, Inc. | Multilayer anti-reflective coating for semiconductor lithography |
| DE10207130B4 (de) * | 2002-02-20 | 2007-09-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht |
| DE10229463B4 (de) * | 2002-07-01 | 2008-12-11 | Qimonda Ag | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
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| US7323417B2 (en) * | 2004-09-21 | 2008-01-29 | Molecular Imprints, Inc. | Method of forming a recessed structure employing a reverse tone process |
| US7307118B2 (en) | 2004-11-24 | 2007-12-11 | Molecular Imprints, Inc. | Composition to reduce adhesion between a conformable region and a mold |
| US8076386B2 (en) | 2004-02-23 | 2011-12-13 | Molecular Imprints, Inc. | Materials for imprint lithography |
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| US7282550B2 (en) * | 2004-08-16 | 2007-10-16 | Molecular Imprints, Inc. | Composition to provide a layer with uniform etch characteristics |
| US7547504B2 (en) | 2004-09-21 | 2009-06-16 | Molecular Imprints, Inc. | Pattern reversal employing thick residual layers |
| US7205244B2 (en) | 2004-09-21 | 2007-04-17 | Molecular Imprints | Patterning substrates employing multi-film layers defining etch-differential interfaces |
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| US7759407B2 (en) | 2005-07-22 | 2010-07-20 | Molecular Imprints, Inc. | Composition for adhering materials together |
| US8557351B2 (en) | 2005-07-22 | 2013-10-15 | Molecular Imprints, Inc. | Method for adhering materials together |
| US7259102B2 (en) * | 2005-09-30 | 2007-08-21 | Molecular Imprints, Inc. | Etching technique to planarize a multi-layer structure |
| US8980706B2 (en) * | 2008-09-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double treatment on hard mask for gate N/P patterning |
| US8415010B2 (en) * | 2008-10-20 | 2013-04-09 | Molecular Imprints, Inc. | Nano-imprint lithography stack with enhanced adhesion between silicon-containing and non-silicon containing layers |
| JP5827939B2 (ja) | 2012-12-17 | 2015-12-02 | 東京エレクトロン株式会社 | 成膜方法、プログラム、コンピュータ記憶媒体及び成膜装置 |
| JP5871844B2 (ja) | 2013-03-06 | 2016-03-01 | 東京エレクトロン株式会社 | 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
| JP2014175357A (ja) | 2013-03-06 | 2014-09-22 | Tokyo Electron Ltd | 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561533A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Method of photoetching |
| US5677111A (en) * | 1991-12-20 | 1997-10-14 | Sony Corporation | Process for production of micropattern utilizing antireflection film |
| JPH06140396A (ja) * | 1992-10-23 | 1994-05-20 | Yamaha Corp | 半導体装置とその製法 |
| US5348894A (en) * | 1993-01-27 | 1994-09-20 | Texas Instruments Incorporated | Method of forming electrical connections to high dielectric constant materials |
| US5441914A (en) * | 1994-05-02 | 1995-08-15 | Motorola Inc. | Method of forming conductive interconnect structure |
| US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| US5545588A (en) * | 1995-05-05 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of using disposable hard mask for gate critical dimension control |
| US5700737A (en) * | 1996-02-26 | 1997-12-23 | Taiwan Semiconductor Manufactured Company Ltd. | PECVD silicon nitride for etch stop mask and ozone TEOS pattern sensitivity elimination |
| DE19806211C2 (de) | 1998-02-16 | 2000-11-02 | Bosch Gmbh Robert | Sensor in Dünnfilmbauweise |
-
1998
- 1998-06-29 DE DE19828969A patent/DE19828969A1/de not_active Withdrawn
-
1999
- 1999-06-02 TW TW088109120A patent/TW432534B/zh not_active IP Right Cessation
- 1999-06-16 EP EP99939349A patent/EP1099251A2/de not_active Withdrawn
- 1999-06-16 WO PCT/DE1999/001770 patent/WO2000001010A2/de not_active Application Discontinuation
- 1999-06-16 JP JP2000557497A patent/JP2003519434A/ja active Pending
- 1999-06-16 CN CNB998104965A patent/CN1280878C/zh not_active Expired - Fee Related
- 1999-06-16 KR KR1020007015076A patent/KR100604708B1/ko not_active IP Right Cessation
-
2000
- 2000-12-29 US US09/751,961 patent/US6468896B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000001010A3 (de) | 2002-10-03 |
| US6468896B2 (en) | 2002-10-22 |
| CN1280878C (zh) | 2006-10-18 |
| DE19828969A1 (de) | 1999-12-30 |
| WO2000001010A2 (de) | 2000-01-06 |
| KR100604708B1 (ko) | 2006-07-28 |
| US20010024873A1 (en) | 2001-09-27 |
| CN1357156A (zh) | 2002-07-03 |
| EP1099251A2 (de) | 2001-05-16 |
| TW432534B (en) | 2001-05-01 |
| JP2003519434A (ja) | 2003-06-17 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130711 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
Payment date: 20140711 Year of fee payment: 9 |
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| FPAY | Annual fee payment |
Payment date: 20150709 Year of fee payment: 10 |
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| FPAY | Annual fee payment |
Payment date: 20160616 Year of fee payment: 11 |
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