KR20010063763A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 트렌치식각 또는 비아콘택식각 또는 듀얼다마신공정을 이용하여 금속배선을 형성할 때 캐핑절연막/무기저유전물질(organic low-k dielectric material)/하드마스크용 절연막을 피식각층으로 사용하는 경우 감광막 패턴을 식각마스크로 상기 하드마스크용 절연막과 무기저유전체물질을 식각한 후, 상기 감광막 패턴을 제거하고 세정공정을 실시한 다음, 전체표면 상부에 산화막 또는 SiO2계열의 유기저유전물질(inorganic low-k dielectric material)을 전면에 형성한 후 전면식각하여 스페이서를 형성하는 동시에 상기 캐핑절연막을 식각함으로써 상기 무기저유전물질의 식각면이 노출되어 기존에 사용되던 습식 케미칼(wet chemical)으로 제거하기 어려운 폴리머가 발생되는 것을 방지하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 금속배선 형성공정에서 무기 저유전물질을 층간절연막으로 사용하는 경우 산화막계열의 층간절연막을 증착 및 전면식각하는 공정을 추가로 실시하여 기존의 습식 케미칼(wet chemical)을 사용한 세정공정을 실시할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수 ]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
상기에서 식각방지막을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 다마신공정을 사용하여 콘택홀을 형성할 때 층간절연막으로 무기 저유전물질을 사용하는 경우에 트렌치식각, 비아콘택 식각 및 듀얼 다마신식각공정을 진행할 때 금속배선 상부의 하드마스크 및 캐핑절연막을 식각하는 과정에서 사이드월에 금속성 폴리머가 발생하게 된다. 상기 폴리머는 기존의 층간절연막으로 산화막 계열의 유전체를 사용하는 경우와는 다르다. 즉, 무기 저유전물질이 카본(carbon), 수소(hydrogen) 등의 무기성분으로 되어 있어서, 무기성분이 비아콘택 식각공정에서 발생하는 폴리머의 성분에 포함되어 기존의 층간절연막으로 산화막계열의 유전체를 사용하는 경우 사용하던 ACT935, EKC 830 등의 습식 케미칼(wet chemical)을 사용하면 상기 폴리머가 잘 제거되지 않기 때문에 새로운 습식 케미칼을 사용해야 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부의 금속배선이 노출되기 전에 무기 저유전물질을 산화막계열의 유전체로 캐핑시켜 금속배선이 노출되는 과정에서 발생하는 폴리머의 성분이 기존의 층간절연막으로 산화막계열의 유전체를 사용하는 경우와 유사하게 하여 기존의 습식 케미칼을 사용한 세정공정을 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3f 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11, 21, 31 : 반도체기판 12, 33 : 제1층간절연막
13, 22, 32 : 확산방지막 14, 23 : 금속배선
15, 24, 34 : 캐핑절연막 16, 25, 35 : 제2층간절연막
17, 26 : 하드마스크용 절연막 18, 27 : 감광막패턴
19a, 28a : 산화막 19b, 28b : 산화막 스페이서
36 : 제1하드마스크용 절연막 37 : 제1감광막 패턴
38 : 제3층간절연막 39 : 제2하드마스크용 절연막
40 : 제2감광막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
캐핑절연막, 무기저유전물질으로 형성된 층간절연막 및 하드마스크용 절연막의 적층구조를 식각하는 공정을 포함하는 반도체소자의 제조방법에 있어서,
절연기판 상부에 확산방지막과 하부금속배선을 형성하는 공정과,
전체표면 상부에 캐핑절연막, 무기저유전물질으로 형성된 층간절연막 및 하드마스크용 절연막을 형성하는 공정과,
상기 하드마스크용 절연막 상부에 패턴으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 하드마스크용 절연막과 층간절연막을 식각하여 하드마스크용 절연막 패턴과 층간절연막 패턴을 형성하는 공정과,
상기 감광막 패턴을 제거하고, 1차세정공정을 실시하는 공정과,
전체표면 상부에 산화막을 형성하고 전면식각공정을 실시하여 상기 하드마스크용 절연막 패턴과 층간절연막 패턴의 식각면에 산화막 스페이서를 형성하는 동시에 상기 캐핑절연막을 식각하여 상기 하부금속배선을 노출시키는 공정과,
2차세정공정을 실시하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 금속배선으로 예정되는 부분을 노출시키는 트렌치식각공정을 진행하는 과정을 도시한다.
먼저, 반도체기판 (11) 상부에 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택홀(도시안됨)이 구비된 제1층간절연막(12)을 형성한다.
다음, 전체표면 상부에 소정 두께의 확산방지막(13)을 형성하고, 상기 확산방지막(13) 상부에 금속층을 형성한 후 상기 금속층과 확산방지막(13)을 식각하여상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(14)를 형성한다.
그 다음, 전체표면 상부에 캐핑절연막(15), 제2층간절연막(16) 및 하드마스크용 절연막(17)을 순차적으로 적층하고, 상기 하드마스크용 절연막(17) 상부에 금속배선으로 예정되는 부분을 노출시키는 감광막 패턴(18)을 형성한다. 이때, 상기 제2층간절연막(16)은 FLARE2.0, SILK 등의 무기 저유전물질을 사용하여 형성하고, 상기 하드마스크용 절연막(17)은 SiO2막또는 SiN막 또는 SiON막 등으로 형성한다. (도 1a 참조)
다음, 상기 감광막 패턴(18)을 식각마스크로 상기 하드마스크용 절연막(17)과 제2층간절연막(16)을 식각한 후, 상기 감광막 패턴(18)을 제거한다. 이때, 상기 하드마스크용 절연막(17)은 CF계열의 식각가스를 이용하여 제거하고, 무기 저유전물질인 제2층간절연막(16)은 O2/Ar/N2혼합가스를 이용하여 제거한다. 상기 식각공정시 폴리머의 발생을 억제하기 위하여 바이어스 파워(bias power)는 10 ∼ 300W로 인가하거나 소오스파워(source power)에 대비하여 1 ∼ 20% 로 인가하여 스퍼터링효과를 최소화시킨다.
그 다음, ACT935, EKC 830등의 습식 케미칼으로 1차 세정공정을 실시하여 상기 제2층간절연막(16)의 식각공정에서 발생한 폴리머를 제거한다. 이때, 상기 1차 세정공정은 탈이온수(deionized water)만을 사용하여 실시할 수 있다. 또한, 상기 제2층간절연막(16)을 O2/N2혼합가스를 사용하여 식각하는 경우 인시튜(in-situ)로 CF4/Ar/O2혼합가스를 사용하여 폴리머를 제거하여 1차 세정공정을 대신할 수 있다.(도 1b 참조)
다음, 전체표면 상부에 산화막(19a)을 소정 두께 형성하고, 전면식각공정을 실시하여 상기 하드마스크용 절연막(17) 및 제2층간절연막(16)의 식각면에 산화막 스페이서(19b)를 형성하는 동시에 상기 캐핑절연막(15)을 식각하여 상기 비아콘택(14)을 노출시킨다. 여기서, 상기 산화막은 SiO2, SiON 및 SiO2계열의 유기 저유전물질(inorganic low-k dielectric material)로 이루어지는 군에서 임의로 선택된 하나를 사용하여 형성할 수 있고, 상기 제2층간절연막(16)이 노출되지 않게 한다. 상기 SiO2계열의 유기 저유전물질은 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP 및 FSG 로 구성된다. (도 1c, 도 1d 참조)
그 다음, 금속층을 형성한 후 CMP공정으로 제거하여 상기 금속배선 콘택플러그(14)와 접속되는 금속배선(도시안됨)을 형성한다.
도 2a 내지 도 2d 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 제1실시예와 같은 방법으로 비아콘택을 형성하는 공정을 도시한다.
도 3a 내지 도 3f 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 제1실시예와 같은 방법으로 듀얼 다마신공정을 사용하여 금속배선을 형성하는 공정을 도시한다.
상기 듀얼 다마신공정을 사용하는 경우 도 3f 의 ⓐ부분과 같이 제1하드마스크용 절연막(36)의 두께가 얇아질 위험이 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트렌치식각 또는 비아콘택식각 또는 듀얼다마신공정을 이용하여 금속배선을 형성할 때 캐핑절연막/무기저유전물질(organic low-k dielectric material)/하드마스크용 절연막을 피식각층으로 사용하는 경우 감광막 패턴을 식각마스크로 상기 하드마스크용 절연막과 무기저유전체물질을 식각한 후, 상기 감광막 패턴을 제거하고 세정공정을 실시한 다음, 전체표면 상부에 산화막 또는 SiO2계열의 유기저유전물질(inorganic low-k dielectric material)을 전면에 형성한 후 전면식각하여 스페이서를 형성하는 동시에 상기 캐핑절연막을 식각함으로써 상기 무기저유전물질의 식각면이 노출되어 기존에 사용되던 습식 케미칼(wet chemical)으로 제거하기 어려운 폴리머가 발생되는 것을 방지하여 별도의 세정용액을 필요로 하지 않는 이점이 있다.
Claims (9)
- 캐핑절연막, 무기저유전물질으로 형성된 층간절연막 및 하드마스크용 절연막의 적층구조를 식각하는 공정을 포함하는 반도체소자의 제조방법에 있어서,절연기판 상부에 확산방지막과 하부금속배선을 형성하는 공정과,전체표면 상부에 캐핑절연막, 무기저유전물질으로 형성된 층간절연막 및 하드마스크용 절연막을 형성하는 공정과,상기 하드마스크용 절연막 상부에 패턴으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용한 식각공정으로 하드마스크용 절연막과 층간절연막을 식각하여 하드마스크용 절연막 패턴과 층간절연막 패턴을 형성하는 공정과,상기 감광막 패턴을 제거하고, 1차세정공정을 실시하는 공정과,전체표면 상부에 산화막을 형성하고 전면식각공정을 실시하여 상기 하드마스크용 절연막 패턴과 층간절연막 패턴의 식각면에 산화막 스페이서를 형성하는 동시에 상기 캐핑절연막을 식각하여 상기 하부금속배선을 노출시키는 공정과,2차세정공정을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 FLARE2.0 또는 SILK와 같은 무기 저유전물질을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크용 절연막은 SiO2막, SiN막 및 SiON막으로 이루어지는 군에서 임의로 선택되는 하나로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크용 절연막은 CF계열의 식각가스를 이용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막과 하드마스크용 절연막은 10 ∼ 300W의 바이어스 파워를 인가하여 식각하거나, 소오스파워에 대비하여 1 ∼ 20% 의 바이어스 파워를 인가하여 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 1차 세정공정은 ACT935, EKC 830등의 습식 케미칼 또는 탈이온수를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막을 O2/N2혼합가스를 사용하여 식각하는 경우 인시튜로 CF4/Ar/O2혼합가스를 사용하여 폴리머를 제거하여 1차 세정공정을 대신하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 SiO2, SiON 및 SiO2계열의 유기 저유전물질(inorganic low-k dielectric material)로 이루어지는 군에서 임의로 선택된 하나를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 SiO2계열의 유기 저유전물질은 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP 및 FSG로 구성되는 것을 특징으로 하는 반도체소자의 제조방법.
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|---|---|---|---|---|
| KR100447325B1 (ko) * | 2002-12-13 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성 방법 |
| KR100456829B1 (ko) * | 2002-06-17 | 2004-11-10 | 삼성전자주식회사 | 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법 |
| KR100751698B1 (ko) * | 2006-07-12 | 2007-08-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 구조물 및 이의 제조 방법 |
| KR100906306B1 (ko) * | 2002-06-25 | 2009-07-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리 배선 형성 방법 |
| KR100937331B1 (ko) * | 2002-06-25 | 2010-01-18 | 매그나칩 반도체 유한회사 | 반도체 소자의 층간 절연막 |
-
1999
- 1999-12-24 KR KR1019990061850A patent/KR20010063763A/ko not_active Application Discontinuation
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