KR20010063273A - Semiconductor ic test system of testing multiple ic using a single ic testing machine - Google Patents
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Abstract
Description
본 발명은 단일 IC 테스터를 이용하여 복수 개의 IC들을 테스트하는 시스템에 관한 것으로, 단일 IC 테스터를 이용하여 복수 개의 IC들을 순차적으로 테스트함으로써 테스트 소요 시간을 줄일 수 있는 반도체 집적 회로 테스트 시스템에 관한 것이다.The present invention relates to a system for testing a plurality of ICs using a single IC tester, and more particularly to a semiconductor integrated circuit test system capable of reducing test time by sequentially testing a plurality of ICs using a single IC tester.
집적 회로(integrated circuit; IC) 칩을 제조하는데 있어서, 설계한 의도대로 집적 회로가 동작하는 지의 여부를 테스트하는 것은 매우 중요한 공정이다. 이러한 테스트 공정을 수행하기 위해서는 반도체 테스트 장비(ATE)와, 상기 테스트 장비와 집적 회로 칩을 전기적으로 연결시키는 테스트 보드(test board)가 필요하다. 상기 테스트 보드는 상기 테스트 장비로부터 제공되는 전기적인 신호를 집적 회로로 전달하는 역할을 한다. 상기 테스트 장비는 일군의 명령들을 집적 회로로 제공하고 이 때 집적 회로의 반응과 기대값을 비교하여 집적 회로의 불량 여부를 판단한다.In the manufacture of integrated circuit (IC) chips, it is a very important process to test whether the integrated circuit operates as designed. In order to perform such a test process, a semiconductor test equipment (ATE) and a test board for electrically connecting the test equipment and the integrated circuit chip are required. The test board serves to transfer an electrical signal provided from the test equipment to an integrated circuit. The test equipment provides a group of instructions to the integrated circuit, and then compares the response and the expected value of the integrated circuit to determine whether the integrated circuit is defective.
집적 회로의 테스트 소요 시간은 반도체 장치로 신호를 전달하고 그에 대한 반응을 기다리는 실제 테스트 시간보다 반도체 장치를 테스트 보드에 탑재하고 거기로부터 반도체 장치를 제거하는데 소요되는 시간이 더 많은 비중을 차지한다. 종래에는 이러한 테스트 소요 시간을 줄이기 위해서 병렬 테스트(parallel test) 방법을 이용하였다.The test lead time of an integrated circuit takes more time to mount the semiconductor device on the test board and to remove the semiconductor device from the actual test time to transmit a signal to the semiconductor device and wait for a response. In the past, a parallel test method was used to reduce the test time.
도 1은 종래의 방법에 따라 병렬 테스트를 수행하기 위해 테스트 보드 상에 복수 개의 집적 회로 칩들을 탑재한 것을 보여주는 도면이다.1 is a diagram showing a plurality of integrated circuit chips mounted on a test board for performing parallel test according to a conventional method.
도 1을 참조하면, 테스트 보드(10) 상에 집적 회로 칩들(21 ~ 23)이 일렬로나란하게 배열되어 있다. 상기 집적 회로 칩(21)은 다수 개의 입/출력 핀들(AD1 ~ AD6, I01 및 I02)을 가지며, 상기 집적 회로 칩(21)의 입/출력 핀들(AD1 ~ AD6, I01 및 I02) 각각은 반도체 테스트 장비(미 도시됨)의 채널들(CH1 ~ CH6, IO(1) 및 IO(2))과 연결된다. 집적 회로 칩(22)은 다수 개의 입/출력 핀들(AD1 ~ AD6, I01 및 I02)을 가지며, 상기 집적 회로 칩(22)의 입/출력 핀들(AD1 ~ AD6, I01 및 I02) 각각은 반도체 테스트 장비(미 도시됨)의 채널들(CH7 ~ CH12, IO(3) 및 IO(4))과 연결된다. 그리고 집적 회로 칩(23)은 다수 개의 입/출력 핀들(AD1 ~ AD6, I01 및 I02)을 가지며, 상기 집적 회로 칩(23)의 입/출력 핀들(AD1 ~ AD6, I01 및 I02) 각각은 반도체 테스트 장비(미 도시됨)의 채널들(CH13 ~ CH18, IO(2N-1) 및 IO(2N))과 연결된다.Referring to FIG. 1, integrated circuit chips 21 to 23 are arranged side by side on the test board 10. The integrated circuit chip 21 has a plurality of input / output pins AD1 to AD6, I01 and I02, and each of the input / output pins AD1 to AD6, I01 and I02 of the integrated circuit chip 21 is a semiconductor. It is connected to the channels CH1 to CH6, IO (1) and IO (2) of the test equipment (not shown). The integrated circuit chip 22 has a plurality of input / output pins AD1 to AD6, I01 and I02, and each of the input / output pins AD1 to AD6, I01 and I02 of the integrated circuit chip 22 is a semiconductor test. It is connected to the channels CH7 to CH12, IO (3) and IO (4) of the equipment (not shown). The integrated circuit chip 23 has a plurality of input / output pins AD1 to AD6, I01 and I02, and each of the input / output pins AD1 to AD6, I01 and I02 of the integrated circuit chip 23 is a semiconductor. It is connected to the channels CH13 to CH18, IO 2N-1 and IO 2N of the test equipment (not shown).
이와 같이, 하나의 테스트 보드(10) 상에 탑재된 다수 개의 집적 회로 칩들(21 ~ 23)을 병렬로 테스트하면 테스트 수행 시간을 단축할 수 있다. 그러나, 상기 집적 회로 칩들에 구비된 입/출력 핀들을 반도체 테스트 장비와 연결하기 위해서는 반도체 테스트 장비에 다수 개의 채널들을 구비해야 한다. 이는 일반적으로 고가인 반도체 테스트 장비의 가격을 더욱 상승시키는 요인이 된다.As such, when a plurality of integrated circuit chips 21 to 23 mounted on one test board 10 are tested in parallel, a test execution time may be shortened. However, in order to connect the input / output pins provided in the integrated circuit chips with the semiconductor test equipment, a plurality of channels must be provided in the semiconductor test equipment. This further increases the price of expensive semiconductor test equipment.
이러한 문제를 해결하고자 제시된 종래의 방법이 도 2에 도시되어 있다.The conventional method proposed to solve this problem is shown in FIG.
도 2를 참조하면, 집적 회로 칩들(41, 42, 43) 각각의 어드레스 핀들(AD1 ~ AD6)은 반도체 테스트 장치의 채널들(CH1 ~ CH6)과 연결된다. 상기 집적 회로 칩(41)의 입/출력 핀들(IO1, IO2)은 상기 반도체 테스트 장치의 입/출력 단자들(IO(1), IO(2))과 각각 연결된다. 상기 집적 회로 칩(42)의 입/출력핀들(IO1, IO2)은 상기 반도체 테스트 장치의 입/출력 단자들(IO(3), IO(4))과 각각 연결된다. 상기 집적 회로 칩(43)의 입/출력 핀들(IO1, IO2)은 상기 반도체 테스트 장치의 입/출력 단자들(IO(2N-1), IO(2N))과 각각 연결된다.2, the address pins AD1 to AD6 of each of the integrated circuit chips 41, 42, and 43 are connected to the channels CH1 to CH6 of the semiconductor test device. Input / output pins IO1 and IO2 of the integrated circuit chip 41 are connected to input / output terminals IO1 and IO2 of the semiconductor test device, respectively. Input / output pins IO1 and IO2 of the integrated circuit chip 42 are connected to input / output terminals IO3 and IO4 of the semiconductor test device, respectively. Input / output pins IO1 and IO2 of the integrated circuit chip 43 are connected to input / output terminals IO 2N-1 and IO 2N of the semiconductor test device, respectively.
즉, 반도체 테스트 장치의 채널들(CH1 ~ CH6)은 다수 개의 집적 회로 칩들(41, 42, 43)이 공유함으로써 병렬 테스트시 필요한 반도체 테스트 장치의 채널 수를 줄였다. 그러나, 상기 집적 회로 칩들(41, 42, 43)의 입/출력 핀들(I01, IO2)은 반도체 테스트 장치의 독립적인 입/출력 단자들(IO(1) ~ IO(2N))과 연결해야 하므로 하나의 집적 회로 칩을 테스트할 때에 비해 반도체 테스트 장치의 채널 수가 더 필요하다는 단점이 있다.That is, the channels CH1 to CH6 of the semiconductor test apparatus are shared by the plurality of integrated circuit chips 41, 42, and 43, thereby reducing the number of channels of the semiconductor test apparatus required for parallel testing. However, the input / output pins I01 and IO2 of the integrated circuit chips 41, 42, and 43 must be connected to the independent input / output terminals IO (1) to IO (2N) of the semiconductor test device. There is a disadvantage in that the number of channels of the semiconductor test apparatus is required more than when testing one integrated circuit chip.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 단일 칩 테스트 장치의 채널 수를 증가시키지 않고도 다수 개의 반도체 장치들을 테스트할 수 있는 반도체 집적 회로 테스트 시스템을 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor integrated circuit test system capable of testing a plurality of semiconductor devices without increasing the number of channels of a single chip test device, which has been proposed to solve the above-mentioned problems.
도 1은 종래의 방법에 따라 병렬 테스트를 수행하기 위해 테스트 보드 상에 복수 개의 집적 회로 칩들을 탑재한 것을 보여주는 도면;1 shows a plurality of integrated circuit chips mounted on a test board for performing parallel testing according to a conventional method;
도 2는 종래 기술의 다른 예로써 테스트 보드 상에 복수 개의 집적 회로 칩들을 탑재한 것을 보여주는 도면;2 is a view showing a plurality of integrated circuit chips mounted on a test board as another example of the prior art;
도 3은 본 발명의 바람직한 실시예에 따른 반도체 집적 회로 테스트 시스템을 보여주는 도면; 그리고3 shows a semiconductor integrated circuit test system according to a preferred embodiment of the present invention; And
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 테스트 시스템을 보여주는 도면이다.4A and 4B illustrate a semiconductor integrated circuit test system according to another exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
110, 210 : 테스트 보드 121, 122, 221 ~ 222 : 집적 회로110, 210: test board 121, 122, 221-222: integrated circuit
140, 230 : 디코더140, 230: Decoder
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 집적 회로 테스트 시스템은 다수 개의 채널들을 가지는 테스트 장비, 테스트 보드, 스위칭 수단들 그리고 반도체 집적 회로 선택 수단을 포함한다. 상기 테스트 보드는 두 개 이상의 반도체 집적 회로들을 탑재할 수 있고, 탑재된 반도체 집적 회로들의 동일한 입/출력 단자들과 상기 테스트 장비의 채널들 가운데 대응하는 하나의 채널이 각각 결선되어 있다. 상기 스위칭 수단들은 대응하는 선택 신호에 응답하여 상기 테스트 보드에 탑재된 반도체 집적 회로들 각각의 입/출력 단자들과 상기 테스트 장비의 채널들 사이를 연결/비연결한다. 상기 반도체 집적 회로 선택 수단은 상기 테스트 보드에 탑재된 반도체 집적 회로들을 순차적으로 선택하고, 선택된 반도체 집적 회로의 입/출력 단자들과 상기 채널들 사이를 연결하기 위한 상기 선택 신호들을 발생한다.According to one aspect of the present invention for achieving the object of the present invention as described above, the semiconductor integrated circuit test system includes a test equipment having a plurality of channels, a test board, switching means and a semiconductor integrated circuit selection means. The test board may include two or more semiconductor integrated circuits, and the same input / output terminals of the mounted semiconductor integrated circuits and a corresponding channel among the channels of the test equipment are connected to each other. The switching means connect / disconnect between the input / output terminals of each of the semiconductor integrated circuits mounted on the test board and the channels of the test equipment in response to a corresponding selection signal. The semiconductor integrated circuit selecting means sequentially selects semiconductor integrated circuits mounted on the test board, and generates the selection signals for connecting between input / output terminals and the channels of the selected semiconductor integrated circuit.
바람직한 실시예에 있어서, 상기 반도체 집적 회로 선택 수단은, 어느 한 시점에 상기 테스트 보드에 탑재된 반도체 집적 회로들 가운데 오직 하나의 집적 회로를 선택한다.In a preferred embodiment, the semiconductor integrated circuit selecting means selects only one integrated circuit among the semiconductor integrated circuits mounted on the test board at any point in time.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 반도체 집적 회로 테스트 시스템은 일군 및 타군으로 나누어지는 다수 개의 채널들을 가지는 테스트 장비, 테스트 보드, 스위칭 수단 그리고 반도체 집적 회로 선택 수단을 포함한다.According to another aspect of the present invention for achieving the object of the present invention, a semiconductor integrated circuit test system includes test equipment, test boards, switching means and semiconductor integrated circuit selection means having a plurality of channels divided into one group and another group. .
상기 테스트 보드는 두 개 이상의 반도체 집적 회로들을 탑재할 수 있고, 탑재된 반도체 집적 회로들 가운데 일군의 집적 회로들의 동일한 입/출력 단자들과 상기 일군의 채널들 가운데 대응하는 하나의 채널이 각각 결선되고, 타군의 집적 회로들의 동일한 입/출력 단자들과 상기 타군의 채널들 가운데 대응하는 하나의 채널이 각각 결선되어 있다. 상기 스위칭 수단들은 대응하는 선택 신호에 응답하여 상기 테스트 보드에 탑재된 반도체 집적 회로들 각각의 입/출력 단자들과 상기 테스트 장비의 채널들 사이를 연결/비연결한다. 상기 반도체 집적 회로 선택 수단은 상기 테스트 보드에 탑재된 반도체 집적 회로들을 순차적으로 선택하고, 선택된 반도체 집적 회로의 입/출력 단자들과 상기 채널들 사이를 연결하기 위한 상기 선택 신호들을 발생한다.The test board may include two or more semiconductor integrated circuits, and the same input / output terminals of a group of integrated circuits among the mounted semiconductor integrated circuits and a corresponding channel of the group of channels may be connected, respectively. The same input / output terminals of the other group of integrated circuits and one channel corresponding to the other group of channels are connected to each other. The switching means connect / disconnect between the input / output terminals of each of the semiconductor integrated circuits mounted on the test board and the channels of the test equipment in response to a corresponding selection signal. The semiconductor integrated circuit selecting means sequentially selects semiconductor integrated circuits mounted on the test board, and generates the selection signals for connecting between input / output terminals and the channels of the selected semiconductor integrated circuit.
(작용)(Action)
이와 같은 장치에 의하면 하나의 테스트 보드에 탑재된 다수 개의 반도체 장치들을 순차적으로 테스트함으로써 테스트 수행 시간이 감소된다.According to such a device, a test execution time is reduced by sequentially testing a plurality of semiconductor devices mounted on one test board.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 4를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 to 4.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 집적 회로 테스트 시스템을 보여주는 도면이다.3 illustrates a semiconductor integrated circuit test system in accordance with a preferred embodiment of the present invention.
도 3을 참조하면, 상기 반도체 집적 회로 테스트 시스템은 테스트 보드(110), 디코더(130) 그리고 도면에 도시되지는 않았으나 다수 개의 채널들을 구비한 반도체 집적 회로 테스트 장비를 포함한다.Referring to FIG. 3, the semiconductor integrated circuit test system includes a test board 110, a decoder 130, and semiconductor integrated circuit test equipment having a plurality of channels, although not shown in the drawing.
상기 테스트 보드(110)에는 두 개의 반도체 집적 회로들(121, 122)이 탑재된다. 상기 반도체 집적 회로들(121, 122) 각각은 외부로부터 어드레스 및 데이터를 입력받거나 또는 어드레스 및 데이터를 외부로 출력하기 위한 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)을 구비한다. 상기 반도체 집적 회로(121)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)과 상기 반도체 집적 회로 테스트 장비(미 도시됨)의 채널들(CH1 ~ CH6, IO(1) 및 IO(2)) 사이에는 스위치들(SW11 ~ W18)이 각각 연결된다. 단, 반도체 집적 회로들의 동일한 이름을 갖는 단자들은 모두 동일한 채널과 연결된다. 상기 반도체 집적 회로(122)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)과 상기 반도체 집적 회로 테스트 장비(미 도시됨)의 채널들(CH1 ~ CH6, IO(1) 및 IO(2)) 사이에도 스위치들(S211 ~ W28)이 각각 연결된다. 상기 스위치들(SW11 ~ SW18 및 SW21 ~ SW28)은 상기 디코더(130)로부터 출력되는 신호들에 의해 각각 제어되어 온/오프된다.Two semiconductor integrated circuits 121 and 122 are mounted on the test board 110. Each of the semiconductor integrated circuits 121 and 122 includes input / output terminals AD1 to AD6, IO1, and IO2 for receiving an address and data from the outside or outputting the address and data to the outside. Input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuit 121 and channels CH1 to CH6, IO1 and IO2 of the semiconductor integrated circuit test equipment (not shown). Between)) switches SW11 to W18 are connected respectively. However, terminals having the same name of semiconductor integrated circuits are all connected to the same channel. Input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuit 122 and channels CH1 to CH6, IO1 and IO2 of the semiconductor integrated circuit test equipment (not shown). The switches S211 to W28 are connected to each other). The switches SW11 to SW18 and SW21 to SW28 are controlled on and off by the signals output from the decoder 130, respectively.
상기 디코더(130)는 상기 반도체 집적 회로 테스트 장비로부터 제공되는 선택 신호(S)에 응답하여 상기 집적 회로들(121, 122) 가운데 하나를 선택하기 위한 신호들(A1, A2)을 출력한다. 즉, 상기 테스트 보드(110) 상에 상기 반도체 집적 회로들(121, 122)이 탑재되면, 상기 디코더(130)는 탑재된 반도체 집적 회로들(121, 122)을 순차적으로 하나씩 선택하기 위한 신호들(A1, A2)을 출력한다.The decoder 130 outputs signals A1 and A2 for selecting one of the integrated circuits 121 and 122 in response to the selection signal S provided from the semiconductor integrated circuit test equipment. That is, when the semiconductor integrated circuits 121 and 122 are mounted on the test board 110, the decoder 130 signals for sequentially selecting the mounted semiconductor integrated circuits 121 and 122 one by one. Outputs (A1, A2).
예를 들어, 상기 디코더(130)로부터 출력되는 신호들(A1, A2) 가운데 제 1 신호(A1)가 활성화되고(예를 들면, 하이 레벨) 제 2 신호(A2)가 비활성화되면(예를 들면, 로우 레벨), 상기 스위치들(SW11 ~ SW18)은 온되고, 상기 스위치들(SW21 ~ SW28)은 오프된다. 따라서, 상기 반도체 집적 회로(121)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)과 상기 반도체 집적 회로 테스트 장비의 채널들(CH1 ~ CH6, IO(1) 및 IO(2))이 각각 연결되어 상기 반도체 집적 회로(121)에 대한 테스트가 수행된다. 계속해서, 상기 디코더(130)로부터 출력되는 신호들(A1, A2) 가운데 제 1 신호(A1)가 비활성화되고(예를 들면, 로우 레벨) 제 2 신호(A2)가 활성화되면(예를 들면, 하이 레벨), 상기 스위치들(SW11 ~ SW18)은 오프되고, 상기 스위치들(SW21 ~ SW28)은 온된다. 따라서, 상기 반도체 집적 회로(122)의 입/출력 단자들(AD1 ~AD6, IO1 및 IO2)과 상기 반도체 집적 회로 테스트 장비의 채널들(CH1 ~ CH6, IO(1) 및 IO(2))이 각각 연결되어 상기 반도체 집적 회로(122)에 대한 테스트가 수행된다.For example, when the first signal A1 is activated (for example, high level) and the second signal A2 is inactivated (for example, among the signals A1 and A2 output from the decoder 130), , Low level), the switches SW11 to SW18 are on, and the switches SW21 to SW28 are off. Accordingly, the input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuit 121 and the channels CH1 to CH6, IO (1) and IO (2) of the semiconductor integrated circuit test equipment are connected. Each connection is performed to test the semiconductor integrated circuit 121. Subsequently, if the first signal A1 is deactivated (for example, low level) and the second signal A2 is activated (for example, among the signals A1 and A2 output from the decoder 130), High level), the switches SW11 to SW18 are turned off, and the switches SW21 to SW28 are turned on. Therefore, input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuit 122 and channels CH1 to CH6, IO (1) and IO (2) of the semiconductor integrated circuit test equipment are connected. Each connection is performed to test the semiconductor integrated circuit 122.
반도체 집적 회로 칩을 테스트하는데 있어서 소요되는 시간은 크게 세 부분으로 나눌 수 있다. 그것들은 각각 집적 회로 칩을 테스트 보드에 탑재하는 시간, 반도체 테스트 장비를 이용하여 탑재된 집적 회로 칩을 테스트하는 시간 그리고 테스트가 완료된 집적 회로 칩을 상기 테스트 보드에서 제거하는 시간이다. 여기서, 반도체 집적 회로 칩을 테스트 보드에 탑재하고, 거기로부터 칩을 제거하는 시간이 탑재된 집적 회로 칩을 테스트하는 시간 보다 더 많이 소요된다. 따라서, 복수 개의 반도체 집적 회로 칩들을 동시에 테스트 보드에 탑재하고, 거기로부터 칩들을 동시에 제거한다면 테스트 소요 시간을 단축시킬 수 있다. 종래의 테스트 시스템에서는 테스트 보드에 탑재된 복수 개의 반도체 집적 회로 칩들을 병렬로 테스트하기 위해 테스트 장비의 채널 수를 증가시켰으나, 이는 테스트 장비의 가격을 상승시키는 문제점이 있었다.The time required to test a semiconductor integrated circuit chip can be divided into three parts. They are the time to mount the integrated circuit chip on the test board, the time to test the mounted integrated circuit chip using semiconductor test equipment, and the time to remove the tested integrated circuit chip from the test board, respectively. Here, the time for mounting the semiconductor integrated circuit chip on the test board and removing the chip therefrom takes more time than testing the mounted integrated circuit chip. Therefore, if a plurality of semiconductor integrated circuit chips are mounted on the test board at the same time and chips are removed from the same, the test time can be shortened. In the conventional test system, the number of channels of the test equipment is increased to test a plurality of semiconductor integrated circuit chips mounted on the test board in parallel, but this has a problem of increasing the price of the test equipment.
상술한 바와 같은 본 발명의 반도체 집적 회로 테스트 시스템은 단일 칩을 테스트하는 장치를 이용하여 2 개의 반도체 집적 회로를 순차적으로 테스트함으로써 테스트 장비의 채널 수를 증가시키기 않고도 테스트 수행 시간을 줄일 수 있다.As described above, the semiconductor integrated circuit test system of the present invention can reduce the test execution time without increasing the number of channels of test equipment by sequentially testing two semiconductor integrated circuits by using a device for testing a single chip.
이 실시예에서는 테스트 보드에 2 개의 반도체 집적 회로 칩이 탑재된 것을 설명하였으나 상기 테스트 보드에는 2 개 또는 그 이상의 반도체 집적 회로 칩들을 탑재할 수 있음은 자명하고, 거기에 탑재된 칩들을 순차적으로 하나씩 테스트하는방법은 별도의 설명 없이도 이 분야에 대한 통상의 지식을 가진 자가 용이하게 실시할 수 있을 것이다.In this embodiment, two semiconductor integrated circuit chips are mounted on a test board, but it is obvious that two or more semiconductor integrated circuit chips can be mounted on the test board, and the chips mounted thereon are sequentially one by one. The test method can be easily carried out by those skilled in the art without further explanation.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 테스트 시스템을 보여주는 도면이다. 단, 도 4b는 도 4a에 도시된 테스트 보드 상에 탑재된 반도체 집적 회로들 가운데 일부의 구성을 보여주는 도면이다.4A and 4B illustrate a semiconductor integrated circuit test system according to another exemplary embodiment of the present invention. 4B is a diagram illustrating a configuration of some of the semiconductor integrated circuits mounted on the test board illustrated in FIG. 4A.
도 4a 및 도 4b를 참조하면, 상기 반도체 집적 회로 테스트 시스템의 테스트 보드(210)에는 8 개의 반도체 집적 회로들(221 ~ 228)이 탑재되어 있다. 상기 반도체 집적 회로들(221 ~ 228) 각각은 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)을 갖는다. 도면에 도시되지는 않았으나, 이 실시예에서 반도체 테스트 장비는 모두 16 개의 채널들(CH1 ~ CH16)을 갖는다. 즉, 반도체 테스트 장비의 채널 수가 반도체 집적 회로의 입/출력 단자 수(8)의 2 배이므로, 반도체 집적 회로를 2개씩 동시에 테스트할 수 있다.4A and 4B, eight semiconductor integrated circuits 221 ˜ 228 are mounted on the test board 210 of the semiconductor integrated circuit test system. Each of the semiconductor integrated circuits 221 to 228 has input / output terminals AD1 to AD6, IO1, and IO2. Although not shown in the figure, in this embodiment, the semiconductor test equipment has all 16 channels CH1 to CH16. That is, since the number of channels of the semiconductor test equipment is twice the number of the input / output terminals 8 of the semiconductor integrated circuit, two semiconductor integrated circuits can be tested simultaneously.
상기 반도체 집적 회로들 가운데 일군의 집적 회로들(221, 223, 225, 227)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)은 상기 테스트 장비의 일군의 채널들(CH1 ~ CH8)과 연결되고, 타군의 집적 회로들(222, 224, 226, 228)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)은 상기 테스트 장비의 타군의 채널들(CH9 ~ CH16)과 연결된다.Among the semiconductor integrated circuits, the input / output terminals AD1 to AD6, IO1, and IO2 of the group of integrated circuits 221, 223, 225, and 227 may be connected to the group of channels CH1 to CH8 of the test equipment. The input / output terminals AD1 to AD6, IO1 and IO2 of the other group of integrated circuits 222, 224, 226, and 228 are connected to other channels CH9 to CH16 of the test equipment.
상기 반도체 집적 회로들(221, 222, 223, 224)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)과 상기 테스트 장비의 채널들(CH1 ~ CH8) 사이에는 스위치들(SW11 ~ SW18, SW21 ~ SW28, SW31 ~ SW38 그리고 SW41 ~ SW48)이 각각 연결된다. 단, 상기반도체 집적 회로들의 동일한 이름을 갖는 단자들은 모두 동일한 채널과 연결된다. 상기 반도체 집적 회로들(225, 226, 227, 228)의 입/출력 단자들(AD1 ~ AD6, IO1 및 IO2)과 상기 테스트 장비의 채널들(CH9 ~ CH16) 사이에는 스위치들(SW51 ~ SW58, SW61 ~ SW68, SW71 ~ SW78 그리고 SW81 ~ SW88)이 각각 연결된다. 단, 상기 반도체 집적 회로들의 동일한 이름을 갖는 단자들은 모두 동일한 채널과 연결된다.Between the input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuits 221, 222, 223, and 224 and the channels CH1 to CH8 of the test equipment, switches SW11 to SW18, SW21 ~ SW28, SW31 ~ SW38 and SW41 ~ SW48) are connected respectively. However, terminals having the same name of the semiconductor integrated circuits are all connected to the same channel. Switches SW51 to SW58 between the input / output terminals AD1 to AD6, IO1 and IO2 of the semiconductor integrated circuits 225, 226, 227, and 228 and the channels CH9 to CH16 of the test equipment. SW61 ~ SW68, SW71 ~ SW78 and SW81 ~ SW88 are connected respectively. However, all terminals having the same name of the semiconductor integrated circuits are connected to the same channel.
상기 스위치들(SW11 ~ SW18 및 SW21 ~ SW28)은 상기 디코더(130)로부터 출력되는 제 1 신호(A1)에 의해 제어되고, 상기 스위치들(SW31 ~ SW38, SW41 ~ SW48)은 상기 디코더(130)로부터 출력되는 제 2 신호(A2)에 의해 제어된다. 상기 스위치들(SW51 ~ SW58, SW61 ~ SW68)은 상기 디코더(130)로부터 출력되는 제 3 신호(A3)에 의해 제어된다. 그리고 상기 스위치들(SW71 ~ SW78, SW81 ~ SW88)은 상기 디코더(130)로부터 출력되는 제 4 신호(A4)에 의해 제어된다.The switches SW11 to SW18 and SW21 to SW28 are controlled by the first signal A1 output from the decoder 130, and the switches SW31 to SW38 and SW41 to SW48 are controlled by the decoder 130. It is controlled by the second signal A2 outputted from the. The switches SW51 to SW58 and SW61 to SW68 are controlled by the third signal A3 output from the decoder 130. The switches SW71 to SW78 and SW81 to SW88 are controlled by the fourth signal A4 output from the decoder 130.
상기 디코더(230)는 상기 반도체 집적 회로 테스트 장비로부터 제공되는 선택 신호들(S0, S1)에 응답하여 상기 집적 회로들(221 ~ 228) 가운데 한 쌍의 집적 회로들을 선택하기 위한 신호들(A1, A2, A3, A4)을 출력한다.The decoder 230 may select signals A1, for selecting a pair of integrated circuits among the integrated circuits 221 ˜ 228 in response to selection signals S0 and S1 provided from the semiconductor integrated circuit test equipment. A2, A3, A4) is output.
예를 들어, 상기 제 1 신호(A1)가 활성화되고(예를 들면, 하이 레벨), 상기 제 2 내지 제 4 신호들(A2 ~ A4)이 비활성화되면(예를 들면, 로우 레벨) 상기 스위치들(SW11 ~ SW18, SW21 ~ SW28)은 온되고 나머지 스위치들은 오프된다. 따라서, 온된 스위치들(SW11 ~ SW18, SW21 ~ SW28)과 연결된 반도체 집적 회로들(221, 222)에 대한 테스트 동작이 수행된다. 계속해서, 상기 신호들(A2, A3 및 A4)이 순차적으로 활성화됨에 따라 반도체 집적 회로쌍(223, 224), (225, 226) 그리고 (227,228)들이 순차적으로 테스트된다.For example, when the first signal A1 is activated (eg, high level) and the second to fourth signals A2 to A4 are inactive (eg, low level), the switches (SW11 to SW18, SW21 to SW28) are on and the remaining switches are off. Thus, a test operation is performed on the semiconductor integrated circuits 221 and 222 connected to the on switches SW11 to SW18 and SW21 to SW28. Subsequently, the semiconductor integrated circuit pairs 223, 224, 225, 226 and 227, 228 are sequentially tested as the signals A2, A3 and A4 are sequentially activated.
이 실시예에 따르면, 8 개의 집적 회로들을 동시에 테스트 보드에 탑재하고, 테스트가 완료되면 거기로부터 8 개의 집적 회로들을 동시에 제거할 수 있어서 전체적인 테스트 수행 시간을 줄일 수 있다.According to this embodiment, eight integrated circuits can be mounted on a test board at the same time, and when the test is completed, eight integrated circuits can be removed from there simultaneously, thereby reducing the overall test execution time.
이 실시예에서는 테스트 장비의 채널 수(16 개)가 집적 회로의 입/출력 단자 수(8 개)의 두 배이므로 두 개의 집적 회로들을 동시에 테스트 할 수 있었다. 만일 입/출력 단자의 수가 N 개이고 상기 테스트 장비의 채널 수가 M X N 개이면, M 개의 집적 회로들을 동시에 테스트할 수 있음이 자명하다.In this embodiment, since the number of channels of the test equipment (16) is twice the number of input / output terminals (8) of the integrated circuit, two integrated circuits could be tested simultaneously. If the number of input / output terminals is N and the number of channels of the test equipment is M × N, it is obvious that M integrated circuits can be tested simultaneously.
이상과 같은 본 발명에 의하면, 하나의 테스트 보드에 탑재된 다수 개의 반도체 장치들을 순차적으로 테스트함으로써 테스트 수행 시간이 줄어든다.According to the present invention as described above, the test execution time is reduced by sequentially testing a plurality of semiconductor devices mounted on one test board.
Claims (3)
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|---|---|---|---|
| KR1019990060304A KR20010063273A (en) | 1999-12-22 | 1999-12-22 | Semiconductor ic test system of testing multiple ic using a single ic testing machine |
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Family Applications (1)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102242257B1 (en) * | 2020-12-09 | 2021-04-20 | (주)에이블리 | Device interface board of semiconductor test equipment and its operating method |
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1999
- 1999-12-22 KR KR1019990060304A patent/KR20010063273A/en not_active Application Discontinuation
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