KR20010061505A - 플래쉬 메모리 장치 - Google Patents

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KR20010061505A
KR20010061505A KR1019990064001A KR19990064001A KR20010061505A KR 20010061505 A KR20010061505 A KR 20010061505A KR 1019990064001 A KR1019990064001 A KR 1019990064001A KR 19990064001 A KR19990064001 A KR 19990064001A KR 20010061505 A KR20010061505 A KR 20010061505A
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KR
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flash memory
memory device
bias
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KR1019990064001A
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유성진
Original Assignee
박종섭
주식회사 하이닉스반도체
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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 센싱 인에이블 신호와 동시에 어드레스 천이 검출 회로에서 발생되는 짧은 펄스에 의해 구동되는 스위칭 수단을 통해 전원 전압이 비트라인에 공급되어 상기 비트라인을 차징시키므로써 상기 비트라인의 센싱 속도를 향상시킬 수 있는 플래쉬 메모리 장치가 제시된다.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 저전압에서 동작하는 플래쉬 메모리 셀을 독출할 때 발생하는 비트라인 로딩으로 인한 지연을 감소시켜 센싱 시간을 줄일 수 있는 플래쉬 메모리 장치에 관한 것이다.
저전압 플래쉬 메모리 소자를 설계할 때 가장 어려운 점의 하나가 바로 신호의 지연 문제이다. 마찬가지로 플래쉬 메모리 소자에서 독출 동작을 수행할 때 고려되어야 할 사항중의 하나가 이러한 지연을 제어하는 것이다. 플래쉬 메모리 소자의 독출 동작중에 이러한 지연 문제가 발생되는 이유는 여러가지 있지만, 비트라인 로딩으로 인한 지연이 하나의 예이다.
이러한 비트라인 로딩에 의한 지연을 개선하기 위해 현재로는 독출 동작을 수행할 때 비트라인 바이어스를 보정해 주는 회로를 사용하고 있다. 그러나 이 방식은 3V 이상의 고전압에서 구동하는 소자에서는 문제없이 동작하지만, 2V 또는 그 이하의 전압에서는 오동작을 하거나 동작하지 않는 문제점이 있다.
따라서, 본 발명은 낮은 전압으로도 비트라인 로딩에 의한 지연 문제를 해결할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 센싱 인에이블 신호와 동시에 어드레스 천이 검출 회로에서 제어 신호에 따라 구동되는 스위칭 수단을 통해 전원 전압이 비트라인에 공급되어 상기 비트라인을 차징시켜 상기 비트라인의 독출 속도를 향상시키는 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 회로도.
도 2는 본 발명과 종래의 센싱 시간을 워드라인에 의한 지연을 고려하지 않고 비교한 그래프.
도 3은 본 발명과 종래의 센싱 시간을 워드라인에 의한 지연을 고려하여 비교한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : 어드레스 천이 검출 회로 12 : 센스 증폭기
P11 내지 P14 : 제 1 내지 제 4 PMOS 트랜지스터
N11 내지 N17 : 제 1 내지 제 7 NMOS 트랜지스터
Q11 내지 Q13 : 제 1 내지 제 3 노드
첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)는 제 1 노드(Q11)와 접지 단자(Vss) 사이에 직렬로 접속되는데, 제 1 NMOS 트랜지스터(N11)는 센싱 인에이블 신호(SAEN)에 따라 구동되며, 제 2 NMOS 트랜지스터(N12)는 다이오드 형태로 접속된다. 전원 단자와 제 2 노드(Q12) 사이에는 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)가 접속되는데, 제 1 PMOS 트랜지스터(P11)는 센싱 인에이블 바 신호(SAENb)에 따라 구동되며, 제 2 PMOS 트랜지스터(P12)는 제 1 노드(Q11)의 전위에 따라 구동된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에는 센싱 인에이블 바 신호(SAENb)에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속되며, 제 2 노드(Q12)와 접지 단자(Vss) 사이에는 제 1 노드(Q11)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터 (N14)가 접속된다. 센스 증폭기(12)의 입력 단자인 제 3 노드(Q13)와 비트라인 사이에는 제 2 노드(Q12)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N15)가 접속된다. 센스 증폭기(12)는 제 3 노드(Q13)의 전위와 기준 전압(VREF)을 입력하고 이를 비교하여 출력 신호를 결정한다. 한편, 어드레스 천이 검출 회로(11)로부터 짧은 펄스 형태로 출력되는 제 1 제어 신호(S1)에 의해 구동되는 제 3 PMOS 트랜지스터는 전원 단자와 제 3 노드(Q13) 사이에 제 6 NMOS 트랜지스터(N16)와 직렬 접속된다. 또한, 포스트프로그램 검증 신호인 제 2 제어 신호(S2)에 의해 구동되는 제 4 PMOS 트랜지스터(P14)는 전원 단자와 제 3 노드(Q13) 사이에 제 7 NMOS 트랜지스터(N17)와 직렬 접속된다. 제 6 및 제 7 NMOS 트랜지스터(N16 및 N17)는 접지 단자(Vss)와 게이트 단자가 접속되어 항상 턴온 상태를 유지하는 제 5 PMOS 트랜지스터(P15)를 통해 인가된 전원 전압에 의해 항상 턴온 상태를 유지한다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치는 플래쉬 메모리 셀의 독출 동작을 실시할 때 비트라인 로딩에 의한 지연을 방지하기 위한 것으로, 그 구동 방법을 설명하면 다음과 같다.
하이 상태로 인가되는 센싱 인에이블 신호(SAEN)에 의해 제 1 NMOS 트랜지스터(N11)가 턴온되고 제 2 NMOS 트랜지스터(N12)를 통해 제 1 노드(Q11)의 전위가 접지 전위로 된다. 로우 상태로 인가되는 센싱 인에이블 바 신호(SAENb)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 3 NMOS 트랜지스터(N13)가 턴오프된다. 한편, 로우 상태를 유지하는 제 1 노드(Q11)의 전위에 의해 제 2 PMOS 트랜지스터 (P12)가 턴온되고, 제 4 NMOS 트랜지스터(N14)가 턴오프된다. 턴온된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)를 통해 전원 전압(Vcc)이 인가되어 제 2 노드(Q12)는 하이 상태를 유지하게 되고, 이에 의해 제 5 NMOS 트랜지스터(N15)가 턴온되어 비트라인을 센싱하게 된다. 이때, 어드레스 천이 검출 회로(11)에서 센싱 인에이블신호(SAEN)와 동시에 발생되는 짧은 펄스 형태의 제 1 제어 신호(S1)에 의해 제 3 PMOS 트랜지스터(P13)가 턴온되어 전원 전압(Vcc)이 인가된다. 제 3 PMOS 트랜지스터(P13)를 통해 인가되는 전원 전압(Vcc)은 비트라인을 차징시켜 센스 증폭기(12)의 센싱 속도를 향상시킨다. 그런데, 상기와 같은 제 1 제어 신호(S1)에 의해 전원 전압(Vcc)을 공급하는 제 3 PMOS 트랜지스터(P13)를 제 1 노드(Q11)에 접속시키게 되면 전원 전압(Vcc)이 증가함에 따라 비트라인의 바이어스 레벨이 독출 바이어스보다 높게 오버차징될 수 있는데, 이렇게 되면 독출 동작을 실시할 때 정확한 셀 전류를 얻기 힘들 뿐만 아니라 셀의 독출을 방해할 수도 있어 셀의 신뢰성에 악영향을 미치게 된다. 따라서, 센스 증폭기(12)의 입력단에 상기와 같은 수단을 접속함으로써 비트라인 바이어스가 어느 정도 상승한 후 센스 증폭기(12)의 자기 바이어스(self bias)에 의해 과도하게 인가되는 전원 전압을 자동적으로 제한할 뿐만 아니라 일정 시간후에는 턴오프시킴으로써 독출에는 전혀 영향을 미치지 않게 된다. 한편, 제 4 PMOS 트랜지스터(P14)는 제 2 제어 신호(S2), 즉 포그트프로그램 검증 신호에 따라 구동되기 때문에 턴오프 상태를 유지한다.
도 2 및 도 3은 본 발명에 따른 방법과 종래의 방법에 따라 비트라인을 센싱하였을 경우의 센싱 속도의 차이를 설명하기 위한 그래프로서, 도 2는 워드라인을 고려하지 않았을 경우이고, 도 3은 워드라인을 고려했을 경우이다. 이를 통해 알 수 있듯이 본 발명에 따르면 종래에 비해 센싱 속도를 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자를 독출할 때 발생하는 비트라인 로딩에 의한 지연을 감소시킬 수 있어 소자의 동작 속도를 향상시킬 수 있다.

Claims (1)

  1. 플래쉬 메모리 장치에 있어서,
    센싱 인에이블 신호와 동시에 어드레스 천이 검출 회로에서 제어 신호에 따라 구동되는 스위칭 수단을 통해 전원 전압이 비트라인에 공급되어 상기 비트라인을 차징시켜 상기 비트라인의 독출 속도를 향상시키는 것을 특징으로 하는 플래쉬 메모리 장치.
KR1019990064001A 1999-12-28 1999-12-28 플래쉬 메모리 장치 KR20010061505A (ko)

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