KR20010056115A - Method of dual ported intrrupt in structure of master and slave - Google Patents

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KR20010056115A
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Abstract

PURPOSE: A two-way interrupt method of a master/slave structure is provided to perform an interrupt for transmitting a message from a master to a slave or from the slave to the master. CONSTITUTION: A slave waits data to be transmitted to a master until 'A' plug of an output message information data unit is set as an invalid(S42). If the 'A' plug is set as an invalid, the slave stores a message to be transmitted to the master in the first memory unit(S43). If the data are stored in the first memory unit, the slave sets the 'A' plug of an output message information data unit as a valid(S44), and generates an output interrupt to the master(S45). In addition, the second memory unit temporally storing a message transmitted from the master to the slave, and an input message information memory unit confirming whether a message stored in the second memory unit exists and the message is transmitted to a slave board are provided.

Description

마스터/슬래이브 구조의 양방향 인터럽트 방법{METHOD OF DUAL PORTED INTRRUPT IN STRUCTURE OF MASTER AND SLAVE}Bidirectional interrupt method of master / slave structure {METHOD OF DUAL PORTED INTRRUPT IN STRUCTURE OF MASTER AND SLAVE}

본 발명은 마스터/슬래이브 구조의 양방향 인터럽트 방법에 관한 것으로, 보다 자세하게는 마스터에서 슬래이브로, 슬래이브에서 마스터로 메세지를 보내기 위한 인터럽트를 할 수 있는 마스터/슬래이브 구조의 양방향 인터럽트 방법에 관한 것이다.The present invention relates to a bidirectional interrupt method of a master / slave structure, and more particularly, to a bidirectional interrupt method of a master / slave structure capable of interrupting a message from a master to a slave and a slave to a master. will be.

와이어 본딩 시스템(Wire bonding System), 웨이퍼 프로빙 시스템(Wafer probing system)과 같은 반도체 장비는 도 1과 같이 하나의 호스트부(Host ; 10)(또는 마스터)와 그래픽 시스템부(Graphic system ; 22), 컴퓨터 비젼부(Computer vision ; 24), 모션 컨트롤부(Motion control ; 26) 등과 같은 여러 개의 슬래이브(Slave) 보드부(20)로 구성된다.Semiconductor devices such as a wire bonding system and a wafer probing system may include one host unit 10 (or a master) and a graphics system unit 22 as shown in FIG. A plurality of slave board units 20, such as a computer vision unit 24, a motion control unit 26, and the like.

그래픽 시스템부(22)는 슬래이브 컴퓨터부(32)에 연결되어 메세지 정보를 처리하고, 컴퓨터 비젼부(24)는 카메라(34) 등의 동작을 제어하여 화상 데이타 정보를 컴퓨터로 전송한다. 그리고, 모션 컨트롤부(26)은 공장의 자동화 시스템 등과 연결되는 모터 등의 자동제어부(26)의 동작을 제어하도록 되어 있다.The graphic system unit 22 is connected to the slave computer unit 32 to process the message information, and the computer vision unit 24 controls the operation of the camera 34 or the like to transmit image data information to the computer. In addition, the motion control unit 26 is configured to control the operation of the automatic control unit 26 such as a motor connected to the factory automation system.

이와 같은 종래의 마스터/슬래이브 구조에서는 슬래이브 보드부(20)에서 단위 일을 끝내면 마스터부(10)에게 인터랩트(interrupt)를 발생시켜 슬래이브 보드의 상태를 보고한다. 마스터부(10)는 슬래이브 보드부(20)에서 인터랩트가 걸려오면 수행 중이던 일을 잠깐 멈추고 그 인터랩트를 처리한다.In the conventional master / slave structure, when the unit work is completed in the slave board unit 20, an interrupt is generated to the master unit 10 to report the state of the slave board. The master unit 10 temporarily stops the work being performed when the interlap is received from the slave board unit 20 and processes the interlap.

그러나, 종래의 마스터/슬래이브 구조에서는 슬래이브 보드부(20)에서 마스터부(10)로의 인터랩트만 발생되는 단일 방향 인터랩터만을 지원한다. 즉, 슬래이브 보드부(20)는 마스터부(10)로부터 발생되는 인터랩트를 받을 수 없도록 되어 있다.However, in the conventional master / slave structure, only the unidirectional interceptor in which only the overlap from the slave board unit 20 to the master unit 10 is generated is supported. In other words, the slave board unit 20 cannot receive the overlap generated from the master unit 10.

슬래이브 보드부(20)는 마스터부(10)로부터 메세지가 왔는지를 검사하기 위해 도 2와 같은 폴링(Polling) 방법을 사용하였다.The slave board unit 20 used a polling method as shown in FIG. 2 to check whether a message came from the master unit 10.

슬래이브 보드부(20)는 마스터(10)로부터 처리할 메세지가 있는지를 먼저 검사한 다음(단계 S20), 메세지가 있을 경우 해당 메세지를 처리한 후 작업이 종료되었음을 알리는 인터랩트를 마스터부(10)로 보내게 된다. 만약, 마스터부(10)로부터 처리할 메세지가 없다면 슬래이브부(20)는 마스터부(10)로부터 메세지가 왔는지를 주기적으로 검사하는 동작을 반복하게 된다.The slave board unit 20 first checks whether there is a message to be processed from the master 10 (step S20), and if there is a message, the slave unit 20 processes the message and informs that the operation is finished. Will be sent). If there is no message to be processed from the master unit 10, the slave unit 20 repeats the operation of periodically checking whether a message is received from the master unit 10.

그러나, 이와 같이 구성된 종래의 마스터/슬래이브 구조의 인터럽트 방법에 있어서는, 슬래이브 보드부(20)에서만 마스터부(10)로 인터랩트를 발생시킬 수 있고 마스터부(10)에서는 슬래이브 보드부(20)로 인터랩트를 발생시킬 수 없는 단일 방향의 인터랩터만을 지원하기 때문에, 슬래이브 보드부(20)에서는 마스터부(10)로부터 메세지가 왔는지를 검사하기 위해 중앙처리장치(CPU)를 주기적으로 계속 동작을 시켜야 하는 폴링 방법을 사용함으로써 전력 소비가 크고 중앙처리장치(CPU)의 부하가 큼으로써 수명이 단축되는 문제점이 있었다.However, in the interrupt method of the conventional master / slave structure configured as described above, the overlap can be generated to the master unit 10 only from the slave board unit 20, and the master unit 10 (slave board unit ( Since it supports only a single direction of the interceptor which cannot generate an interlap in 20), the slave board unit 20 periodically checks the CPU to check whether a message comes from the master unit 10. By using a polling method that must continue to operate, there is a problem in that the power consumption is large and the load of the central processing unit (CPU) is large, thereby shortening the lifespan.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 마스터에서 슬래이브로, 슬래이브에서 마스터로 메세지를 보내기 위한 인터럽트를 할 수 있는 마스터/슬래이브 구조의 양방향 인터럽트 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a bidirectional interrupt method of a master / slave structure capable of interrupting a message from a master to a slave and from a slave to a master. It is.

도 1은 일반적인 마스터/슬래이브 구성도1 is a general master / slave configuration

도 2는 종래의 마스터에서 전송된 메세지를 슬래이브에서 처리하는 과정을 나타낸 동작 흐름도2 is a flowchart illustrating a process of processing a message transmitted from a conventional master in a slave.

도 3은 본 발명에 의한 듀얼 포트 메모리의 구조도3 is a structural diagram of a dual port memory according to the present invention;

도 4는 슬래이브로부터 마스터로 데이타를 전송하기 위한 동작 흐름도4 is an operational flow diagram for transferring data from a slave to a master;

도 5는 마스터가 슬래이브로부터 전송된 메세지를 수신하기 위한 동작 흐름도5 is an operation flow diagram for a master to receive a message sent from a slave

도 6은 마스터로부터 슬래이브로 메세지를 전송하기 위한 동작 흐름도6 is an operational flow diagram for transmitting a message from a master to a slave.

도 7은 슬래이브가 마스터로부터 전송된 메세지를 수신하기 위한 동작 흐름도7 is an operation flow diagram for a slave to receive a message sent from a master.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 호스트(또는 마스터)부 20 : 슬래이브 보드부10: host (or master) portion 20: slave board portion

22 : 그래픽 시스템부 24 : 컴퓨터 비젼부22: graphics system section 24: computer vision section

26 : 모션 컨트롤부 32 : 컴퓨터부26: motion control unit 32: computer unit

34 : 카메라부 36 : 자동제어부34: camera unit 36: automatic control unit

상기 목적을 달성하기 위하여, 본 발명의 마스터/슬래이브 구조의 양방향 인터럽트 방법은,In order to achieve the above object, the bi-directional interrupt method of the master / slave structure of the present invention,

제1 제어신호가 세팅된 후 슬래이브에서 마스터로 전송할 메세지를 제1 메모리에 임시 저장하는 단계와, 상기 제1 메모리에 메세지가 저장되면 마스터가 이 메세지를 읽기 전까지는 다른 메세지가 들어오지 못하도록 제2 제어신호를 발생하는 단계와, 상기 제2 제어신호가 발생된 후 상기 제1 메모리에 저장된 메세지를 읽어가도록 마스터로 출력 인터럽트 신호를 발생시키는 단계와, 상기 마스터가 메세지를 읽은 후에는 마스터로 전송할 새로운 메세지를 입력하도록 상기 제1 제어신호를 발생하는 단계로 이루어진 제1 인터럽트 수단과,Temporarily storing a message to be transmitted from the slave to the master after the first control signal is set in the first memory; and when the message is stored in the first memory, the second message does not enter until the master reads the message. Generating a control signal, generating an output interrupt signal to the master to read a message stored in the first memory after the second control signal is generated, and sending a new signal to the master after the master reads the message. Generating a first control signal to input a message;

상기 슬래이브로부터 입력 인터럽트 신호가 발생된 후 상기 마스터에서 슬래이브로 전송할 메세지를 제2 메모리에 임시 저장하는 단계와, 상기 제2 메모리에 메세지가 저장되면 슬래이브가 이 메세지를 읽기 전까지는 다른 메세지가 들어오지 못하도록 제3 제어신호를 발생하는 단계와, 상기 제3 제어신호가 발생되면 상기 제2 메모리 수단에 저장된 메세지를 슬래이브가 읽은 후 마스터로 상기 입력 인터럽트 신호를 발생시키는 단계와, 상기 슬래이브가 메세지를 읽은 후에는 상기 제2 메모리에 새로운 메세지를 입력하도록 제4 제어신호를 발생하는 단계로 이루어진제2 인터럽트 수단을 포함하여 이루어진 것을 특징으로 한다.Temporarily storing a message to be transmitted from the master to the slave after the input interrupt signal is generated from the slave in a second memory; and storing a message in the second memory until the slave reads the message. Generating a third control signal to prevent a signal from entering; generating a input interrupt signal to a master after a slave reads a message stored in the second memory means when the third control signal is generated; And after the message has been read, the second interrupt means comprising the step of generating a fourth control signal to input a new message into the second memory.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 3은 본 발명에 의한 듀얼 포트 메모리(100)의 구조를 나타낸 것으로, 슬래이브 보드로부터 마스터로 전송할 메세지를 저장하는 제1 메모리부(110)와, 상기 제1 메모리부(110)에 저장된 메세지의 유무와 마스터로의 전송 유무를 나타내는 출력 메세지 정보 메모리부(112)와, 마스터에서 슬래이브 보드로 전송된 메세지를 임지 저장하는 제2 메모리부(120)와, 상기 제2 메모리부(120)에 저장된 메세지의 유무와 이 메세지를 슬래이브 보드가 읽어갔는지의 유무를 나타내는 입력 메세지 정보 메모리부(122)로 구성된다.3 illustrates a structure of a dual port memory 100 according to the present invention, wherein a first memory unit 110 stores a message to be transmitted from a slave board to a master, and a message stored in the first memory unit 110. An output message information memory unit 112 indicating whether or not the controller is transmitted to the master, and a second memory unit 120 for temporarily storing a message transmitted from the master to the slave board, and the second memory unit 120. And an input message information memory section 122 indicating whether or not a message is stored in the slave board and whether or not the slave board has read the message.

제1 메모리부(110)는 슬래이브로부터 마스터로 메세지를 전송하기 위한 메모리로, 그 크기는 편의상 ($D7FF - $D200) × 4 = 6140 바이트로 하였다.The first memory unit 110 is a memory for transmitting a message from the slave to the master. The size of the first memory unit 110 is ($ D7FF-$ D200) x 4 = 6140 bytes for convenience.

출력 메세지 정보 메모리부(112)는 슬래이브가 마스터로 전송할 새로운 메세지를 제1 메모리부(110)에 기록하면 이를 A 플러그를 배리드(Valid)로 세팅한 다음 마스터가 메세지를 읽어 가도록 출력 인터럽트를 발생한다. 마스터는 슬래이브로부터 출력 인터럽트를 받으면 제1 메모리부(110)에 있는 메세지를 로컬 메모리로 복사한 다음 A 플러그를 인배리드(Invalid)로 세팅한다. 이때 작업으로부터 발생한 모든 메세지는 OS 원시적인 메세지 큐(Queue)에 저장된다.The output message information memory section 112 writes a new message to the first memory section 110 for the slave to send to the master, sets the A plug to varid, and then outputs an interrupt to the master to read the message. Occurs. When the master receives the output interrupt from the slave, the master copy the message in the first memory unit 110 to the local memory, and then set the A plug to Invalid. All messages from the job are stored in the OS primitive message queue.

만약, 작업으로부터 발생한 메세지가 비동기식 메세지이면 그 작업은 곧바로다음 문장(statement)을 실행한다.If the message from the job is an asynchronous message, the job immediately executes the next statement.

그리고, 작업으로부터 발생한 메세지가 동기식 메세지이면 그 작업은 인식 메세지가 메세지 루프로부터 전달될 때까지 블록(Block)된다.If the message resulting from the job is a synchronous message, then the job is blocked until an acknowledgment message is passed from the message loop.

그리고, 메세지 루프가 블록된 작업을 웨이크-업(Wake-up)하면 작업은 글로벌 메세지를 로컬 인식 메세지로 복사하고 다음 문장을 처리한다.Then, when the message loop wakes up the blocked task, the task copies the global message to the local aware message and processes the next statement.

제2 메모리부(120)는 마스터로부터 슬래이브로 전송된 메세지를 저장하는 메모리로, 그 크기는 편의상 ($DEFF - $D900) × 4 = 6140 바이트로 하였다.The second memory unit 120 is a memory for storing a message transmitted from the master to the slave, the size of which is ($ DEFF-$ D900) × 4 = 6140 bytes for convenience.

입력 메세지 정보 메모리부(122)는 마스터가 슬래이브로 전송한 새로운 메세지가 제2 메모리부(120)에 기록되면 이를 B 플러그를 배리드(Valid)로 세팅한다. 제2 메모리부(120)에 저장된 메세지를 슬래이브가 읽어 갔으면 슬래이브는 마스터로부터 새로운 메세지를 받을 준비가 되었음을 알리는 입력 인터럽트를 발생한 다음 B 플러그를 인배리드(Invalid)로 세팅한다.The input message information memory unit 122 sets the B plug as a varid when a new message transmitted from the master to the slave is recorded in the second memory unit 120. When the slave reads the message stored in the second memory unit 120, the slave generates an input interrupt indicating that it is ready to receive a new message from the master, and then sets the B plug to Invalid.

상기 구성을 갖는 본 발명의 양방향 인터럽트 기능을 갖는 마스터/슬래이브 구조를 도 4 내지 도 7에 나타낸 알고리즘을 참조하여 상세히 설명하기로 한다.The master / slave structure having the bidirectional interrupt function of the present invention having the above configuration will be described in detail with reference to the algorithm shown in FIGS.

도 4는 슬래이브로부터 마스터로 데이타를 전송하는 과정과 출력 인터렙터를 발생시키는 동작 흐름도이다.4 is a flowchart illustrating a process of transmitting data from a slave to a master and generating an output interceptor.

먼저, 슬래이브는 마스터로 전송할 데이타를 출력 메세지 정보 메모리부(112)의 A 플러그가 인배리드(Invalid)로 세팅될 때까지 기다린 후(단계 S42), A 플러그가 인배리드 상태로 되면 마스터로 전송할 메세지를 제1 메모리부(110)에 저장한다(단계 S43). 제1 메모리부(110)에 데이타가 저장되면 슬래이브는 출력 메세지 정보 메모리부(112)의 A 플러그를 배리드(valid)로 세팅한 다음(단계 S44), 마스터에게 출력 인터럽트를 발생시킨다(단계 S45).First, the slave waits for data to be transmitted to the master until the A plug of the output message information memory section 112 is set to Invalid (step S42), and then, when the A plug is in the embedded state, it is transmitted to the master. The message is stored in the first memory unit 110 (step S43). When data is stored in the first memory unit 110, the slave sets the plug A of the output message information memory unit 112 to a variable (step S44), and then generates an output interrupt to the master (step S44). S45).

도 5는 마스터가 슬래이브로부터 전송된 인터렙터와 메세지를 수신하는 동작 흐름도이다.5 is an operation flowchart in which a master receives an interceptor and a message sent from a slave.

마스터는 슬래이브로부터 출력 인터럽트가 수신될 때까지 기다린다(단계 S52). 슬래이브로부터 인터럽트가 수신되면 제1 메모리부(110)에 있는 메세지를 로컬 메모리로 복사해 온다(단계 S53). 그후 슬래이브의 출력 메세지 정보 메모리부(112)의 A 플러그를 인배리드(Invalid)로 세팅한다(단계 S54).The master waits until an output interrupt is received from the slave (step S52). When an interrupt is received from the slave, the message in the first memory unit 110 is copied to the local memory (step S53). Thereafter, the plug A of the output message information memory section 112 of the slave is set to invalid (step S54).

이때, A 플러그가 인배리드 상태로 바뀌면 슬래이브는 제1 메모리부(110)에 마스터로 전송할 새로운 메세지를 입력시킬 수 있다.In this case, when the plug A is changed to an in-band state, the slave may input a new message to be transmitted to the master to the first memory unit 110.

도 6은 마스터로부터 슬래이브로 메세지를 전송하는 동작 흐름도이다.6 is an operational flowchart of transmitting a message from a master to a slave.

마스터는 슬래이브로 데이타를 전송하기 전에 슬래이브로부터 새로운 메세지를 보내도 좋다는 신호인 입력 인터럽트를 기다린다(단계 S62). 슬래이브로부터 입력 인터럽트가 들어오면 마스터는 슬래이브로 보낼 메세지를 제2 메모리부(120)에 저장한 후(단계 S63), 제2 메모리부(120)에 메세지가 들어있음을 알리는 출력 메세지 정보 메모리부(122)의 B 플러그를 배리드(valid)로 세팅한다(단계 S64).The master waits for an input interrupt which is a signal that a new message may be sent from the slave before transferring data to the slave (step S62). When an input interrupt comes from the slave, the master stores a message to be sent to the slave in the second memory unit 120 (step S63), and then output message information memory informing that the second memory unit 120 contains a message. The B plug of the unit 122 is set to a variable (step S64).

그후, 슬래이브가 마스터에서 보낸 제2 메모리부(120)의 메세지를 읽을 경우 B 플러그는 다시 인배리드(Invalid) 상태로 바뀌게 된다.Thereafter, when the slave reads the message of the second memory unit 120 sent from the master, the B plug is changed into an invalid state.

도 7은 슬래이브가 마스터로부터 전송된 메세지를 읽는 동작 흐름도이다.7 is an operational flowchart of a slave reading a message sent from a master.

슬래이브는 마스터에게 출력 인터럽트를 발생한다(단계 S72). 마스터로부터메세지가 수신되었음을 알리는 B 플러그가 배리드(valid)로 세팅될 때까지 기다린다(단계 S73).The slave generates an output interrupt to the master (step S72). Wait until the B plug indicating that a message has been received from the master is set to valid (step S73).

B 플러그가 배리드(valid)로 세팅되면 슬래이브는 제2 메모리부(120)에 저장된 메세지를 로컬 메모리로 복사한다(단계 S74). 그후 입력 메세지 정보 메모리부(122)의 B 플러그를 인배리드(Invaid)로 세팅한다(단계 S75).If the B plug is set to variable, the slave copies the message stored in the second memory unit 120 to the local memory (step S74). Thereafter, the B plug of the input message information memory unit 122 is set to Invaid (step S75).

이상에서 설명한 바와 같이, 본 발명에 의한 마스터/슬래이브 구조의 양방향 인터럽트 방법에 의하면, 마스터에서 슬래이브로, 슬래이브에서 마스터로 메세지를 보내기 위한 인터럽트를 할 수 있는 듀얼 포트 메모리를 제공함으로써, 마스터뿐만 아니라 슬래이브에서도 중앙처리장치(CPU)의 부하를 줄여 전력 소비를 줄이고 동작 속도를 빠르게 개선시킬 수 있는 효과가 있다.As described above, according to the bidirectional interrupt method of the master / slave structure according to the present invention, the master is provided by providing a dual port memory capable of interrupting the message from the master to the slave and the slave to the master. In addition, the slave can reduce the power of the central processing unit (CPU) to reduce power consumption and improve operation speed.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (1)

제1 제어신호가 세팅된 후 슬래이브에서 마스터로 전송할 메세지를 제1 메모리에 임시 저장하는 단계와, 상기 제1 메모리에 메세지가 저장되면 마스터가 이 메세지를 읽기 전까지는 다른 메세지가 들어오지 못하도록 제2 제어신호를 발생하는 단계와, 상기 제2 제어신호가 발생된 후 상기 제1 메모리에 저장된 메세지를 읽어가도록 마스터로 출력 인터럽트 신호를 발생시키는 단계와, 상기 마스터가 메세지를 읽은 후에는 마스터로 전송할 새로운 메세지를 입력하도록 상기 제1 제어신호를 발생하는 단계로 이루어진 제1 인터럽트 수단과,Temporarily storing a message to be transmitted from the slave to the master after the first control signal is set in the first memory; and when the message is stored in the first memory, the second message does not enter until the master reads the message. Generating a control signal, generating an output interrupt signal to the master to read a message stored in the first memory after the second control signal is generated, and sending a new signal to the master after the master reads the message. Generating a first control signal to input a message; 상기 슬래이브로부터 입력 인터럽트 신호가 발생된 후 상기 마스터에서 슬래이브로 전송할 메세지를 제2 메모리에 임시 저장하는 단계와, 상기 제2 메모리에 메세지가 저장되면 슬래이브가 이 메세지를 읽기 전까지는 다른 메세지가 들어오지 못하도록 제3 제어신호를 발생하는 단계와, 상기 제3 제어신호가 발생되면 상기 제2 메모리 수단에 저장된 메세지를 슬래이브가 읽은 후 마스터로 상기 입력 인터럽트 신호를 발생시키는 단계와, 상기 슬래이브가 메세지를 읽은 후에는 상기 제2 메모리에 새로운 메세지를 입력하도록 제4 제어신호를 발생하는 단계로 이루어진 제2 인터럽트 수단을 포함하여 이루어진 것을 특징으로 하는 마스터/슬래이브 구조의 양방향 인터럽트 방법.Temporarily storing a message to be transmitted from the master to the slave after the input interrupt signal is generated from the slave in a second memory; and storing a message in the second memory until the slave reads the message. Generating a third control signal to prevent a signal from entering; generating a input interrupt signal to a master after a slave reads a message stored in the second memory means when the third control signal is generated; And a second interrupt means for generating a fourth control signal for inputting a new message into the second memory after the message has been read by the master / slave structure.
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