JPH0561838A - Communication equipment for multi-cpu - Google Patents
Communication equipment for multi-cpuInfo
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- JPH0561838A JPH0561838A JP21908591A JP21908591A JPH0561838A JP H0561838 A JPH0561838 A JP H0561838A JP 21908591 A JP21908591 A JP 21908591A JP 21908591 A JP21908591 A JP 21908591A JP H0561838 A JPH0561838 A JP H0561838A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、複数のCPU間で相互
に通信を行なうマルチCPUの通信装置に関し、特に作
業量に差があるCPU間におけるマルチCPUの通信装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-CPU communication device for communicating with each other among a plurality of CPUs, and more particularly to a multi-CPU communication device between CPUs having different work loads.
【0002】[0002]
【従来の技術】従来、マルチCPUの通信装置が多用さ
れているが、このマルチCPUの通信装置は、例えばフ
ァクシミリ装置等を構成する1つのシステムに、ファク
シミリ制御用CPU、プリンタ制御用CPU、表示制御
用CPU等、複数のマイクロCPUを使用し、これらの
マイクロCPUを動作させるため、CPU間でメッセー
ジを交換するようになっている。2. Description of the Related Art Conventionally, a multi-CPU communication device has been widely used. However, this multi-CPU communication device includes a facsimile control CPU, a printer control CPU, and a display in one system constituting a facsimile device or the like. A plurality of micro CPUs, such as a control CPU, are used to operate these micro CPUs, so that messages are exchanged between the CPUs.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマルチCPUの通信装置にあっては、メッセ
ージを交換する2つのマイクロCPUの処理速度が異な
ったり、通信を行なうときの作業量に差があるとき、通
信は遅いCPUの速度で行なわれ、速いCPUは遅いC
PUの処理を待たなければならなかった。However, in such a conventional multi-CPU communication device, the processing speeds of two micro CPUs for exchanging messages are different from each other and the work amount at the time of communication is different. , The communication is done at the speed of the slow CPU, and the fast CPU is at the slow C
I had to wait for PU processing.
【0004】また、通信よりも優先度の高い作業が多い
場合は、通信されるべきメッセージが通信されずに停滞
するなどの欠点があった。そこで、請求項1記載の発明
は、デュアルポートRAMによってCPU間の通信メッ
セージを中継することにより、相手の速度に関係なくメ
ッセージを送信でき、送られてきたメッセージは自分の
処理能力に応じて読み出すことができるマルチCPUの
通信装置を提供することを目的としている。Further, when there are many tasks having higher priority than communication, there is a drawback that a message to be communicated is stagnated without being communicated. Therefore, in the invention described in claim 1, the message can be transmitted regardless of the speed of the other party by relaying the communication message between the CPUs by the dual port RAM, and the transmitted message is read according to the processing capability of the user. It is an object of the present invention to provide a multi-CPU communication device that can be used.
【0005】また、請求項2記載の発明は、シェアード
RAMによってCPU間の通信メッセージを中継するこ
とにより、相手の速度に関係なくメッセージを送信で
き、送られてきたメッセージは自分の処理能力に応じて
読み出すことができるマルチCPUの通信装置を提供す
ることを目的としている。According to the second aspect of the present invention, by relaying the communication message between the CPUs by the shared RAM, the message can be sent regardless of the speed of the other party, and the sent message depends on its own processing capability. It is an object of the present invention to provide a multi-CPU communication device that can be read by reading.
【0006】[0006]
【課題を解決するための手段】請求項1記載の発明は、
上記目的を達成するために、主従関係となる複数のCP
Uを有し、主CPUから送信されるメッセージと従CP
Uから送信されるメッセージを中継するデュアルポート
RAMを備えたマルチCPUの通信装置であって、前記
デュアルポートRAMにおけるメッセージブロックの個
数をnbとし、そのブロックサイズをSbとするとき、個
数nb=2nで、かつその最大値m≧log 2(nb×2)で
表わされ、前記メッセージブロックへの主CPUからの
メッセージ書き込みインデックスをMt、従CPUによ
るメッセージ読み出しインデックスをSr、従CPUか
らのメッセージ書き込みインデックスをSt、主CPU
によるメッセージ読み出しインデックスをMrとしたこ
とを特徴とする。The invention according to claim 1 is
In order to achieve the above purpose, multiple CPs that are in a master-slave relationship
U and has a message sent from the main CPU and a subordinate CP
Dual port for relaying messages sent from U
A multi-CPU communication device including a RAM, comprising:
Number of message blocks in dual port RAM
The number nbAnd the block size is SbAnd when
Number nb= 2nAnd its maximum value m ≧ log 2(NbX2)
Represented from the main CPU to the message block
The message writing index is Mt, depending on the slave CPU
Message read index is Sr, slave CPU
The message writing index is St, the main CPU
The message read index by Mr.
And are characterized.
【0007】また、請求項2記載の発明は、上記目的を
達成するために、主従関係となる複数のCPUを有し、
主CPUから送信されるメッセージと従CPUから送信
されるメッセージを中継するシェアードRAMを備えた
マルチCPUの通信装置であって、前記シェアードRA
Mにおけるメッセージブロックの個数をnbとし、その
ブロックサイズをSbとするとき、個数nb=2nで、か
つその最大値m≧log2(nb×2)で表わされ、前記メ
ッセージブロックへの主CPUからのメッセージ書き込
みインデックスをMt、従CPUによるメッセージ読み
出しインデックスをSr、従CPUからのメッセージ書
き込みインデックスをSt、主CPUによるメッセージ
読み出しインデックスをMrとしたことを特徴とする。In order to achieve the above object, the invention according to claim 2 has a plurality of CPUs in a master-slave relationship,
What is claimed is: 1. A multi-CPU communication device comprising a shared RAM for relaying a message sent from a main CPU and a message sent from a slave CPU, said shared RA
When the number of message blocks in M is n b and the block size is S b , the number n b = 2 n and the maximum value m ≧ log 2 (n b × 2), It is characterized in that a message writing index to the block from the main CPU is Mt, a message reading index from the slave CPU is Sr, a message writing index from the slave CPU is St, and a message reading index from the main CPU is Mr.
【0008】[0008]
【作用】上記構成を有する請求項1記載の発明において
は、デュアルポートRAMに最大値m≧log2(nb×
2)で表わされる個数nbのメッセージブロックを形成
し、インデックスMtにより主CPUからのメッセージ
を書き込み、インデックスSrにより従CPUがメッセ
ージを読み出す。また、インデックスStにより従CP
Uからのメッセージを書き込み、インデックスMrによ
り主CPUがメッセージを読み出す。In the invention according to claim 1 having the above structure, the maximum value m ≧ log 2 (n b ×
The number n b of message blocks represented by 2) is formed, the message from the main CPU is written by the index Mt, and the slave CPU reads the message by the index Sr. Also, according to the index St, the secondary CP
The message from U is written, and the main CPU reads the message by the index Mr.
【0009】また、上記構成を有する請求項2記載の発
明においては、シェアードRAMに最大値m≧log2(n
b×2)で表わされる個数nbのメッセージブロックを形
成し、インデックスMtにより主CPUからのメッセー
ジを書き込み、インデックスSrにより従CPUがメッ
セージを読み出す。また、インデックスStにより従C
PUからのメッセージを書き込み、インデックスMrに
より主CPUがメッセージを読み出す。Further, in the invention having the above-mentioned structure, the maximum value m ≧ log 2 (n
The number n b of message blocks represented by b × 2) is formed, the message from the main CPU is written by the index Mt, and the slave CPU reads the message by the index Sr. Also, according to the index St, the subordinate C
The message from the PU is written, and the main CPU reads the message with the index Mr.
【0010】[0010]
【実施例】以下、本発明を実施例に基づいて説明する。
図2は請求項1記載の発明の一実施例に係るマルチCP
Uの通信装置を示すブロック図である。まず、構成を説
明する。図2において、主マイクロCPU11と従マイ
クロCPU12との間で通信を行なおうとするとき、通
信メッセージは、デュアルポートRAM(Dual Port R
AM)13によって中継される。デュアルポートRAM
13に対し、主マイクロCPU11からは第1のローカ
ルバス14を使用して読み書きでき、従マイクロCPU
12からはシステムバス15を使用して読み書きでき
る。EXAMPLES The present invention will be described below based on examples.
FIG. 2 is a multi-CP according to an embodiment of the invention described in claim 1.
It is a block diagram which shows the communication apparatus of U. First, the configuration will be described. In FIG. 2, when communication is attempted between the main micro CPU 11 and the slave micro CPU 12, the communication message is a dual port RAM (Dual Port R).
AM) 13. Dual port RAM
13 can read and write from the main micro CPU 11 using the first local bus 14,
Reading and writing can be performed from 12 using the system bus 15.
【0011】主マイクロCPU11は、第1のローカル
バス14を介して、EPROM(Erasable Programmabl
e ROM)16、RAM17、割り込みコントローラ1
8等に接続されており、所定プログラムおよび処理速度
に従って制御を行なう。従マイクロCPU12は、第2
のローカルバス19を介して、EPROM20、RAM
21、割り込みコントローラ22等に接続されており、
所定プログラムおよび処理速度に従って制御を行なう。The main micro CPU 11 is provided with an EPROM (Erasable Programmable Block) via a first local bus 14.
e ROM) 16, RAM 17, interrupt controller 1
8 and the like, and controls according to a predetermined program and processing speed. The secondary micro CPU 12 is the second
EPROM 20, RAM via local bus 19 of
21, connected to the interrupt controller 22, etc.,
Control is performed according to a predetermined program and processing speed.
【0012】図1はデュアルポートRAMのメモリマッ
プを示す図であり、以下のように定義される。ここで、 mはインデックスの最大値の2のべき数(ただし、
m≧log2(nb×2)) nbはメッセージブロックの個数(ただし、nb=2
n) Sbはメッセージブロックのサイズ Mtは主マイクロCPU11の送信(メッセージ書
き込み)インデックス Srは従マイクロCPU12の受信(メッセージ読
み出し)インデックス Stは従マイクロCPU12の送信(メッセージ書
き込み)インデックス Mrは主マイクロCPU11の受信(メッセージ読
み出し)インデックス 0〜(nb−1)は各メッセージブロックのインデ
ックス番号 を表わす。FIG. 1 is a diagram showing a memory map of a dual port RAM, which is defined as follows. Here, m is the power of 2 of the maximum value of the index (however,
m ≧ log 2 (n b × 2)) n b is the number of message blocks (where n b = 2)
n ) S b is the size of the message block Mt is the transmission (message writing) index of the main micro CPU 11 Sr is the reception (message reading) index of the slave micro CPU 12 St is the transmission (message writing) index of the slave micro CPU 12 Mr is the main micro CPU 11 Receive (message read) indexes 0 to (n b -1) represent index numbers of the respective message blocks.
【0013】送信/受信する内容を書き込むところはメ
ッセージブロックであり、その個数はnbで表わされ
る。ただし、個数nbは、2nでなければならない。各メ
ッセージブロックには、インデックス番号0〜(nb−
1)が付られている。このメッセージブロックの大きさ
を表わしているのがSbである。また、このインデック
ス番号の最大値mは、メッセージブロックの個数nbを
2倍して、底2の対数をとった値(=log2(nb×
2))として表わされる。The place where the contents to be transmitted / received are written is a message block, the number of which is represented by n b . However, the number n b must be 2 n . Index numbers 0 to (n b − are included in each message block.
1) is attached. S b represents the size of this message block. The maximum value m of this index number is a value obtained by doubling the number n b of message blocks and taking the logarithm of the base 2 (= log 2 (n b ×
2)).
【0014】次に、作用を説明する。主マイクロCPU
11が、従マイクロCPU12に送信するときは、下記
の条件式(1)または式(2)が成立したとき、計算式
(3)で求められたインデックス番号Iw(=0〜(n
b−1))のメッセージブロックにメッセージを書き込
み、送信ができる。Next, the operation will be described. Main micro CPU
11 transmits to the slave micro CPU 12, when the following conditional expression (1) or expression (2) is satisfied, the index number Iw (= 0 to (n
b- 1)) A message can be written in the message block and sent.
【0015】 Mt≧Srのとき、Mt−Sr<(nb−1) ……(1) Mt>Srのとき、Mt<mod(Sr,nb) ……(2) Iw=mod(Mt,nb) ……(3) 従マイクロCPU12が、このメッセージを受信すると
きは、下記の条件式(4)が成立する間に、読み出し受
信できる。When Mt ≧ Sr, Mt−Sr <(n b −1) (1) When Mt> Sr, Mt <mod (Sr, n b ) (2) Iw = mod (Mt, n b ) ... (3) When the sub-micro CPU 12 receives this message, it can read and receive it while the following conditional expression (4) is satisfied.
【0016】 Mt≠Sr ……(4) 従マイクロCPU12から主マイクロCPU11への送
信とその受信については、上記と同様にインデックスの
StとMrを使用して行なわれる。このように、本実施
例においては、デュアルポートRAM13のメッセージ
ブロックを図1に示すように定義することにより、主従
2つのマイクロCPU11および12は、相手の速度に
関係なくメッセージを送信でき、送られてきたメッセー
ジを自分の処理能力に応じて読み出すことができる。Mt ≠ Sr (4) Transmission and reception of data from the sub-micro CPU 12 to the main micro CPU 11 are performed using the St and Mr of the indexes as described above. In this way, in this embodiment, by defining the message block of the dual port RAM 13 as shown in FIG. 1, the two master / slave micro CPUs 11 and 12 can send and receive messages regardless of the speed of the other party. You can read the received message according to your processing ability.
【0017】図3は請求項2記載の発明の一実施例に係
るマルチCPUの通信装置を示すブロック図である。な
お、本実施例において上述例と同一の構成については、
同一符号を付してその具体的な説明を省略する。まず、
構成を説明する。図3において、主マイクロCPU11
と従マイクロCPU12との間で通信を行なおうとする
とき、通信メッセージは、シェアードRAM(Shared
RAM)31によって中継される。シェアードRAM3
1に対し、主マイクロCPU11からはシステムバス1
5を使用して読み書きでき、また従マイクロCPU12
からもシステムバス15を使用して読み書きできる。FIG. 3 is a block diagram showing a multi-CPU communication device according to an embodiment of the present invention. In addition, in the present embodiment, regarding the same configuration as the above example,
The same reference numerals are given and the detailed description thereof is omitted. First,
The configuration will be described. In FIG. 3, the main micro CPU 11
When trying to communicate between the slave CPU and the slave micro CPU 12, the communication message is a shared RAM (Shared RAM).
It is relayed by the RAM 31. Shared RAM3
1 to the system bus 1 from the main micro CPU 11.
5 can be used for reading and writing, and sub CPU 12
Can also read and write using the system bus 15.
【0018】なお、シェアードRAM31上は、図1に
示したように定義され、主マイクロCPU11と従マイ
クロCPU12との通信は、前記実施例と同様に行なわ
れるので、ここでの説明は省略する。このように、本実
施例においては、シェアードRAM31のメッセージブ
ロックを図1に示すように定義することにより、主従2
つのマイクロCPU11および12は、相手の速度に関
係なくメッセージを送信でき、送られてきたメッセージ
を自分の処理能力に応じて読み出すことができる。The shared RAM 31 is defined as shown in FIG. 1, and the communication between the main micro CPU 11 and the sub micro CPU 12 is carried out in the same manner as in the above-mentioned embodiment, and the description thereof is omitted here. As described above, in this embodiment, the message block of the shared RAM 31 is defined as shown in FIG.
The two micro CPUs 11 and 12 can send a message regardless of the speed of the other party, and can read the sent message according to their processing capabilities.
【0019】なお、上記実施例で示したマルチCPUの
通信装置の適応例としてファクシミリ装置を例示した
が、本発明はファクシミリ装置に限定することなく、例
えば複写機、ワープロ、パソコン等に実施可能である。
次に、図4を参照しながら図1におけるハンドシェーク
方式の具体例を説明する。図4はm=16であるときの
メモリマップを示す図である。m=16とすると、送受
信インデックスの最大値は、216=(FFFF)Hexと
なり、メッセージブロックの個数nb=4となる。ま
た、メッセージブロックのサイズSb=(2000)Hex
で、8kバイトとする。なお、MtとSr、StとMr
の初期値は「0」とする。Although a facsimile machine is illustrated as an application example of the multi-CPU communication apparatus shown in the above embodiment, the present invention is not limited to the facsimile machine and can be applied to, for example, a copying machine, a word processor, a personal computer or the like. is there.
Next, a specific example of the handshake method in FIG. 1 will be described with reference to FIG. FIG. 4 is a diagram showing a memory map when m = 16. When m = 16, the maximum value of the transmission / reception index becomes 2 16 = (FFFF) Hex , and the number of message blocks n b = 4. Also, the size of the message block S b = (2000) Hex
Then, it is set to 8 kbytes. Note that Mt and Sr, St and Mr
The initial value of is 0.
【0020】ここで、主マイクロCPU11が従マイク
ロCPU12に送信するとき、(Mt=0)=(Sr=
0)であるから、前記条件式(1)より、(Mt−Sr
=0)<(nb−1=3)となり、送信が可能になる。
すなわち、Mt+1=1…メッセージブロック#1にメ
ッセージを書くことができる。Here, when the main micro CPU 11 transmits to the sub micro CPU 12, (Mt = 0) = (Sr =
Therefore, according to the conditional expression (1), (Mt-Sr
= 0) <(n b −1 = 3), and transmission becomes possible.
That is, a message can be written in Mt + 1 = 1 ... Message block # 1.
【0021】さらに、次のメッセージがある場合は、
(Mt=1)>(Sr=0)であるから、前記条件式
(1)より、(Mt=1)−(Sr=0<(nb−1=
3)の条件が成り立つので、(Mt+1)=2、すなわ
ちメッセージブロック#2にメッセージを書く。このよ
うに、メッセージブロック#3にもメッセージを書い
て、停止する。Further, if there is the following message,
Since (Mt = 1)> (Sr = 0), from the conditional expression (1), (Mt = 1)-(Sr = 0 <(n b -1 =
Since the condition 3) is satisfied, (Mt + 1) = 2, that is, the message is written in the message block # 2. In this way, the message is written in the message block # 3, and the process is stopped.
【0022】一方、従マイクロCPU12は、条件式
(4)より、Mt≠Srの条件を見て、Srで示される
メッセージブロックを読み出し、Sr+1として次のメ
ッセージの条件を見る。ここで、別の例として、Mt=
2、Sr=(FFFF)Hex=65535となったと
き、Mt<Srであるから、条件式(2)より、mod
(Sr,nb)すなわちSr/nbの余りは「3」である
から、(Mt=2)<(mod(Sr,nb)=3)が成立
する。従って、メッセージブロック#2に書き込みがで
きる。On the other hand, the slave micro CPU 12 looks at the condition of Mt ≠ Sr from the conditional expression (4), reads the message block indicated by Sr, and looks at the condition of the next message as Sr + 1. Here, as another example, Mt =
2. When Sr = (FFFF) Hex = 65535, Mt <Sr. Therefore, from conditional expression (2), mod
(Sr, n b) from the remainder of i.e. Sr / n b is "3", is established (Mt = 2) <(mod (Sr, n b) = 3). Therefore, the message block # 2 can be written.
【0023】Mt、Sr共、そのインデックス値は、
(FFFF)Hex=65535を最大値とするが、この
ときのメッセージブロックのインデックス番号は、計算
式(3)より、 Iw=mod(Mt,nb) Ir=mod(Sr,nb) すなわち、各インデックス値をnbで割った「余り」と
して、メッセージブロック番号を求めることができる。
なお、インデックス値の最大値65535の次は、
「0」に戻る。The index values of both Mt and Sr are
(FFFF) Hex = 65535 is set as the maximum value, but the index number of the message block at this time is Iw = mod (Mt, n b ) Ir = mod (Sr, n b ) from the calculation formula (3). The message block number can be obtained as the “remainder” obtained by dividing each index value by n b .
After the maximum index value 65535,
Return to "0".
【0024】[0024]
【発明の効果】以上説明したように、請求項1記載の発
明に係るマルチCPUの通信装置によれば、デュアルポ
ートRAMに最大値m≧log2(nb×2)で表わされる
個数nbのメッセージブロックを形成し、インデックス
Mtにより主CPUからのメッセージを書き込み、イン
デックスSrにより従CPUがメッセージを読み出し、
またインデックスStにより従CPUからのメッセージ
を書き込み、インデックスMrにより主CPUがメッセ
ージを読み出すので、主従2つのCPUは相手の速度に
関係なくメッセージを送信でき、送られてきたメッセー
ジを自分の処理能力に応じて読み出すことができる。As described above, according to the multi-CPU communication device of the first aspect of the present invention, the number n b represented by the maximum value m ≧ log 2 (n b × 2) in the dual port RAM. Message block from the main CPU is written by the index Mt, the slave CPU reads the message by the index Sr,
Further, since the message from the slave CPU is written by the index St, and the master CPU reads the message by the index Mr, the two master-slave CPUs can send the message regardless of the speed of the other party, and the sent message can be processed by itself. It can be read accordingly.
【0025】また、請求項2記載の発明に係るマルチC
PUの通信装置によれば、シェアードRAMに最大値m
≧log2(nb×2)で表わされる個数nbのメッセージブ
ロックを形成し、インデックスMtにより主CPUから
のメッセージを書き込み、インデックスSrにより従C
PUがメッセージを読み出し、またインデックスStに
より従CPUからのメッセージを書き込み、インデック
スMrにより主CPUがメッセージを読み出すので、主
従2つのCPUは相手の速度に関係なくメッセージを送
信でき、送られてきたメッセージを自分の処理能力に応
じて読み出すことができる。The multi-C according to the invention of claim 2
According to the PU communication device, the maximum value m in the shared RAM is
The number n b of message blocks represented by ≧ log 2 (n b × 2) is formed, the message from the main CPU is written by the index Mt, and the slave C is written by the index Sr.
Since the PU reads the message, the message from the slave CPU is written by the index St, and the master CPU reads the message by the index Mr, the two master-slave CPUs can send the message regardless of the speed of the other party, and the sent message. Can be read according to one's processing ability.
【図1】デュアルポートRAMのメモリマップを示す図
である。FIG. 1 is a diagram showing a memory map of a dual port RAM.
【図2】請求項1記載の発明の一実施例に係るマルチC
PUの通信装置を示すブロック図である。FIG. 2 is a multi-C according to an embodiment of the invention described in claim 1;
It is a block diagram which shows the communication apparatus of PU.
【図3】請求項2記載の発明の一実施例に係るマルチC
PUの通信装置を示すブロック図である。FIG. 3 is a multi-C according to an embodiment of the invention described in claim 2;
It is a block diagram which shows the communication apparatus of PU.
【図4】m=16であるときのメモリマップを示す図で
ある。FIG. 4 is a diagram showing a memory map when m = 16.
11 主マイクロCPU 12 従マイクロCPU 13 デュアルポートRAM 31 シェアードRAM 11 Main Micro CPU 12 Slave Micro CPU 13 Dual Port RAM 31 Shared RAM
Claims (2)
PUから送信されるメッセージと従CPUから送信され
るメッセージを中継するデュアルポートRAMを備えた
マルチCPUの通信装置であって、 前記デュアルポートRAMにおけるメッセージブロック
の個数をnbとし、そのブロックサイズをSbとすると
き、 個数nb=2nで、かつその最大値m≧log2(nb×2)
で表わされ、 前記メッセージブロックへの主CPUからのメッセージ
書き込みインデックスをMt、 従CPUによるメッセージ読み出しインデックスをS
r、 従CPUからのメッセージ書き込みインデックスをS
t、 主CPUによるメッセージ読み出しインデックスをMr
としたことを特徴とするマルチCPUの通信装置。1. A main C having a plurality of CPUs in a master-slave relationship.
A multi-CPU communication device comprising a dual port RAM for relaying a message sent from a PU and a message sent from a slave CPU, wherein the number of message blocks in the dual port RAM is n b , and the block size is When S b , the number n b = 2 n and the maximum value m ≧ log 2 (n b × 2)
The message writing index from the main CPU to the message block is Mt, and the message reading index by the slave CPU is S
r, the message writing index from the slave CPU is S
t, the message read index by the main CPU is Mr
A multi-CPU communication device characterized in that
PUから送信されるメッセージと従CPUから送信され
るメッセージを中継するシェアードRAMを備えたマル
チCPUの通信装置であって、 前記シェアードRAMにおけるメッセージブロックの個
数をnbとし、そのブロックサイズをSbとするとき、 個数nb=2nで、かつその最大値m≧log2(nb×2)
で表わされ、 前記メッセージブロックへの主CPUからのメッセージ
書き込みインデックスをMt、 従CPUによるメッセージ読み出しインデックスをS
r、 従CPUからのメッセージ書き込みインデックスをS
t、 主CPUによるメッセージ読み出しインデックスをMr
としたことを特徴とするマルチCPUの通信装置。2. A master C having a plurality of CPUs in a master-slave relationship.
A multi-CPU communication device including a shared RAM for relaying a message sent from a PU and a message sent from a slave CPU, wherein the number of message blocks in the shared RAM is n b and the block size is S b. And the number n b = 2 n and the maximum value m ≧ log 2 (n b × 2)
The message writing index from the main CPU to the message block is Mt, and the message reading index by the slave CPU is S
r, the message writing index from the slave CPU is S
t, the message read index by the main CPU is Mr
A multi-CPU communication device characterized in that
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21908591A JPH0561838A (en) | 1991-08-30 | 1991-08-30 | Communication equipment for multi-cpu |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21908591A JPH0561838A (en) | 1991-08-30 | 1991-08-30 | Communication equipment for multi-cpu |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0561838A true JPH0561838A (en) | 1993-03-12 |
Family
ID=16730027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21908591A Pending JPH0561838A (en) | 1991-08-30 | 1991-08-30 | Communication equipment for multi-cpu |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0561838A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010056115A (en) * | 1999-12-14 | 2001-07-04 | 박종섭 | Method of dual ported intrrupt in structure of master and slave |
-
1991
- 1991-08-30 JP JP21908591A patent/JPH0561838A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010056115A (en) * | 1999-12-14 | 2001-07-04 | 박종섭 | Method of dual ported intrrupt in structure of master and slave |
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