KR20010046108A - 반도체 메모리 소자의 커패시터 - Google Patents

Abstract

본 발명의 반도체 메모리 반도체 소자는 반도체 기판 상에 폴리실리콘막으로 형성된 하부 전극과, 상기 하부 전극 상에 형성된 확산 배리어막과, 상기 확산 배리어막 상에 형성된 고유전막과, 상기 고유전막 상에 귀금속 또는 이의 전도성 산화막으로 형성된 상부 전극을 포함하여 이루어진다. 이에 따라, 본 발명의 반도체 메모리 소자의 커패시터는 커패시턴스를 크게 하면서 실리콘 공정과는 호환성을 유지할 수 있다.

Description

반도체 메모리 소자의 커패시터{Capacitor of semiconductor memory device}

본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 커패시터에 관한 것이다.

일반적으로, 반도체 메모리 소자가 고집적화됨에 따라 커패시터로 사용되는 면적도 점차 작아지고 있고 요구되는 커패시턴스값도 점점 커지고 있다. 여기서, 종래의 반도체 메모리 소자의 커패시터를 자세히 설명한다.

도 1 내지 도 3은 종래의 반도체 메모리 소자의 커패시터를 도시한 단면도들이다. 도 1 내지 도 3에서 기판은 도시하지 않았다.

구체적으로, 도 1은 유전막(16)으로 질화막(13)-산화막(15)을 채용한 커패시터(NO 커패시터)를 나타낸다. 상기 NO 커패시터는 폴리실리콘막으로 상부 전극(17) 및 하부 전극(11)을 사용하기 때문에 집적 공정이 쉽다는 장점이 있으나, 유전막(16)의 등가 산화막 두께가 45Å정도까지만 만들 수 있다는 단점이 있다.

또한, 도 2는 유전막(26)으로 질화막(23)-탄탈륨 산화막(25,Ta₂O₅)을 채용한 커패시터(이하, 탄탈륨 산화막 커패시터)를 나타낸다. 도 2의 탄탄륨 산화막 커패시터는 폴리실리콘막과 TiN막을 각각 하부 전극(21) 및 상부 전극(27)으로 사용하기 때문에 기존의 실리콘 공정과 호환성을 갖고 있으나, 유전막(26)의 등가 산화막 두께를 30Å 정도까지만 만들 수 있어 기가 비트(Giga-bit) DRAM 이후의 차세대 소자에 적용하는 것은 어렵다.

또한, 도 3은 유전막(33)으로 BST(BaSrTiO₃)를 채용한 커패시터(이하, BST 커패시터)를 나타낸다. BST 커패시터의 경우 등가산화막 두께를 5Å까지 만들 수 있어 기가 비트 DRAM 이후의 차세대에 적용할 수 있는 가능성은 있으나, 상부 전극(35) 및 하부 전극(31)으로 Pt 또는 Ru 등의 귀금속 전극을 사용함으로 기존의 실리콘 공정과 호환성이 없어 집적 공정이 매우 어려운 단점이 있다. 특히, 귀금속 전극과 실리콘 패드 사이에 실리사이드 반응을 막기 위하여 확산 배리어막을 사용해야 하는데, 상기 확산 배리어막은 후속의 유전막 특성 개선을 위한 후속 열처리 공정에 의하여 쉽게 산화되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 실리콘 공정과 호환성을 가지면서 커패시턴스값을 크게 할 수 있는 반도체 소자의 커패시터를 제공하는 데 있다.

도 1 내지 도 3은 종래의 반도체 메모리 소자의 커패시터를 도시한 단면도들이다.

도 4는 본 발명에 의한 반도체 메모리 소자의 커패시터을 설명하기 위한 단면도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 반도체 소자는 반도체 기판 상에 폴리실리콘막으로 형성된 하부 전극과, 상기 하부 전극 상에 형성된 확산 배리어막과, 상기 확산 배리어막 상에 형성된 고유전막과, 상기 고유전막 상에 귀금속 또는 이의 전도성 산화막으로 형성된 상부 전극을 포함하여 이루어진다.

이상의 본 발명의 반도체 메모리 소자의 커패시터는 커패시턴스를 크게 하면서 실리콘 공정과는 호환성을 유지할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 4는 본 발명에 의한 반도체 메모리 소자의 커패시터을 설명하기 위한 단면도이다.

구체적으로, 반도체 기판(도시 안함) 상에 폴리실리콘막으로 하부 전극(41)이 형성되어 있고, 상기 하부 전극(41) 상에 확산 배리어막(46)이 형성되어 있다. 상기 확산 배리어막(46)은 폴리실리콘막으로 이루어진 하부 전극(41)과 후에 형성되는 고유전막 사이의 반응을 억제하는 역할을 함과 동시에 커패시터 구조에서는 유전막 역할도 수행한다.

본 실시예에서, 상기 확산 배리어막(46)은 SiN막(43)과 탄탈륨 산화막(45)의 이중막으로 형성한다. 상기 확산 배리어막(46)은 SiN막(43)과 탄탄륨 산화막(45)의 이중막 외에 SiO₂, SiN, Ta₂O₅, TiO₂, Al₂O₃또는 이들의 복합막으로 구성할 수도 있다.

상기 확산 배리어막(46) 상에는 고유전막(47)이 형성되어 있다. 본 실시예에서, 상기 고유전막(47)은 BST막으로 형성한다. 상기 고유전막(47)은 BST막 외에 탄탈륨 산화막 계열, PZT(PtZrTiO₃) 계열, PLZT[(Pt,La)TiO₃], STO(SrTiO₃)계열 등으로 형성할 수도 있다.

상기 고유전막(47) 상에 귀금속 또는 이의 전도성 산화막으로 상부 전극(49)이 형성되어 있다. 본 실시예에서 상기 상부 전극(49)은 Pt 또는 Ru로 구성한다. 상기 상부 전극(49)은 Pt 또는 Ru 외에 RuO₂, IrO₂등의 전도성 산화막을 이용할 수 도 있다.

여기서, 도 4의 반도체 메모리 소자의 제조방법을 간단하게 설명한다. 구체적으로, 폴리실리콘막으로 이루어진 하부 전극(41)을 RTN(rapid thermal nitrization)처리를 통하여 확산 배리어막으로 SiN막(43)을 형성한 후, 상기 SiN막(43) 상에 탄탈륨 산화막(45)을 증착한다. 상기 SiN막(43) 및 탄탈륨 산화막(45)은 폴리실리콘막으로 이루어진 하부 전극(41)과 후에 형성되는 BST막(47)사이의 반응을 억제하는 확산 배리어막의 역할을 한다. 상기 SiN막(43)이나 탄탈륨 산화막(45)의 두께는 가능한한 얇게 형성하여 등가 산화막 두께를 작게 유지하여야 한다. 상기 탄탈륨 산화막(45)막 상에 고유전막(47), 예컨대 BST막을 형성한 후 유전막의 특성 향상을 위하여 열처리를 실시한다. 계속하여, 상기 고유전막(47) 상에 상부 전극(49)을 증착하여 커패시터를 완성한다.

이와 같은 본 발명의 반도체 메모리 소자의 커패시터는 하부 전극으로 폴리실리콘막을 사용하면서 유전막 역할로써 SiN막, Ta₂O₅막, 및 BST막의 적층 구조를 사용하여 커패시턴스를 크게 하면서 실리콘 공정과는 호환성을 가질 수 있다. 또한, 하부 전극으로 폴리실리콘막을 사용할 경우 종래와 다르게 실리콘 반응을 막기 위한 확산 방지막의 사용이 불필요하게 되어 집적 공정을 쉽게 할 수 있다.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

상술한 바와 같이 본 발명의 반도체 메모리 소자의 커패시터는 커패시턴스를 크게 하면서 실리콘 공정과는 호환성을 가질 수 있다. 또한, 본 발명의 반도체 메모리 소자는 실리콘 반응을 막기 위한 확산 방지막의 사용이 불필요하게 되어 집적 공정을 쉽게 할 수 있다.

Claims (1)

1. 반도체 기판 상에 폴리실리콘으로 형성된 하부 전극;

   상기 하부 전극 상에 형성된 확산 배리어막;

   상기 확산 배리어막 상에 형성된 고유전막; 및

   상기 고유전막 상에 귀금속 또는 이의 전도성 산화막으로 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 커패시터.