KR20010043007A - 실리콘 웨이퍼 - Google Patents

실리콘 웨이퍼 Download PDF

Info

Publication number
KR20010043007A
KR20010043007A KR1020007011856A KR20007011856A KR20010043007A KR 20010043007 A KR20010043007 A KR 20010043007A KR 1020007011856 A KR1020007011856 A KR 1020007011856A KR 20007011856 A KR20007011856 A KR 20007011856A KR 20010043007 A KR20010043007 A KR 20010043007A
Authority
KR
South Korea
Prior art keywords
defect
silicon wafer
wafer
defects
silicon
Prior art date
Application number
KR1020007011856A
Other languages
English (en)
Other versions
KR100688628B1 (ko
Inventor
카토마사히로
타마츠카마사로
이마이오사무
키무라아키히로
요시다토모수케
Original Assignee
와다 다다시
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와다 다다시, 신에쯔 한도타이 가부시키가이샤 filed Critical 와다 다다시
Publication of KR20010043007A publication Critical patent/KR20010043007A/ko
Application granted granted Critical
Publication of KR100688628B1 publication Critical patent/KR100688628B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/21—Circular sheet or circular blank

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명에 의하면, CZ 실리콘 웨이퍼에 있어서, 그 내부에 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 실리콘 웨이퍼. 및 CZ 실리콘 웨이퍼에 있어서, 그 내부에 공동결함을 함유하고, 임의의 {110}면에 투영된 상기 공동결함상에 외접하는 임의의 장방형에 있어서, 긴 변의 길이 L1/과 짧은 변의 길이 L2와의 비(L1/L2)의 최대치가 2.5 이상인 웨이퍼. 및 웨이퍼 내부에 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 실리콘 웨이퍼에 있어서, 웨이퍼 표면으로부터 적어도 0.5㎛의 깊이에서 공동결함이 웨이퍼 내부의 1/2 이하의 밀도인 실리콘 웨이퍼가 제공된다.
이것에 의해, 열처리에 의한 공동결함의 저감효과를 보다 깊은 영역까지 확대하는데 적절한 실리콘 웨이퍼를 얻는 것이 가능하다.

Description

실리콘 웨이퍼{SILICON WAFER}
반도체 집적회로 등의 디바이스를 제작하기 위한 웨이퍼로는, 주로 쵸크랄스키법(CZ법)에 의해 육성된 실리콘 단결정 웨이퍼가 이용되고 있다. 이와 같은 실리콘 단결정 웨이퍼에 결정결함이 존재하면, 반도체 대바이스제작시 패턴불량(pattern failure) 등이 유발된다. 특히, 최근 고도로 집적화된 디바이스에 있어서 패턴폭은 0.3㎛ 이하의 매우 미세한 것으로 되고 있기 때문에, 이와 같은 패턴형성시에는, 크기가 0.1㎛인 결정결함이 존재해도 패턴불량 등과 같은 결함이 유발되고, 디바이스의 생산수율 및 품질특성을 현저히 저하시켜 버린다. 따라서, 실리콘 단결정 웨이퍼에 존재하는 결정결함은, 가능한 사이즈 및 밀도를 작게하지 않으면 안된다.
특히 최근, CZ법에 의해 육성된 실리콘 단결정중에는, 그로운-인(Grown-in)결함이라 불리는 결정성장중에 도입된 결정결함이 존재하는 것이 보고되고 있다. 이와 같은 결정결함의 주요한 발생원인은, 단결정 제조중 응집하는 원자공공(atomic vacancies)의 클러스터(cluster) 또는 석영 도가니로부터 혼입하는 산소원자의 응집체(agglomerate)인 산소석출물(oxide precipitate) 때문인 것으로 간주된다. 이들 결정결함이 디바이스가 형성되는 웨이퍼의 표층부에 존재하면, 디바이스특성을 열화시키는 유해한 결함으로 되기 때문에, 이와 같은 결정결함을 저감하여, 충분한 깊이의 무결함층(denuded zone)(DZ)을 표층부에 갖는 실리콘 웨이퍼를 제작하는 것이 바람직하다.
상기 그로운-인 결함중, 공동형 결함(void type defect)인 그로운-인 결함의 형상은, 팔면체(octahedron)를 기초로 한 공동이 여러개 연결된 구조이고, 크기는 100~300nm 정도이고, 표면은 산화막으로 둘러싸여 있는 것이 알려져 있다(M.Kato, T.Yoshida,Y.Ikeda와 Y.Kitagawa, Jpn.J.Appl.Phys.35,5597,1996).
이들 공동결함의 {110}면에 투영한 투과형 전자현미경(transmission electron microscope)의 관찰도를 도3 및 도4에 나타낸다. 이 결함은, 쵸크랄스키법에 의한 단결정 제조중에, 1150℃ 부근의 온도대에서 원자공공이 응집하여 생긴 것으로 간주되고 있다. 이와 같은 공동결함이, 디바이스가 형성되는 웨이퍼 표층부(0~5㎛)에 존재하면 디바이스 특성을 열화시키기 때문에, 이와 같은 결함을 저감하기 위한 여러가지 방법이 검토되어 왔다.
예를 들어, 상기 그로운-인 공동결함의 밀도를 저감하는 방법으로서, 실리콘 웨이퍼를 고온 열처리하면 좋은 것이 알려져 있다. 그러나, 종래 CZ법에 의한 실리콘 웨이퍼에 이 방법을 적용하면, 웨이퍼 표면으로부터 약 0.3㎛ 이상의 깊이 내부영역에서 결함이 많이 잔류해 버리고, 무결함층의 깊이가 얕아져 버리는 문제가 있었다. 그 때문에, 종래 실리콘 웨이퍼에서는, 디바이스를 제작할 때 자유도(flexibility)가 낮은 결점이 있었다.
본 발명은, 쵸크랄스키법(CZ법)에 의해 실리콘 단결정을 인상할 때 결정내부에 발생하는 결정결함이, 그 후 열처리에 의해 소멸하기 쉬운 실리콘 웨이퍼에 관한 것이다.
도1은 실리콘 웨이퍼의 내부에 함유되는 봉상 또는 판상의 공동결함의 형상을 측정한 도이고, 비교적 결함 싸이트가 큰 것을 나타낸 도이다.
도2는 실리콘 웨이퍼의 내부에 함유되는 봉상 또는 판상의 공동결함의 형상을 측정한 도이고, 비교적 결함 싸이트가 작은 것을 나타낸 도이다.
도3은 실리콘 웨에퍼의 내부에 함유되는 팔면체 형상의 공동결함의 형상을 측정한 도이고, 비교적 결함싸이트가 큰 것을 나타낸 도이다.
도4는 실리콘 웨이퍼의 내부에 함유되는 팔면체 형상의 공동결함의 형상을 측정한 도이고, 비교적 결함의 싸이트가 작은 것을 나타낸 도이다.
도5는 열처리후 결함잔재율(defect remaining rate)을 나타낸 도이고, 표면으로부터 0.3㎛까지의 깊이 영역에서 결함잔재율에 대해서 나타낸 도이다.
도6은 열처리후 결함잔재율을 나타낸 도이고, 표면으로부터 0.3~0.5㎛까지의 깊이 영역에서의 결함잔재율에 대해서 나타낸 도이다.
본 발명은, 이와 같은 문제점이 감안하여 실시된 것으로, 열처리에 의한 공동결함의 저감효과를 높이고, 보다 깊은 영역까지 무결함층을 확대하는데 적절한 실리콘 웨이퍼를 얻는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명은, 쵸크랄스키법에 의해 인상된 실리콘 단결정 잉곳을 웨이퍼로 가공하여 얻어진 실리콘 웨이퍼에 있어서, 그 내부에 봉상의(rod-like) 공동결함 및/또는 판상의(plate-like) 공동결함을 함유하는 것을 특징으로 하는 실리콘 웨이퍼이다.
이와 같이, CZ법에 의해 단결정 잉곳을 육성할 때, 내부에 함유되는 결함의 형상을 봉상 및/또는 판상으로 함으로써, 결함의 체적에 대한 표면적의 상대적인 비율이 팔면체 결함보다 높아지고, 열처리를 행한 때 결함이 깊은 영역까지 저감된다.
여기서 말하는, 결함의 형상이 봉상 및/또는 판상이라는 것은, 종래 웨이퍼 내부에 함유되어 있는 공동결함과 같이 팔면체 형상이나, 구형(spherical shape)이 아닌 것을 의미한다.
예를 들면, 웨이퍼 내부를 투과형 전자현미경을 이용하여 관찰한 경우에 있어서, 임의의 {110}면에 투영된 결함상(defect image)의 외측에 접하는 임의의 장방형(rectangle)을 작도하면, 긴 변의 길이 L1과 짧은 변의 길이 L2와의 비(L1/L2)의 최대치가 2.5 이상으로 되는 것을 말한다.
또한, 본 발명은, 쵸크랄스키법에 의해 인상된 실리콘 단결정 잉곳을 웨이퍼로 가공하여 얻어진 실리콘 웨이퍼에 있어서, 그 내부에 공동결함을 함유하고, 임의의 {110}면에 투영된 상기 공동결함상에 외접하는 임의의 장방형에 있어서, 긴 변의 길이 L1과 짧은 변의 길이 L2의 비(L1/L2)의 최대치가 2.5 이상인 것을 특징으로 하는 실리콘 웨이퍼이다.
이와 같이, 임의의 {110}면에 투영된 공동형 결함상에 외접하는 임의의 장방형에 있어서, 긴 변의 길이 L1과 짧은 변의 길이 L2의 비(L1/L2)의 최대치가 2.5 이상인 웨이퍼는, 결함의 체적에 대한 표면적의 상대적인 비율이 팔면체의 결함보다도 높게 되고, 열처리를 행한 때 결함이 깊은 영역까지 저감된다.
한편, L1/L2의 최대치의 상한은 특히 정해지지 않지만, 20정도로 생각된다.
임의의 {110}면에 투영된 공동결함상을 관찰하는 데는, 투과형 전자현미경을 이용하면 용이하게 투영면을 측정할 수 있고, 정확히 결함상을 관찰하는 것이 가능하다.
이 경우, 전기 실리콘 단결정 잉곳은 쵸크랄스키법에 의해 질소가 도프된 것으로 하는 것이 가능하다.
공동결함의 형상을, 상기 봉상 및/또는 판상으로 하기 위해서, 예를 들면 실리콘 단결정 잉곳을 쵸크랄스키법에 의해 육성할 때 질소를 도프하는 것에 의해, 그로운-인 결함의 형상을 통상의 팔면체 형상으로부터 봉상 또는 판상의 형상으로 용이하게 변화시키는 것이 가능하다.
또한, 본 발명은, 전기 본 발명의 실리콘 웨이퍼를 1000℃ 이상의 온도에서 10초 이상의 열처리를 한 실리콘 웨이퍼이다.
이와 같이, 봉상 및/또는 판상의 결함을 함유하는 웨이퍼를 열처리함으로써, 종래 팔면체 형상의 결함을 함유하는 웨이퍼보다도 깊은 영역까지 웨이퍼 표면근방의 공동결함이 효과적으로 소멸하고, 품질이 높은 실리콘 웨이퍼를 얻는 것이 가능하다. 또한, 열처리에 의한 결함의 소멸효과가 높기 때문에, 종래 웨이퍼보다 단시간의 열처리로, 보다 큰 결함 소멸효과를 얻는 것이 가능하다.
이 경우 열처리온도는 1000℃이상이면 좋고, 특히 상한은 정해지지 않는다. 그러나, 물리적으로는 실리콘의 융점미만이면 좋고, 열처리장치의 실용온도범위를 고려하면 1350℃정도인 것이 바람직하다. 또한, 열처리시간도 10초 이상이면 좋고, 특히 상한은 정해지지 않지만, 생산성을 고려하면 2시간 정도가 바람직하다.
이 경우, 전기 열처리후 웨이퍼 표면으로부터 적어도 0.5㎛ 깊이에서 공동결함밀도가 열처리전 공동결함밀도의 1/2 이하인 실리콘 웨이퍼로 하는 것이 가능하고, 이와 같은 실리콘 웨이퍼는, 예를 들면, 웨이퍼 내부에 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 실리콘 웨이퍼에 있어서, 웨이퍼 표면으로부터 적어도 0.5㎛ 깊이에서 공동결함이 웨이퍼 내부의 1/2 이하의 밀도인 실리콘 웨이퍼로 된다.
이와 같은 실리콘 웨이퍼는, 표면에 두꺼운 무결함층을 갖기 때문에 디바이스를 제작할 때 자유도가 높게 되는 이점이 있다. 또한, 웨이퍼 내부는 게터링 싸이트(gettering site)로 되는 충분한 결함밀도를 갖기 때문에, 필요한 만큼의 게터링 능력을 갖는 웨이퍼로 하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명은 CZ법에 의해 얻어진 실리콘 웨이퍼에 있어서, 그 내부에 함유되는 공동결함의 형상을, 봉상 및/또는 판상으로 함으로써, 그 후 열처리에 있어서 웨이퍼 표면의 깊은 영역까지 공동결함을 소멸시킨, 무결함층이 두꺼운 실리콘 웨이퍼를 얻는 것이 가능하다.
이하, 본 발명의 실시형태를 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
본 발명은, CZ법에 의해 육성한 실리콘 단결정중에 존재하는 그로운-인 공동결함의 형상이, 결정육성시의 조건에 의해 변화하는 현상에 착안하고, 결함의 체적에 대한 표면적의 상대적인 비율이 커지는 봉상 또는 판상의 형상으로 함에 의해, 열처리에서의 결함저감효과를 보다 깊은 영역까지 확대시킬 수 있는 것을 발견하고, 완성시킨 것이다.
공동결함이 열처리로 저감되기 위해서는, 공동결함의 내벽에 존재하는 산화막 표면부(surface portion)로부터 산소원자가 용해하고, 실리콘 결정중에 확산하는 것이 제일 과정으로 필요하다. 이것은 산소석출물의 재용해(re-dissolving) 현상과 같은 것이다. 산소석출물의 재용해의 경우, 그 용해속도가 결함크기와, 특히 형상에 영향을 받는 것이 알려져 있고, 결함의 체적이 같은 경우에는 그 표면적이 클수록 용해하기 쉽다(F.Shimura,Appl.Phys.Lett.39,987,1981).
공동결함의 경우도, 산소석출물의 재용해와 같이, 같은 체적의 공동결함에서 비교하는 경우, 공동의 표면적이 클수록 축소하는 속도가 빨라진다. 결국, 종래 팔면체 형상 등의 다면체형(polyhedron type) 공동결함을, 같은 체적이라도 표면적이 큰 봉상 및/또는 판상으로 함으로써, 결함이 열처리로 소멸되기 쉽게 하는 것이 가능하다.
그리고 본 발명자들은, 상기와 같이 웨이퍼 내부에 함유되는 공동결함의 형상을, 봉상 또는 판상으로 하기 위해서, 예를 들면 CZ법으로 실리콘 단결정을 인상할 때 질소를 도프하면, 용이하게 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 실리콘 웨이퍼를 얻을 수 있는 것이 가능한 것을 발견하였다.
본 발명자들은, CZ법에 의해 실리콘 단결정을 육성할 때 질소를 도프하면, 어떻게 그로운-인 결함의 형상이 변화하는가를 실험조사하였다.
여기서, 도3 및 도4는, CZ법에 의해 육성된 실리콘 단결정 잉곳을 웨이퍼로 절출하고, 웨이퍼에 함유되는 공동결함의 형상을 투과형 전자현미경으로 {110}면에 투영한 것이다. 양자의 결함크기가 다른 것은, 공동결함이 응집하는 1150℃부근의 통과시간을 변화시켰기 때문이다.
도3 및 도4에 나타난 바와 같이, 종래 웨이퍼에 함유되는 공동결함의 형상은 팔면체 형상을 하고 있고, 임의의 {110}면에 투영된 결함상의 외측에 접하는 임의의 장방형을 작도한 때, 긴 변의 길이 L1과 짧은 변의 길이 L2의 비(L1/L2)가 최대값을 취해도 2.5미만으로 되고 있다. 그 때문에, 공동결함의 제적에 대한 표면적의 상대적인 비가 작고, 열처리를 실시해도 결정결함을 제거하는 효과는 적어졌다.
한편, 도1 및 도2에 나타난 것은, CZ법으로 질소를 도프하여 육성된 실리콘 단결정 잉곳을 웨이퍼로 절출하고, 도3 및 도4와 같이 결정결함의 형상을 측정한 것이다. 질소를 도프함에 의해, 결함의 형상은 종래 팔면체 형상에서 크게 변화하고 있다. 도1의 결함은, 다양한 각도로부터 관찰한 결과, 봉상의 결함이 3개 결합한 것인 것으로 판명되었다. 또, 도2의 결함은, 각도를 변화해 보면, 지면에 대해 200㎛의 오행이 있는 평판형 결함인 것으로 판명되었다.
그리고, 도1 및 도2에 나타난 바와 같이, CZ법으로 질소를 도프하여 육성된 실리콘 단결정으로부터 생성되는 웨이퍼는, 전술한 L1/L2의 최대치가, 도1에서는 약 3, 도2에서는 약 4로 종래의 실리콘 웨이퍼 보다도 큰 값으로 되고 있다. 이 수치가 커진 것은, 동시에 결함의 제척에 대한 표면적의 상대적인 비가 커진 것을 의미한다. 따라서, 열처리를 행한 경우 공동결함의 소멸효과는 매우 크다.
본 발명에 있어서, CZ법에 의해 질소를 도프한 실리콘 단결정 잉곳을 육성하는데는, 예를 들어 특개소60-251190호에 기재되어 있는 것과 같은 공지의 방법에 의하면 좋다.
즉, CZ법은, 석영 도가니중에 수용된 다결정 실리콘 원료의 융액에 종결정을 접촉시켜, 이것을 회전시키면서 천천히 인상하여 소망직경의 실리콘 단결정 잉곳을 육성하는 방법이지만, 먼저 석영 도가니내에 질화물을 넣어두거나, 실리콘 융액중에 질화물을 투입하거나, 분위기가스를 질소를 함유하는 분위기로 하는 등에 의해서, 간단히 인상결정중에 질소를 도프하는 것이 가능하다. 이 때, 질화물의 양 또는 질소가스의 종류 또는 도입시간 등을 조정하는 것에 의해, 결정중 도프량을 제어하는 것이 가능하다.
이와 같이, CZ법에 의해 단결정 잉곳을 육성할 때, 질소를 도프하는 것에 의해, 봉상 또는 판상의 결함을 함유하는 실리콘 단결정 잉곳을 간단하게 얻는 것이 가능하다. 이 때, 도프하는 질소의 농도는, 1.0 ×1010~ 5.0 ×1015atoms/㎤ 범위로 제어하는 것이 바람직하다.
이렇게 하여, CZ법에 있어서 소망농도의 질소가 도프되고, 소망하는 봉상 또는 판상의 공동 결함을 함유하는 실리콘 단결정 잉곳이 얻어진다. 이것을 통상의 방법에 따라, 내주변 슬라이서 또는 와이어 톱 등의 절단장치로 슬라이스한 후, 면취(chamfering), 랩핑(lapping), 에칭(etching), 연마(polishing) 등의 공정을 거쳐, 실리콘 단결정 웨이퍼로 가공한다. 물론, 이들 공정은 예시 열거한 것에 불과하고, 이 외에도 세정 등 여러가지 공정이 있을 수 있고, 공정순소의 변경, 일부 생략 등 목적에 따라 적절한 공정은 변경사용되고 있다.
다음으로, 본 발명의 봉상 및/또는 판상의 결정결함을 갖는 실리콘 웨이퍼를 열처리하는 경우에는, 웨이퍼를 1000℃ 이상의 온도에서 10초 이상 열처리할 수 있는 것이면, 배치식(batch type)의 저항가열로, 램프가열로 등, 어느 것에 있어서도 좋다.
예를 들면, 이 열처리를 행하는데에 급속가열·급속냉각장치(RTA : Rapid Thermal Annealer)를 적용하는 것도 가능하다. 이와 같은 장치로 하면, 열처리를 효율좋게 행하는 것이 가능하고, 웨이퍼 제조의 효율을 향상시키는 것이 가능하다.
또한, 열처리의 분위기로는, 산소, 수소, 아르곤 또는 이들의 혼합 분위기하에서 행하도록 하면, 실리콘 웨이퍼에 유해한 것으로 되는 표면 피막을 형성시키는 일 없이, 유효하게 산소, 질소를 외방확산시켜, 용이하게 웨이퍼 표면층의 공동결함밀도를 감소시키는 것이 가능하다.
특히, 수소, 아르곤 또는 이들의 혼합분위기와 같은, 비산화성 또는 환원성 분위기에서 열처리를 행하면, 웨이퍼 표면의 결정결함이 소멸하기 쉽기 때문에 보다 바람직하다. 또한, 수소와 아르곤의 혼합 분위기로 하면, 열처리중 웨이퍼에 슬립(slippage)이 발생하기 어렵게 되는 것이 확인되었다.
이하, 본 발명의 실시예 및 비교예를 통애 구체적으로 설명하지만, 본 발며은 이들에 한정되는 것은 아니다.
(실시예, 비교예)
CZ법에 의해, 직경 6인치, 도전형 P형, 방위＜100＞의 결정 잉곳을 통상의 인상속도(1.2mm/min)로 6개 인상하였다. 그 중, 2개의 인상에서는, 원료중에 먼저 질화규소막을 갖는 실리콘 웨이퍼를 투입하고 질소농도가 5×1014atoms/㎤으로 되도록 제어하였다. 동시에 산소농도는 15ppma(JEIDA)로 되도록 제어하였다. 공동결함이 응집하는 1150℃ 부근의 통과시간을 변화시킴으로써 결함크기가 다른 2종류의 질소 도프 결정의 준비하였다.
나머지 4개는 비교용 시료로 하고, 산소농도는 상기와 같이 하여, 질소를 도프하지 않고 인상하였다. 이 경우도, 1150℃부근의 통과시간 이외의 조건은 거의 같게 한 6종류의 직경 6인치 실리콘 단결정 경면 웨이퍼를 제작하였다.
이렇게 하여 얻어진 실리콘 웨이퍼 내부의 공동결함의 형상을, 투과형 전자 현미경으로, 결함을 {110}면에 투영하는 것에 의해 관찰하였다. 그 결과, 질소를 도프한 2매의 실리콘 웨이퍼는, 대부분 공동결함의 형상이, 도1 및 도2에 나타난 바와 같은 봉상 또는 판상의 형상으로 되고, 전술한 L1/L2의 최대치는 2.5이상으로 되고 있는 것을 확인하였다.
한편, 질소를 도프하지 않은 4매의 실리콘 웨이퍼에서 공동결함의 형상은, 도3 및 도4에 나타난 바와 같이, 종래부터 알려져 있는 팔면체 형상이었고, L1/L2는 최대에서도 2.5미만이었다.
여기서, 투과형 전자 현미경 용 시료작성은, 적외산란 토모그라프장치(infrared scattering tomograph apparatus)로 공동결함의 위치를 동정하고, 그 후, 집속 이온빔 장치(focused ion beam apparatus)로 절출하였다.
이와 같은, 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 실리콘 웨이퍼 2매와, 종래 팔면체 형상의 공동결함을 함유하는 실리콘 웨이퍼 4매의 합계 6매의 웨이퍼에 대해서, 열처리전과 열처리후의 결함밀도를 비교하였다.
열처리는, RTA장치(급속가열·급속냉각장치, Steag Microtec International사제 SHS-2800형)를 사용하고, 온도 1200℃에서 10초간, 아르곤 75%에 수소25%를 더한 분위기에서 급속가열·급속냉각 열처리를 행하였다.
밀도의 측정은 광산란법(light scattering method)을 이용하여, 표면으로부터 0.5㎛까지 깊이에서 결함밀도를 측정하였다.
측정결과를 도5 및 도6에 나타낸다. 도5는 표면으로부터 0.3㎛까지의 얇은 영역, 도6은 표면으로부터 0.3~0.5㎛까지의 깊은 영역에서의 결함잔재율을 나타내고 있다.
어느것에서도, 횡축에는 열처리 전 각 웨이퍼내 결함의 평균크기를 나타내고, 종축에는 열처리전에 대한 열처리후의 결함밀도의 비를 나타내고 있다. 도면중 원형 플롯은 팔면체 형상의 공동결함을 갖는 실리콘 웨이퍼의 데이타를 나타내고, 삼각 플롯은 봉상 또는 판상의 공동결함을 함유하는 실리콘 웨이퍼의 데이타를 나타내고 있다.
도5의 깊이 0.3㎛까지의 얕은 영역에서는, 공동결함의 형상에 관계없이 결함이 소멸하고 있는 것을 알 수 있다. 한편, 도6의 깊은 영역에서의 결과를 보면, 봉상 또는 판상의 공동결함이, 팔면체 형상의 공동 결함에 비해 소멸하기 쉬운 것을 알 수 있다.
광산란법으로 측정되는 결함크기는, 결함의 산란광 강도를 기초로 하여 결함을 구체(spherical body)로 과정한 직경으로 계산된다. 그 때문에, 이러한 도5 및 도6의 그래프중에서 동일 사이트로 표시되는 데이타는, 실제로는 같은 체적을 의미하고 있다. 결국, 같은 체적의 공동결함에 있어서도, 봉상 또는 판상의 공동결함은, 팔면체 형상의 공동결함에 비해 소멸하기 쉬운 것을 의미하고 있다. 이것은, 봉상이나 판상의 공동결함이 팔면체 형상의 공동결함보다 표면적이 크기 때문에 소멸하기 쉬운 것으로 추정된다.
또, 도6에 나타내는 바와 같이, 실시예의 실리콘 웨이퍼는, 열처리후 공동결함의 밀도가, 웨이퍼 표면에서 0.3~0.5㎛까지의 깊은 영역에 있어서도 30% 이하로 낮은 것으로 되고 있다. 이것은, 본 발명의 봉상 또는 판상의 공동결함을 함유하는 실리콘 웨이퍼는, 웨이퍼의 공동결함밀도를 표면에서 적어도 0.5㎛의 깊이에 걸쳐, 웨이퍼 내부의 1/2 이하의 밀도로 하는 것이 가능한 것을 의미하고 있다. 즉, 본 발명의 실리콘 웨이퍼는 두꺼운 무결함층을 갖고, 웨이퍼 내부에서는 게터링 싸이트로 되는 공동결함을 갖기 때문에, 디바이스 제작의 자유도 및 수율이 높은 실리콘 웨이퍼로 하는 것이 가능하다.
본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이고, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 유사한 작용효과를 제공하는 것은, 어느것에 있어서도 본 발명의 기술적 범위에 포함된다.
예를 들면, 본 발명에서 내부에 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 것은, 반드시 도1 및 도2에 나타난 바와 같은 직방체 형상(rectangular parallelepiped) 또는 평판형상(flat plate-like)의 것에 한정되는 것은 아니고, 예를 들어 원주상(cylinderical)의 것이나 규칙적인 요철이 있는 판상(irregular uneven plate-like shape)의 것에 있어서도, L1/L2의 최대치가 2.5 이상인 공동결함을 함유하는 것이면, 본 발명의 효과를 제공하는 것이다.
또한, 상기 실시형태에서는, 웨이퍼 내부의 공동결함을 봉상 및/또는 판상으로 하기 때문에, CZ법에 의해 질소를 도프하는 것에 의해서 행하는 방법을 중심으로 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 질소 이외의 첨가물을 첨가하거나 결정의 인상조건을 조정하는 것에 의해, 공동결함의 형상을 봉상 또는 판상으로 변화하는 경우도 포함하는 것이다.
더욱이, 본 발명에 있어서, CZ법에 의해 실리콘 단결정 잉곳을 육성할 대에는, 융액에 자장이 인가되거나 아니거나는 관계없는 것이고, 본 발명의 CZ법은 이른바 자장을 인가하는 MCZ법도 포함하는 것이다.
상기한 바와 같은 본 발명에 의하면, 열처리에 의한 공동결함의 저감효과를 높이고, 보다 깊은 영역까지 무결함층을 확대한 실리콘 웨이퍼를 얻을 수 있어서, 반도체 집적회로 등의 디바이스를 제작하기 위한 웨이퍼로 사용할 수 있다.

Claims (6)

  1. 쵸크랄스키법에 의해 인상된 실리콘 단결정 잉곳을 가공하여 얻어진 실리콘 웨이퍼에 있어서, 상기 실리콘 웨이퍼는 그 내부에 봉상의 공동결함 및/또는 판상의 공동결함을 함유하는 것을 특징으로 하는 실리콘 웨이퍼.
  2. 쵸크랄스키법에 의해 인상된 실리콘 단결정 잉곳을 가공하여 얻어진 실리콘 웨이퍼에 있어서, 그 내부에 공동결함을 함유하고, 임의의 {110}면에 투영된 상기 공동결함상에 외접하는 임의의 장방형에 있어서, 긴 변의 길이 L1/과 짧은 변의 길이 L2와의 비(L1/L2)의 최대치가 2.5 이상인 것을 특징으로 하는 실리콘 웨이퍼
  3. 제1항 또는 제2항에 있어서, 상기 쵸크랄스키법에 의해 인상된 실리콘 단결정 잉곳은 질소가 도프된 것인 것을 특징으로 하는 실리콘 웨이퍼
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 실리콘 웨이퍼는 1000℃ 이상의 온도에서 10초 이상의 열처리가 행해지는 것을 특징으로 하는 실리콘 웨이퍼
  5. 제4항에 있어서, 상기 열처리후 웨이퍼 표면으로부터 적어도 0.5㎛의 깊이에서, 실리콘 웨이퍼의 공동결함밀도가, 열처리전 실리콘 웨이퍼의 공동결함밀도의 1/2 이하인 것을 특징으로 하는 실리콘 웨이퍼.
  6. 웨이퍼 내부에 봉상의 공동결함 및/또는 판상의 공동 결함을 함유하는 실리콘 웨이퍼에 있어서, 상기 웨이퍼 표면으로부터 적어도 0.5㎛의 깊이에서, 실리콘 웨이퍼의 공동결함밀도가, 웨이퍼 내부의 공동결함밀도의 1/2 이하인 것을 특징으로 하는 실리콘 웨이퍼.
KR1020007011856A 1999-03-04 2000-02-25 실리콘 웨이퍼 KR100688628B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11057738A JP2000256092A (ja) 1999-03-04 1999-03-04 シリコンウエーハ
JP11/57738 1999-03-04

Publications (2)

Publication Number Publication Date
KR20010043007A true KR20010043007A (ko) 2001-05-25
KR100688628B1 KR100688628B1 (ko) 2007-03-09

Family

ID=13064267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007011856A KR100688628B1 (ko) 1999-03-04 2000-02-25 실리콘 웨이퍼

Country Status (6)

Country Link
US (1) US6599603B1 (ko)
EP (1) EP1087042A4 (ko)
JP (2) JP2000256092A (ko)
KR (1) KR100688628B1 (ko)
TW (1) TW531575B (ko)
WO (1) WO2000052236A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
JP4646440B2 (ja) * 2001-05-28 2011-03-09 信越半導体株式会社 窒素ドープアニールウエーハの製造方法
JP4567251B2 (ja) * 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP4549589B2 (ja) 2001-09-14 2010-09-22 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
KR20030043387A (ko) * 2001-11-28 2003-06-02 주식회사 실트론 단결정 실리콘 웨이퍼 제조 방법
DE10205084B4 (de) 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe
DE10336271B4 (de) 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
DE102005013831B4 (de) 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
JP4908885B2 (ja) * 2006-03-17 2012-04-04 株式会社豊田中央研究所 半導体装置の特性予測方法及び特性予測装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60251190A (ja) * 1984-05-25 1985-12-11 Shin Etsu Handotai Co Ltd シリコン単結晶の製造方法
US5096839A (en) * 1989-09-20 1992-03-17 Kabushiki Kaisha Toshiba Silicon wafer with defined interstitial oxygen concentration
JP2874834B2 (ja) * 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
DE19637182A1 (de) * 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
JPH10152395A (ja) * 1996-11-21 1998-06-09 Komatsu Electron Metals Co Ltd シリコン単結晶の製造方法
JPH10154713A (ja) * 1996-11-22 1998-06-09 Shin Etsu Handotai Co Ltd シリコンウエーハの熱処理方法およびシリコンウエーハ
US6157444A (en) * 1997-11-28 2000-12-05 Hitachi, Ltd. Defect inspection apparatus for silicon wafer
JP3011178B2 (ja) * 1998-01-06 2000-02-21 住友金属工業株式会社 半導体シリコンウェーハ並びにその製造方法と熱処理装置
TW508378B (en) * 1998-03-09 2002-11-01 Shinetsu Handotai Kk A method for producing a silicon single crystal wafer and a silicon single crystal wafer
US6548886B1 (en) * 1998-05-01 2003-04-15 Wacker Nsce Corporation Silicon semiconductor wafer and method for producing the same

Also Published As

Publication number Publication date
EP1087042A1 (en) 2001-03-28
JP2000256092A (ja) 2000-09-19
JP3800960B2 (ja) 2006-07-26
US6599603B1 (en) 2003-07-29
EP1087042A4 (en) 2006-04-12
KR100688628B1 (ko) 2007-03-09
TW531575B (en) 2003-05-11
WO2000052236A1 (fr) 2000-09-08

Similar Documents

Publication Publication Date Title
JP3800006B2 (ja) シリコン単結晶ウエーハの製造方法及びシリコン単結晶ウエーハ
KR100581047B1 (ko) 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
TWI553173B (zh) An annealing wafer, an annealing wafer, and a method of manufacturing the device
KR100788988B1 (ko) 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법
KR100369760B1 (ko) 실리콘 웨이퍼의 제조 방법
JP5993550B2 (ja) シリコン単結晶ウェーハの製造方法
KR100581046B1 (ko) 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
JP2001146498A (ja) シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP3975605B2 (ja) シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
KR100971163B1 (ko) 어닐 웨이퍼 및 어닐 웨이퍼의 제조방법
KR20140001815A (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
KR100688628B1 (ko) 실리콘 웨이퍼
JP2003327493A (ja) シリコン単結晶ウエーハ及びエピタキシャルウエーハ並びにシリコン単結晶の製造方法
KR100566824B1 (ko) 실리콘 반도체기판 및 그의 제조방법
KR101001981B1 (ko) 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
JP3614019B2 (ja) シリコン単結晶ウエーハの製造方法およびシリコン単結晶ウエーハ
US20110001219A1 (en) Silicon single crystal wafer, method for producing silicon single crystal or method for producing silicon single crystal wafer, and semiconductor device
JP4549589B2 (ja) シリコン半導体基板およびその製造方法
JP3771737B2 (ja) シリコン単結晶ウエーハの製造方法
JP2001151597A (ja) 点欠陥の凝集体が存在しないシリコンウェーハの製造方法
JP2010003922A (ja) シリコンウェーハの製造方法
JP4089137B2 (ja) シリコン単結晶の製造方法およびエピタキシャルウェーハの製造方法
JP3621290B2 (ja) パーティクルモニター用シリコン単結晶ウエーハの製造方法およびパーティクルモニター用シリコン単結晶ウエーハ
TWI828442B (zh) 磊晶晶圓
JP2002246396A (ja) エピタキシャルウェーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 13