KR20010039768A - 냉음극 전계전자 방출소자의 제조방법 및 냉음극 전계전자방출 표시장치의 제조방법 - Google Patents

냉음극 전계전자 방출소자의 제조방법 및 냉음극 전계전자방출 표시장치의 제조방법 Download PDF

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KR20010039768A
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이시와타미카
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이데이 노부유끼
소니 가부시끼 가이샤
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    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Abstract

본 발명은 냉음극 전계전자 방출소자의 제조방법에 관한 것으로서,
(A) 지지체 상에 캐소드전극을 형성하는 공정,
(B) 캐소드전극 상을 포함하는 지지체 상에 절연층을 형성하는 공정,
(C) 절연층 상에 캐소드전극을 형성하는 공정,
(D) 저부(底部)에 캐소드전극이 노출된 개구부를, 최소한 절연층에 형성하는 공정,
(E) 도전성 입자 및 바인더(binder)를 함유하는 도전성 조성물(組成物)로 이루어지는 전자방출전극을 개구부의 저부에 노출된 캐소드전극 상에 형성하는 공정, 및
(F) 전자방출전극 표층부의 바인더를 제거함으로써, 전자방출전극의 표면에 도전성 입자를 노출시키는 공정으로 이루어진다.

Description

냉음극 전계전자 방출소자의 제조방법 및 냉음극 전계전자 방출 표시장치의 제조방법 {METHOD OF MANUFACTURING COLD CATHODE FIELD EMISSION DEVICE AND METHOD OF MANUFACTURING COLD CATHODE FIELD EMISSION DISPLAY}
본 발명은 냉음극 전계전자 방출소자의 제조방법, 및 이러한 냉음극 전계전자 방출소자를 내장한 냉음극 전계전자 방출 표시장치의 제조방법에 관한 것이다.
진공 중에 놓여진 금속이나 반도체에 어느 임계값 이상 강도의 전계를 주면, 금속이나 반도체의 표면 근방의 얇은 에너지 장벽을 전자가 터널 효과에 의해 통과하여, 상온이라도 진공 중에 전자가 방출되게 된다. 이러한 원리에 따르는 전자 방출을 "냉음극 전계전자 방출", 또는 단지 "전계 방출"(필드 이미션(field emission))이라고 한다. 최근, 이 전계 방출의 원리를 화상표시에 응용한 평면형 냉음극 전계전자 방출 표시장치, 이른바 필드 이미션 디스플레이(FED)가 제안되어 있으며, 고휘도, 저소비 전력 등의 장점을 갖기 때문에, 종래의 음극선관(CRT)에 대신하는 화상표시장치로서 기대되고 있다.
냉음극 전계전자 방출 표시장치(이하, 단지 "표시장치"라고 하는 경우가 있음)는 일반적으로, 2차원 매트릭스형으로 배열된 각 화소에 대응하여 전자방출영역을 가지는 캐소드 패널과, 전자방출영역으로부터 방출된 전자와의 충돌에 의해 여기(勵起)되어 발광하는 형광체층을 가지는 애노드 패널이 고진공층을 통해 대향 배치된 구성을 가진다. 캐소드 패널 상의 각 전자방출영역에서는, 보통, 복수의 전자방출전극이 형성되고, 또한, 전자방출전극으로부터 전자를 꺼내기 위한 게이트 전극도 형성되어 있다. 이 전자방출전극과 게이트 전극을 가지는 부분이 냉음극 전계전자 방출소자이며, 이하 단지 전계방출소자라고 한다.
이러한 표시장치의 구성에 있어서, 낮은 구동전압으로 큰 방출전자전류를 얻기 위해서는, 예를 들면 전계방출소자를 구성하는 전자방출전극의 선단형상을 예리하고 날카롭게 한 형상으로 할 것, 개개의 전자방출전극을 미세화하여 1화소에 대응하는 전자방출영역 내에서의 전자방출전극의 존재밀도를 높일 것, 전자방출전극의 선단과 게이트전극과의 거리를 단축하는 것이 요구된다. 따라서, 이들의 요구를 충족시키기 위해, 종래부터 여러가지의 구성을 가지는 전계방출소자가 제안되어 있다.
이러한 종래의 전계방출소자의 대표예의 하나로서, 전자방출전극을 원추형의 도전체로 구성한, 이른바 스핀트형(Spindt-type) 전계방출소자(이하, 스핀트형 소자라고 함)가 알려져 있다. 이 스핀트형 소자를 내장한 표시장치의 개념도를 도 10에 나타냈다. 이 표시장치의 캐소드 패널은 지지체(40) 상에 형성된 캐소드 전극(41)과, 캐소드 전극(41) 상을 포함하는 지지체(40) 상에 형성된 절연층(42)과, 절연층(42) 상에 형성된 게이트 전극(43)과, 게이트 전극(43) 및 절연층(42)에 형성된 개구부(44)와, 개구부(44) 내에 형성된 원추형의 전자방출전극(45)으로 구성되어 있다. 전자방출전극(45)이 소정수, 2차원 매트릭스형으로 배열되어 1화소가 형성된다. 한편, 애노드 패널은 기판(50) 상에 소정의 패턴에 의해 형광체층(52)이 형성되고, 이 형광체층(52)이 애노드 전극(51)으로 피복된 구조를 가진다.
전자방출전극(45)과 게이트 전극(43) 사이에 전압을 인가하면, 그 결과 발생한 전계에 의해 전자방출전극(45)의 선단으로부터 전자(e-)가 꺼내진다. 이 전자(e-)는 애노드 패널의 애노드 전극(51)으로 끌어 당겨져, 애노드 전극(51)과 기판(50) 사이에 형성된 발광체층인 형광체층(52)에 충돌한다. 이 결과, 형광체층(52)이 여기되어 발광하여, 원하는 화상을 얻을 수 있다. 이 냉음극 전계전자 방출소자의 동작은, 기본적으로 게이트 전극(43)에 인가되는 전압에 의해 제어된다.
이러한 스핀트형 소자의 제조방법의 개요를, 이하, 도 11 (A), 11 (B), 12 (A) 및 도 12 (B)를 참조하여 설명한다. 이 제조방법은 기본적으로는, 원추형의 전자방출전극(45)을 금속재료의 수직증착에 의해 형성하는 방법이다. 즉, 개구부(44)에 대하여 증착입자는 수직으로 입사하지만, 개구부(44)의 개구 단부에 형성되는 오버행형의 퇴적물에 의한 차폐효과를 이용하여, 개구부(44)의 저부에 도달하는 증착입자의 양을 점감시켜, 원추형의 퇴적물로 이루어지는 전자방출전극(45)을 자기정합(自己整合)적으로 형성한다. 여기에서는, 불필요한 오버행형 퇴적물의 제거를 용이하게 하기 위해, 게이트 전극(43) 상에 박리층(46)을 미리 형성해 두는 방법에 대하여 설명한다.
[공정-10]
먼저, 예를 들면 유리기판으로 이루어지는 지지체(40) 상에 니오브(Nb)로 이루어지는 캐소드 전극(41)을 형성한 후, 그 위에 SiO2로 이루어지는 절연층(42), 도전재료로 이루어지는 게이트 전극(43)을 차례로 제막(製膜)하고, 다음에, 이 게이트 전극(43)과 절연층(42)을 패터닝함으로써 개구부(44)를 형성한다(도 11 (A) 참조). 이 패터닝은 보통의 포토리소그래피 기술에 의한 레지스트 마스크의 형성과, 이 레지스트 마스크를 통한 드라이 에칭 기술에 의해 행해진다.
[공정-20]
다음에, 지지체(40)에 대하여 알루미늄을 경사증착함으로써, 박리층(46)을 형성한다. 이 때, 지지체(40)의 법선에 대한 증착입자의 입사각을 충분히 크게 선택함으로써, 개구부(44)의 저부에 알루미늄을 거의 퇴적시키지 않고, 게이트 전극(43) 상에 박리층(46)을 형성할 수 있다. 이 박리층(46)은 개구부(44)의 개구 단부로부터 처마형으로 돌출되어 있고, 이에 따라 개구부(44)가 실질적으로 직경축소된다(도 11 (B) 참조).
[공정-30]
다음에, 전면에 예를 들면 몰리브덴(Mo)을 수직증착한다. 이 때, 박리층(46) 상에 오버행 형상을 가지는 도전재료층(45A)이 성장되는 데 따라, 개구부(44)의 실질적인 직경이 차츰 축소되므로, 개구부(44)의 저부에서 퇴적에 기여하는 증착입자는, 차츰 개구부(44)의 중앙 부근을 통과하는 분으로 제한되게 된다. 이 결과, 도 12 (A)에 나타낸 바와 같이, 개구부(44)의 저부에는 원추형의 퇴적물이 형성되고, 이 원추형의 퇴적물이 전자방출전극(45)으로 된다.
[공정-40]
그 후, 전기화학적 프로세스 및 습식 프로세스에 의해 박리층(46)을 게이트 전극(43)의 표면으로부터 박리하고, 게이트 전극(43) 상방의 도전재료층(45A)을 선택적으로 제거한다(도 12 (B) 참조).
그런데, 도 12 (B)에 나타낸 구조를 가지는 전계방출소자의 전자방출특성은, 개구부(44)의 상단부를 이루는 게이트 전극(43)의 에지부(43A)로부터 전자방출전극(45)의 선단부까지의 거리에 크게 의존한다. 이 거리는 보통 서브미크론의 오더이며, 개구부(44) 형상의 가공 정밀도나 직경의 치수 정밀도, [공정-30]에서 제막되는 도전재료층(45A)의 막두께 정밀도, 또한 그 바탕으로 되는 박리층(46)의 형상 정밀도에 크게 의존한다. 그러나, 실제로 대면적의 지지체 전체에 걸쳐 균일한 막두께를 가지는 도전재료층(45A)을 수직증착에 의해 형성하거나, 균일한 치수의 처마형을 가지는 박리층(46)을 경사증착에 의해 형성하는 것은 매우 곤란해, 어느 정도의 면 내 불균일이나 로트 간 불균일은 피할 수 없다. 이 불균일은 표시장치의 화상표시특성, 예를 들면 화상의 밝기에 불균일이 발생하는 원인으로 된다. 나아가, 대형 증착장치가 필요하게 되는 것, 스루풋이 저하되는 것, 대면적에 걸쳐 형성된 박리층(46)을 제거할 때, 그 잔사(殘渣)가 캐소드 패널을 오염시키는 원인으로 되어, 표시장치의 제조수율을 저하시키는 것이라고 하는 문제도 있다.
또, 표시장치로서 실용적인 휘도(輝度)를 얻기 위해, 전자방출전극의 존재밀도는 1만개/㎟의 오더에 미치는 경우가 있으며, 1개 전자방출전극의 치수 축소에 따라 그 형성에는 반도체 프로세스가 많이 이용되는 경향에 있다. 그러나, 반도체 프로세스의 많은 이용에 대해서는, 스루풋의 저하나 제조 코스트 상승 등의 문제를 항상 피할 수 없다.
그래서, 본 발명은 전자방출효율이 높은 전자방출전극을 균일, 또한 용이하게 형성 가능한 전계방출소자의 제조방법, 및 이러한 전계방출소자를 내장한 표시장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1 (A), 1 (B) 및 1 (C)는 실시형태 1에 관한 전계방출소자의 제조방법을 나타낸 공정도이다.
도 2 (A), 2 (B) 및 2 (C)는 도 1 (B)에 계속해서, 실시형태 1에 관한 전계방출소자의 제조방법을 나타낸 공정도이다.
도 3 (A) 및 3 (B)는 리프트오프(lift-off)가 종료된 단계에서의 기체(基體)의 상태를 나타낸 개략도이다.
도 4 (A), 4 (B), 4 (C), 4 (D), 4 (E) 및 4 (F)는 소성(燒成)과 에칭에 의해 전자방출전극이 형성되는 과정을 나타낸 개략도이다.
도 5 (A) 및 5 (B)는 전계방출소자의 완성상태를 나타낸 개략도이다.
도 6은 에칭조건이 상이한 실험으로 얻어진 전계방출소자의 전자방출특성을 나타낸 그래프이다.
도 7은 실시형태 1에서 제조되는 표시장치의 구성예를 나타낸 개략도이다.
도 8 (A), 8 (B) 및 8 (C)는 실시형태 2에 관한 전계방출소자의 제조방법을 나타낸 공정도이다.
도 9 (A) 및 9 (B)는 도 8 (C)에 계속해서, 실시형태 2에 관한 전계방출소자의 제조방법을 나타낸 공정도이다.
도 10은 스핀트형(Spindt-type) 소자를 내장한 종래의 일반적인 표시장치의 구성예를 나타낸 개략도이다.
도 11 (A) 및 11 (B)는 종래의 스핀트형 소자의 제조방법을 나타낸 공정도이다.
도 12 (A) 및 12 (B)는 도 11 (B)에 계속해서, 종래의 스핀트형 소자의 제조방법을 나타낸 공정도이다.
[부호의 설명]
10: 지지체, 11: 캐소드전극, 12: 절연층, 13A: 게이트전극, 14, 20: 개구부, 16, 21: 박리층, 17, 22: 도전성 조성물층, 17B, 22B: 전자방출전극, 18: 제2 절연층, 19: 수속(收束)전극, 171: 도전성 입자, 172: 바인더, 30: 기판, 31: 형광체층, 32: 애노드전극, CP: 캐소드 패널, AP: 애노드 패널.
상기 목적을 달성하기 위한 본 발명의 전계방출소자의 제조방법은,
(A) 지지체 상에 캐소드전극을 형성하는 공정,
(B) 캐소드전극 상을 포함하는 지지체 상에 절연층을 형성하는 공정,
(C) 절연층 상에 게이트전극을 형성하는 공정,
(D) 저부(底部)에 캐소드전극이 노출된 개구부를, 최소한 절연층에 형성하는 공정,
(E) 도전성 입자 및 바인더(binder)를 함유하는 도전성 조성물(組成物)로 이루어지는 전자방출전극을 개구부의 저부에 노출된 캐소드전극 상에 형성하는 공정, 및
(F) 전자방출전극 표층부의 바인더를 제거함으로써, 전자방출전극의 표면에 도전성 입자를 노출시키는 공정
으로 이루어지는 것을 특징으로 한다.
또, 상기 목적을 달성하기 위한 본 발명의 표시장치의 제조방법은 본발명의 전계방출소자를 내장한 표시장치의 제조방법이다. 즉, 애노드전극 및 형광체층이 형성된 기판과 전계방출소자가 형성된 지지체를 형광체층과 전계방출소자가 대향하도록 배치하고, 기판과 지지체를 주변부에서 접착하는 전계방출 표시장치의 제조방법에 있어서,
각 전계방출소자는,
(A) 지지체 상에 캐소드전극을 형성하는 공정,
(B) 캐소드전극 상을 포함하는 지지체 상에 절연층을 형성하는 공정,
(C) 절연층 상에 게이트전극을 형성하는 공정,
(D) 저부에 캐소드전극이 노출된 개구부를, 최소한 절연층에 형성하는 공정,
(E) 도전성 입자 및 바인더를 함유하는 도전성 조성물로 이루어지는 전자방출전극을 개구부의 저부에 노출된 캐소드전극 상에 형성하는 공정, 및
(F) 전자방출전극 표층부의 바인더를 제거함으로써, 전자방출전극의 표면에 도전성 입자를 노출시키는 공정
을 거쳐 제조되는 것을 특징으로 한다.
본 발명의 전계방출소자의 제조방법 또는 표시장치의 제조방법(이하, "본 발명"이라고 총칭하는 경우가 있음)에서는, 공정(F)에서, 전자방출전극 표층부의 바인더를 제거함으로써 도전성 입자를 노출시키므로, 전자방출전극의 표면은 도전성 입자의 입경이나 형상에 따른 돌기가 발생한 상태로 된다. 캐소드 전극과 게이트 전극 사이에 소정의 전위차를 부여한 경우에 개구부 내에 형성되는 전계의 강도는 돌기의 근방에서 커지기 때문에, 가장 이상적으로는, 도전성 입자의 노출부분으로부터 개개로 전자가 방출될 수 있다. 즉, 전자방출전극 1개에 대하여 선단부의 1개소에서만 전자가 방출되는 종래의 스핀트형 소자의 전자방출전극과 달리, 본 발명에서는 1개 전자방출전극의 표면 복수개소로부터 전자가 방출될 수 있다. 따라서, 개개의 전자방출전극을 현저하게 미세화하거나, 전계방출소자의 존재밀도를 현저하게 높이거나 하지 않고, 게이트 전압에 대한 방출전자전류의 값을 용이하게 증대시킬 수 있다(즉, 전자방출효율을 높일 수 있다). 전자방출전극의 전체 형상에 대해서는, 특히 규정되지 않는다. 즉, 전자방출전극은 종래의 스핀트형 소자에서와 같은 원추형이라도 되고, 각추형, 원주형, 각주형, 침형(針形), 구형(球形), 반구형 등의 모든 형상이라도 된다.
여기에서, 공정(E)에서 전자방출전극을 구성하는 "도전성 조성물"에는, 후의 공정에서 아무것도 처리가 가해지지 않고, 따라서 하등 조성변화나 구조변화를 일으키지 않은 채 전자방출전극의 구성재료로 되는 타입도 있을 수 있지만, 많은 타입은, 예를 들면 열처리(후술)를 행함으로써, 바인더가 가교(架橋)나 중합(重合), 또는 일부 분해 등의 변화를 일으켜 전자방출전극의 구성재료로 될 수 있다. 따라서, 어떠한 처리를 거쳐 바인더에 어떠한 변화가 생기는 타입의 도전성 조성물에 대해서는, 전자방출전극이 형성되기 전의 도전성 조성물과 전자방출전극이 형성된 후의 도전성 조성물이 엄밀하게는 일치하지 않게 되지만, 공정(E)에서 설명한 "도전성 조성물"에는, 전자방출전극이 형성되기 전의 도전성 조성물과 전자방출전극이 형성된 후의 도전성 조성물의 쌍방이 포함된다. 그래서, 본 명세서 중에서는, 명확화를 위해, 전자방출전극이 형성되기 전의 도전성 조성물을 "조성물 원료"라고 하는 경우가 있다.
도전성 입자로서는 흑연 등의 카본계 재로; 텅스텐(W), 니오브(Nb), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr) 등의 고융점 금속; 또는 ITO(인디움-석(錫)산화물) 등의 투명도전재료의 입자를 사용할 수 있다. 바인더로서는 유리나 범용(汎用)수지를 사용할 수 있다. 유리는 조성물 원료 중에서는 물유리라도 된다. 범용수지로서는 염화비닐수지, 폴리올레핀수지, 폴리아미드수지, 셀룰로즈에스테르수지, 불소수지 등의 열가소성 수지나, 에폭시수지, 아크릴수지, 폴리에스테르수지 등의 열경화성 수지를 예시할 수 있다.
본 발명에서, 전술한 바와 같은 전자방출효율의 향상을 기대하기 위해서는, 도전성 입자의 입경이 전자방출전극의 치수와 비교하여 충분히 작을 필요가 있지만, 전자방출전극 표층부의 바인더를 제거할 때의 도전성 입자의 탈락을 방지하기 위해, 도전성 입자의 입경은 바인더의 제거두께보다도 충분히 큰 것이 필요하다. 도전성 입자의 형상은 구형, 다면체, 판형, 침형, 주형(柱形), 부정형(不定形) 등, 특히 한정되지 않지만, 전자방출전극 표층부의 바인더를 제거한 후에, 노출부가 예리한 돌기로 될 수 있는 형상인 것이 한층 바람직하다. 치수나 형상이 상이한 도전성 입자를 혼합하여 사용해도 상관없다.
본 발명의 전계방출소자의 제조방법 또는 표시장치의 제조방법의 공정(F)에서의 바인더의 제거는, 에칭법에 의해 행할 수 있다. 에칭조건은 도전성 입자나 게이트 전극이나 캐소드 전극을 될 수 있는 한 침식하지 않는 조건으로 하는 것이 바람직하다. 또, 본 발명에서는 전자방출전극의 전체 형상이 특히 규정되지 않기 때문에, 모든 형상의 전자방출전극 표층부의 바인더를 거의 일정한 깊이로 제거할 수 있는 에칭으로서는, 특정방향으로 에칭속도가 빠른 이방성(異方性) 에칭보다도, 모든 방향으로 거의 동일한 속도로 에칭이 진행되는 등방성(等方性) 에칭 쪽이 바람직하다. 등방성 에칭은 케미컬 드라이 에칭과 같이 래디컬(radical)을 주(主)에칭종(種)으로서 이용하는 드라이 에칭, 또는 에칭액을 사용하는 웨트(wet) 에칭법에 의해 행할 수 있다. 유리를 바인더로서 이용한 경우에는, 불소계 가스를 사용하는 드라이 에칭, 또는 수산화 나트륨 수용액을 사용하는 웨트 에칭에 의해 바인더를 제거할 수 있다.
본 발명의 전계방출소자의 제조방법 또는 표시장치의 제조방법에서는, 도전성 조성물로 이루어지는 전자방출전극을 형성한 후, 전자방출전극을 열처리함으로써, 전자방출전극의 기계적 강도나 전기적 특성의 안정성을 향상시킬 수 있다. 이 열처리는 공정 (E)와 공정 (F) 사이에서 행해져도 되고, 공정 (F) 후에, (G) 전자방출전극의 열처리를 행하는 공정을 추가로 형성해도 된다.
열처리를 행하는 온도는 조성물 원료에 포함되는 바인더의 종류에 따라 선택하면 된다. 예를 들면, 바인더가 물유리와 같은 무기재료인 경우에는, 무기재료를 소성할 수 있는 온도로 열처리를 행하면 된다. 바인더가 열경화성 수지인 경우에는, 열경화성 수지를 경화할 수 있는 온도로 열처리를 행하면 된다. 단, 도전성 입자끼리의 밀착성을 유지하기 위해, 열경화성 수지가 과도하게 분해되거나 탄화될 우려가 없는 온도로 열처리를 행하는 것이 바람직하다. 어느 바인더를 사용하기로 해도, 열처리 온도는 게이트전극이나 캐소드전극이나 절연층에 손상이나 결함이 발생하지 않는 온도로 할 필요가 있다. 열처리 분위기는 게이트전극이나 캐소드전극의 전기저항률이 산화에 의해 상승하거나, 또는 게이트전극이나 캐소드전극에 결함이나 손상이 발생하지 않도록, 불활성 가스 분위기로 하는 것이 바람직하다. 그리고, 바인더로서 열가소성 수지를 사용한 경우에는, 열처리는 필요하지 않은 경우가 있다.
조성물 원료에 있어서, 바인더는 (1) 그 자체가 도전성 입자의 분산매(分散媒)라도 되고, (2) 도전성 입자를 피복하고 있어도 되고, (3) 적당한 용매에 분산 또는 용해됨으로써, 도전성 입자의 분산매를 구성해도 된다. (3)의 케이스의 전형예는 물유리이며, 일본공업규격(JIS) K1408에 규정되는 1호 내지 4호, 또는 이들의 동등품을 사용할 수 있다. 1호 내지 4호는 물유리의 구성 성분인 산화나트륨(Na2O) 1몰(mole)에 대한 산화규소(SiO2)의 몰수(數)(약 2~4몰)의 상이에 따르는 4단계의 등급이며, 각각 점도(粘度)가 크게 상이하다. 따라서, 후술하는 리프트오프 프로세스에서 물유리를 사용할 때에는, 물유리에 분산시키는 도전성 입자의 종류나 함유량, 후술하는 박리층과의 친화성, 개구부의 아스펙트비 등의 제조건을 고려하여, 최적 등급의 물유리를 선택하거나, 또는 이들의 등급과 동등한 물유리를 조제하여 사용하는 것이 바람직하다.
바인더는 일반적으로 도전성이 떨어지므로, 도전성 조성물 중의 도전성 입자의 함유량에 대하여 바인더의 함유량이 너무 많으면, 형성되는 전자방출전극의 전기저항치가 상승하여, 전자방출이 원활하게 행해지지 않게 될 우려가 있다. 따라서, 예를 들면 물유리 중에 도전성 입자로서 카본계 재료 입자를 분산시켜 이루어지는 조성물 원료를 예로 취하면, 조성물 원료의 전중량에 차지하는 카본계 재료 입자의 비율은 전자방출전극의 전기저항치, 조성물 원료의 점도, 도전성 입자끼리의 접착성 등의 특성을 고려하여, 대체로 30~95 중량%의 범위로 선택하는 것이 바람직하다. 카본계 재료 입자의 비율을 이러한 범위 내로 선택함으로써, 형성되는 전자방출전극의 전기저항치를 충분히 내리는 동시에, 카본계 재료 입자끼리의 접착성을 양호하게 유지하는 것이 가능하게 된다. 단, 도전성 입자로서 카본계 재료 입자에 알루미나입자를 혼합하여 사용한 경우에는, 도전성 입자끼리의 접착성이 저하될 경향이 있으므로, 알루미나입자의 함량에 따라 카본계 재료 입자의 비율을 높이는 것이 바람직하고, 60 중량% 이상으로 하는 것이 특히 바람직하다. 그리고, 조성물 원료에는, 도전성 입자의 분산상태를 안정화시키기 위한 분산제나, pH조정제, 건조제, 경화제, 방부제 등의 첨가제가 함유되어 있어도 된다. 그리고, 도전성 입자를 결합제(바인더)의 피막으로 피복한 분체(粉體)를 적당한 분산매 중에 분산시켜 이루어지는 조성물 원료를 사용해도 된다.
본 발명의 전계방출소자의 제조방법 또는 표시장치의 제조방법에 있어서, 공정 (E)는 이른바 리프트오프 프로세스에 의해 행해질 수 있다. 즉
(E-1) 게이트전극 상을 포함하는 절연층 상, 및 개구부의 측벽면 상에 박리층을 형성하는 공정,
(E-2) 전면(全面)에 도전성 조성물로 이루어지는 도전성 조성물층을 형성하는 공정, 및
(E-3) 박리층을 상기 박리층 상의 도전성 조성물층의 부분과 함께 제거함으로써, 개구부의 저부에 노출된 캐소드전극 상의 도전성 조성물층의 부분을 전자방출전극으로서 남기는 공정으로 이루어지고 있어도 된다. 그리고, 공정 (E-2)에서의 "도전성 조성물"도, 전술한 공정 (E)에서의 "도전성 조성물"과 마찬가지로, 전자방출전극이 형성되기 전의 도전성 조성물과 전자방출전극이 형성된 후의 도전성 조성물의 쌍방을 포함한다.
공정 (E-1)에 있어서, 박리층은 환언하면, 개구부 저면의 일부를 남긴 전면에 형성된다. 이 때의 개구부의 측벽면 상에서의 박리층의 두께에 의해, 전자방출전극의 치수가 거의 결정된다. 박리층의 구성재료로서는, 반도체장치의 제조분야에서 통상 사용되고 있는 포토레지스트 재료와 같은 유기 고분자재료를 사용할 수 있다. 박리층은 예를 들면, 공정 (D)에서의 개구부의 형성이 종료된 후, 얇은 포토레지스트층을 스핀트법에 의해 전면에 형성하고, 개구부 저부의 캐소드전극 상의 부분에서의 포토레지스트층을 선택적으로 제거함으로써 형성 가능하다.
공정 (E-2)에 있어서, 도전성 조성물층은 환언하면, 박리층 상과, 개구부의 저면에 노출된 캐소드전극 상에 형성된다. 이러한 리프트오프 프로세스를 적용하는 경우의 전자방출전극의 치수는 개구부의 치수로부터 박리층의 두께를 공제한 치수로 된다. 조성물 원료가 적당한 점도를 가지는 액체인 경우, 공정 (E-2)에서는, 예를 들면 스핀트법에 의해 도전성 조성물층을 형성할 수 있다. 이 때, 조성물 원료의 점도나 표면장력에 따라서는, 개구부 내에서 표면이 개구부의 중앙부로 향해 오목하게 들어간 도전성 조성물층이 형성된다. 이에 따라, 공정 (E-3)에서는 표면이 개구부의 중앙부로 향해 오목하게 들어간 전자방출전극을 형성할 수 있다. 예를 들면, 개구부의 평면 형상이 원형이면, 전자방출전극의 전체형상은 왕관(크라운)형으로 된다. 왕관형의 전자방출전극은 가파르게 우뚝 솟은 에지부를 갖기 때문에, 표층부의 바인더의 제거에 따라 이 에지부에 다수의 도전성 입자가 노출되어, 효율 양호한 전자 방출을 기대할 수 있다. 그리고, 도전성 조성물층 중에서, 어느 정도의 형상 균일성을 가지는 도전성 입자가 특정 방향으로 배향(配向)되는 경향을 나타낸 경우에는, 표층부의 바인더의 제거에 따라 노출된 도전성 입자 부분의 형상이나 돌출방향을 어느 정도 정돈하는 것도 가능하다.
일예로서, 왕관형의 전자방출전극의 직경을 대체로 1~20㎛로 하고, 도전성 입자로서 카본계 재료 입자를 사용한 경우, 카본계 재료 입자의 입경은 대체로 0.1㎛~1㎛의 범위로 하는 것이 바람직하다. 카본계 재료 입자의 입경을 이러한 범위로 선택함으로써, 왕관형의 전자방출전극의 에지부에 충분히 높은 기계적 강도가 구비되고, 또한 캐소드전극에 대한 전자방출전극의 밀착성이 양호하게 된다.
리프트오프 프로세스를 채용하는 경우에도, 전자방출전극의 열처리는 공정 (E-3) 후에, (E-4) 전자방출전극의 열처리를 행하는 공정을 형성하여 행해도 되고, 또는 공정 (F) 후에, (G) 전자방출전극의 열처리를 행하는 공정을 형성하여 행해도 된다.
본 발명에서는, 공정 (C)에 계속하여, 게이트전극 상을 포함하는 절연층 상에 제2 절연층을 형성하고, 제2 절연층 상에 수속전극을 형성하고, 추가로 제2 절연층에 제2 개구부를 형성하고, 공정 (D)에서는, 제2 개구부를 연이어 통하는 개구부를 최소한 절연층에 형성해도 된다. 수속전극은 애노드전극과 캐소드전극 사이의 전위차가 수 킬로볼트의 오더이며, 양 전극 간의 거리가 비교적 길어, 이른바 고전압 타입의 표시장치에 있어서, 전자방출전극으로부터 방출된 전자궤도의 발산을 방지하기 위해 형성되는 전극이다. 방출전자궤도의 수속성을 높임으로써, 화소 간의 광학적 크로스토크를 저감하고, 따라서, 더욱 화소를 미세화해도 표시화면의 고정세도를 도모하는 것이 가능하게 된다. 그리고, 수속전극은 반드시 각 전계방출소자마다 개별로 형성되어 있지 않아도 되고, 예를 들면 2차원 매트릭스형으로 배열된 전계방출소자의 열마다, 또는 행마다 띠형으로 형성되어 있어도 된다. 수속전극을 열마다 또는 행마다 띠형으로 형성하는 경우, 제2 개구부는 제2 절연층에만 형성하면 된다. 이에 대하여, 수속전극을 각 전계방출소자마다 형성하는 경우에는, 제2 개구부는 수속전극와 제2 절연층의 쌍방을 관통하여 형성된다.
본 발명에 의해 제조되는 전계방출소자 또는 표시장치에서의 캐소드전극은, 텅스텐(W), 니오브(Nb), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr) 등의 고융점 금속, 카본계 재료, 또는 ITO(인디움-석(錫)산화물) 등의 투명도전재료를 사용하여 형성할 수 있다. 본 발명에 의해 제조되는 전계방출소자 또는 표시장치에서의 게이트전극이나 수속전극은 텅스텐(W), 니오브(Nb), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 동(Cu), 은(Ag) 등의 금속층 또는 이들의 금속원소를 함유하는 합금층, 불순물을 함유하는 실리콘 등의 반도체층, 카본계 재료, 또는 ITO(인디움-석산화물) 등의 투명도전재료를 사용하여 형성할 수 있다. 또한, 본 발명에 의해 제조되는 표시장치에서의 애노드전극의 구성재료는, 표시장치의 구성에 의해 선택하면 된다. 즉, 표시장치가 투명형이며, 또한 기판 상에 애노드전극과 형광체가 이 순서로 적층되어 있는 경우에는, 애노드전극이 형성되는 기판은 원래부터 애노드전극 자체도 투명일 필요가 있어, ITO(인디움-석산화물) 등의 투명도전재료를 사용한다. 한편, 표시장치가 반사형인 경우, 및 투과형이라도 기판상에 형광층과 애노드전극이 이 순서로 적층되어 있는 경우에는, ITO 외에, 캐소드전극이나 게이트전극에 관련하여 전술한 재료를 적당히 선택하여 사용할 수 있다.
캐소드전극, 게이트전극 또는 애노드전극의 형성에는, 구성재료에 따라, CVD법, 증착법, 도포법, 스퍼터링법, 인쇄법 등 공지의 프로세스를 적용할 수 있다. CVD법, 증착법, 도포법 및 스퍼터링법에서는, 캐소드전극이나 게이트전극을 구성하는 재료층이 전면에 걸쳐 성막되지만, 캐소드전극이나 게이트전극의 패터닝은 리프트오프 프로세스에 의해 행해도 되고, 포토리소그래피 기술과 에칭 기술에 의해 행해도 된다. 스크린 인쇄법 등의 인쇄법에서는 캐소드 전극이나 게이트 전극의 최종적인 패턴을 단일공정으로 얻을 수 있고, 특히 게이트전극에 관해서는 치수정밀도에 허용차가 있으면, 처음부터 개구부를 가지는 게이트전극을 형성할 수도 있다. 공정 (D)에서의 개구부의 형성에 관해, 개구부를 "최소한" 절연층에 형성한다고 표현하고 있는 것은, 전술한 바와 같이 인쇄법에 의해 개구부도 동시에 형상하는 경우도 있기 때문에, 공정 (D)에서의 게이트전극에의 개구부의 형성이 반드시 필요하지는 않기 때문이다.
절연층 또는 제2 절연층은 SiO2, SiN, SiON, 유리페이스트 경화물을 단독으로 사용하거나, 또는 적당히 적층하여 형성할 수 있다. 절연층과 제2 절연층과의 구성재료는 동일해도, 서로 상이해도 된다. 절연층의 형성에는 구성하는 재료에 따라, CVD법, 도포법, 스퍼터링법, 인쇄법 등의 공지의 프로세스를 이용할 수 있다.
애노드전극이 형성되는 기판으로서, 유리기판, 표면에 절연층이 형성된 유리기판, 석영기판, 표면에 절연측이 형성된 석영기판을 예시할 수 있다. 또, 캐소드전극이 형성되는 지지체는 최소한 표면이 절연성 부재로 구성되어 있으면 되고, 유리기판, 표면에 절연층이 형성된 유리기판, 석영기판, 표면에 절연층이 형성된 석영기판, 표면에 절연막이 형성된 반도체기판을 예시할 수 있다.
애노드전극 및 형광체층이 형성된 기판과, 전계방출소자가 형성된 지지체를 주변부에서 접착하여 표시장치를 제조할 때, 주변부는 프릿유리나 저융점 금속재료에 의해 접착되어 있어도 되고, 또는 프레임을 통해 접착되어 있어도 된다. 접착 후의 기판과 지지체를 사이에 둔 공간은 대충 10-2Pa의 오더, 또는 그 이상(즉, 보다 저압)의 진공도로 유지된다. 프레임을 사용하는 경우의 프레임과 기판 사이의 접착이나, 프레임과 지지체 사이의 접착은 프릿유리나 저융점 금속재료를 사용하여 행할 수 있다. 상기 저융점 금속재료의 "저융점"이란 대충 400℃의 온도범위를 가르키고, 저융점 금속재료는 인디움, 인디움계 합금, 석계(錫系) 땜납, 연계(鉛系) 땜납, 아연계 땜납 중에서 적당히 선택할 수 있다. 이러한 저융점 금속재료는 프릿유리와 비교하여 탈(脫)가스를 발생하기 어렵기 때문에, 프레임과 지지체와 기판에 에워싸인 공간의 진공도를 장기간에 걸쳐 유지하고, 따라서, 표시장치의 장수명화를 도모하는 데서 바람직하다.
이하, 도면을 참조하여, 발명의 실시형태(이하, 실시형태라고 약칭함)에 따라 본 발명을 설명한다. 그리고, 다음의 설명에서는, 지지체와 그 위에 형성되는 모든 단계에서의 전체 구조물을 통합하여, "기체(基體)"라고 칭하는 일이 있다.
실시형태 1
실시형태 1은 본 발명의 전계방출소자의 제조방법 및 본 발명의 표시장치의 제조방법에 관한 것이다. 전계방출소자의 제조방법의 공정도를 도 1 (A), 1 (B), 1 (C), 2 (A), 2 (B), 2 (C), 3 (A), 3 (B), 4 (A), 4 (B), 4 (C), 4 (D), 4 (E), 4 (F), 5 (A) 및 5 (B)에 나타내고, 전계방출소자의 전자방출특성을 도 6에 나타내고, 또한, 이러한 전계방출소자를 내장한 표시장치의 개념적인 구성도를 도 7에 나타냈다.
[공정-100]
먼저, 예를 들면 유리기판으로 이루어지는 지지체(10) 상에, 띠형의 캐소드전극(11)을 형성한다. 캐소드전극(11)은, 예를 들면 지지체(10) 상에 ITO막을 스퍼터링법에 의해 약 0.2㎛의 두께로 전면에 걸쳐 제막하고, 계속해서 이 ITO막을 패터닝함으로써 형성할 수 있다. 그리고, 캐소드전극(11)은 단일 재료층이라고 되고, 복수의 재료층을 적층함으로써 구성할 수도 있다. 예를 들면, 후의 공정으로 형성되는 각 전자방출전극(도 5의 부호 17B)의 전자방출특성의 불균일을 커버하기 위해, 캐소드전극(11)의 표층부를 잔부보다 전기저항률이 높은 재료로 구성할 수 있다. 다음에, 캐소드전극(11) 상을 포함하는 지지체(10) 상에 절연층(12)을 형성한다. 여기에서는, 일예로서 유리 페이스트를 전면에 약 3㎛의 두께로 인쇄한다. 다음에, 절연층(12)에 함유되는 수분이나 용제를 제거하고, 또한 절연층(12)을 평탄화하기 위해, 예를 들면 100℃, 10분간의 가소성(假燒成), 및 500℃, 20분간의 본소성(本燒成)이라고 하는 2단계의 소성을 행한다. 그리고, 전술한 바와 같은 유리 페이스트를 사용한 인쇄에 대신하여, 예를 들면 플라스마 CVD법에 의해 SiO2막을 형성해도 된다.
다음에, 절연층(12) 상에 띠형의 게이트전극(13)을 형성한다. 게이트전극(13)은 예를 들면, 절연층(12) 상에 두께 약 20nm의 크롬(Cr)막과 두께 0.2㎛의 금(Au)막을 전자빔증착법에 의해 이 순서로 전면 제막하고, 계속해서 이 적층막을 패터닝함으로써 형성할 수 있다. 그리고, 크롬막은 절연층(12)에 대한 금막의 밀착성 부족을 보충하기 위해 형성된다. 띠형의 게이트전극(13)의 연장방향은 띠형의 캐소드전극(11)의 연장방향과 직교하는 방향이다. 도 1 (A)는 스트라이프형의 패터닝만을 행한 게이트전극(13)을 나타내고, 도 1 (B)는 캐소드전극(11)과 중복되는 영역에서 개구부의 패터닝도 동시에 행해진 게이트전극(13A)을 나타낸다.
[공정-110]
다음에, 예를 들면 포토레지스트재료로 이루어지는 에칭 마스크(15)를 통해 에칭을 행한다. 여기에서, [공정-100]의 종료시점에서의 상태가 도 1 (A)에 나타낸 상태인 경우에는, 게이트전극(13)과 절연층(12)의 쌍방을 에칭하고, [공정-100]의 종료시점에서의 상태가 도 1 (B)에 나타낸 상태인 경우에는, 절연층(12)만을 에칭한다. 어느것으로 해도, 이 에칭법에 의해, 저부에 캐소드전극(11)이 노출된, 직경 약 2~50㎛의 원형 개구부(14)를 형성한다[도 1 (C) 참조]. 여기에서는, 일예로서 불소계 가스를 사용한 이방성 드라이 에칭법에 의해, 수직벽을 가지는 개구부(14)를 형성한다.
[공정-120]
다음에 에칭 마스크(15)를 제거하고, 도 2 (A)에 나타낸 바와 같이, 게이트전극(13A) 상을 포함하는 절연층(12) 상, 및 개구부(14)의 측벽면 상에 박리층(16)을 형성한다. 이러한 박리층(16)을 형성하는 데는, 예를 들면, 포토레지스트재료를 스핀코트법에 의해 전면에 도포하고, 개구부(14)의 저부 부분만을 제거하는 패터닝을 행한다. 이 시점에서, 개구부(14)의 실질적인 직경은 약 1~20㎛로 축소된다.
[공정-130]
다음에, 도 2 (B)에 나타낸 바와 같이, 전면에 조성물 원료로 이루어지는 도전성 조성물층(17)을 형성한다. 여기에서 사용하는 조성물 원료는, 예를 들면, 도전성 입자로서 평균 입경 약 0.1㎛의 흑연입자를 60 중량%, 바인더로서 4호의 물유리를 40 중량% 함유한다. 이 조성물 원료를, 예를 들면 1400rpm, 10초간의 조건으로 기체(基體)의 전면에 스핀코트한다. 개구부(14) 내에서의 도전성 조성물층(17)의 표면은 조성물 원료의 표면장력에 기인하여, 개구부(14)의 측벽면에 따라 올라가, 개구부(14)의 중앙부로 향해 오목하게 들어간다. 그 후, 도전성 조성물층(17)에 함유되는 수분을 제거하기 위한 가소성을, 예를 들면, 대기 중 400℃로 30분간 행한다.
[공정-140]
다음에, 도 2 (C)에 나타낸 바와 같이, 박리층(16)을 제거한다. 박리는 2 중량%의 수산화 나트륨 수용액 중에, 기체를 30초간 침지(浸漬)함으로써 행한다. 이 때, 기체에 초음파 진동을 가하면서 박리를 행해도 된다. 이에 따라, 박리층(16)과 함께 박리층(16) 상의 도전성 조성물층(17)의 부분이 제거되고, 개구부(14)의 저부에 노출된 캐소드전극(11) 상의 도전성 조성물층(17)의 부분만 남게된다. 이 잔존된 부분이 전자방출전극(17A)으로 된다. 전자방출전극(17A)의 형상은 표면이 개구부(14)의 중앙부로 향해 오목하게 들어가 왕관형으로 된다. [공정-140]이 종료된 시점에서의 기체의 상태를 도 3에 나타냈다. 도 3 (B)는 전계방출소자의 일부를 나타낸 개략적인 사시도이며, 도 3 (A)는 도 3 (B)의 A-A선 단면도이다. 도 3 (B)에서는, 전자방출전극(17A)의 전체가 보이도록, 절연층(12)과 게이트전극(13A)의 일부를 파단하고 있다. 또, 도 3에는 간략화를 위해, 캐소드전극(11)과 게이트전극(13A)의 각 중복영역에서 전자방출전극(17A)이 하나만 형성된 상태를 도시하고 있지만, 실제의 전계방출소자의 구성에서는, 각 중복영역에 개구부(14)와 전자방출전극(17A)의 조가 복수 형성되고, 이들 복수의 전자방출전극(17A)의 집합체에 의하여, 1화소에 대응하는 전자방출영역이 구성되는 경우가 많다. 그러나, 본 발명에서는, 종래의 스핀트형 소자와 같이 1화소에 대응하는 전자방출영역에 수십개~수천개의 오더로 전자방출전극을 집적시킬 필요는 없고, 5~100개 정도로 충분한다.
[공정-150]
다음에, 도 4 (A), 4 (B), 4 (C), 4 (D), 4 (E) 및 4 (F)에 나타낸 바와 같이, 전자방출전극(17A) 표층부의 바인더(172)를 에칭함으로써, 최종적으로 표면에 도전성 입자(171)가 노출된 전자방출전극(17B)을 형성하지만, 이 에칭과 전자방출전극(17A 또는 17B)의 소성(열처리에 상당)의 순서에 따라, [공정-150]은 2종류로 행할 수 있다. 즉 하나의 방법은 도 4 (A) →도 4 (B) →도 4 (C)로 나타낸 바와 같이, 리프트오프 후의 전자방출전극(17A)을 먼저 소성하고 나서 바인더(172)를 에칭하는 방법이며, 또 하나의 방법은 도 4 (D) →도 4 (E) →도 4 (F)에 나타낸 바와 같이, 리프트오프 후의 전자방출전극(17A) 표층부의 바인더를 먼저 에칭하고 나서 소성을 행하는 방법이다. 여기에서, 소성은 건조 대기 중, 400℃, 30분간의 조건으로 행하였다. 또, 에칭은 수산화 나트륨(NaOH) 수용액을 사용하여, 하기의 표 1 및 표 2에 나타낸 조건으로 행하였다. 표 1에는 "소성 →에칭"의 순서에 의한 4종류의 실험예(실험 1~실험 4)를 나타냈다. 표 2에는 "에칭 →소성"의 순서에 의한 3종류의 실험예(실험 5~실험 7)를 나타냈다. 그리고, 수산화 나트륨 수용액은 각 실험마다 새로 조제했다. 물에 수산화 나트륨이 용해되었을 때의 발열에 의해 달성된 온도를 "용해온도"로 하고, 에칭시간을 통해 이 용액온도를 유지했다. 에칭과 소성의 양쪽이 종료된 단계에서, 얻어진 전자방출전극(17B)의 형상을 주사형 전자현미경을 사용하여 관찰했다.
표 1
실험 NaOH 수용액의 농도(중량%) 용액온도(℃) 에칭시간(분)
1 2 21 1
2 10 37 10
3 10 34 20
4 10 37 30
표 2
실험 NaOH 수용액의 농도(중량%) 용액온도(℃) 에칭시간(분)
5 2 19 1
6 10 33 10
7 10 34 20
실험 1에서는 수산화 나트륨 수용액의 농도와 에칭시간의 부족에 의해, 전자방출전극(17A)의 상태에 하등 변화는 보이지 않았다. 실험 2와 실험 3에서는, 전자방출전극(17B)의 표면에 도전성 입자(171)(여기에서는 흑연입자)가 노출되고, 왕관형의 전자방출전극(17B)의 에지부가 보다 첨예화되고 있는 상태가 관찰되었다. 실험 4에서는 전자방출전극(17B)의 표면에의 도전성 입자(171)의 노출이 보다 명료하게 인정되었지만, 에칭시간이 길고, 전자방출전극(17B) 저부의 바인더(172)가 에칭되었기 때문에, 전자방출전극(17B)과 캐소드전극(11) 사이에 박리가 일부 인정되었다.
실험 5에서는 왕관형 전자방출전극(17B)의 높이가 감소되어, 에지부의 일부에 도전성 입자(171)의 노출이 인정되었지만, 전자방출전극(17B)의 표면 대부분에서는 도전성 입자(171)가 바인더(172)로 피복되어 있는 상태였다. 실험 6에서는, 실험 5와 비교하여 전자방출전극(17B)의 높이가 한층 낮아지고, 전자방출전극(17B)의 표면에 도전성 입자(171)가 보다 명료하게 노출되어, 왕관형 전자방출전극(17B)의 에지부가 보다 첨예화되어 있는 상태가 관찰되었다. 실험 7에서는 에칭시간이 길어, 전자방출전극(17B)의 심부까지 바인더(172)가 에칭되었기 때문에 도전성 입자(171)끼리 중합(重合)되어, 왕관형의 전체 형상이 부서진 상태가 관찰되었다.
표면에 도전성 입자(171)가 노출되어, 왕관형의 에지부가 첨예화된 전자방출전극(17B)의 상태를 도 5 (A) 및 5 (B)에 개략적으로 나타냈다. 도 5 (A) 및 5 (B)의 참조부호는 도 3 (A) 및 3 (B)의 참조부호와 공통이므로, 상세한 설명은 생략한다. 그리고, 유리로 이루어지는 바인더의 에칭에 사용한 수산화 나트륨 수용액은 절연층(12)의 노출부도 약간 에칭할 가능성이 있다. 즉, 개구부(14)의 측벽면을 구성하는 절연층(12)의 부분이 약간 후퇴하거나, 인접하는 게이트전극(13A) 사이에서 절연층이 약간 침식될 가능성이 있지만, 전계방출소자의 기능 상, 하등 문제는 없다. 개구부(14) 측벽면의 후퇴는 게이트전극(13A)의 개구 단부를 개구부(14)의 측벽면으로부터 돌출시키는 결과가 되어, 오히려 바람직하다.
다음에, 실험 2, 실험 3 및 실험 6에서 얻어진 전계방출소자에 대하여, 전자방출 특성을 비교했다. 그리고, 참조실험으로서, 리프트오프 후에 소성만을 행하고, 에칭을 행하지 않고 전계방출소자를 제조하여, 동일하게 전자방출 특성을 비교했다. 결과를 도 6에 나타냈다. 도 6은 게이트전압(단위: 볼트)에 대한 방출전자전류(단위: 암페어)의 변화를 플럿(plot)한 그래프이다. 이로부터, 참조실험에 의해 얻어진 전계방출소자의 임계값 전압이 가장 높고, 실험 2, 실험 3 및 실험 6의 순으로 임계값 전압이 저하되어 있었다. 이러한 임계값 전압의 저하는 도전성 입자인 흑연입자의 노출 정도가 증대됨에 따라 커지기 때문에, 본 발명에 의해 전자방출효율이 개선되는 효과를 확인할 수 있었다. 바인더는 소성에 의해 경화되고, 그 에칭속도는 소성 전보다도 대폭 저하된다. 실험 6에서는 소성 전의 부드러운 상태에서 바인더를 에칭했으므로, 소성 후에 에칭을 한 실험 2 및 3과 비교하여 단시간에 충분히 바인더를 제거할 수 있다.
표시장치를 제조하는 데는, 전술한 바와 같은 전계방출소자가 형성된 지지체(10)와 애노드전극(32)(부호는 도 7을 참조. 이하 동일) 및 형광체층(31)이 형성된 기판(30)을 형광체층(31)과 전계방출소자가 대향하도록 배치하고, 기판(30)과 지지체(10)를 주변부에서 접착한다. 여기에서, 전계방출소자가 형성된 지지체(10)를 캐소드 패널(CP)이라고 하고, 애노드전극 및 형광체층이 형성된 기판을 애노드패널(AP)이라고 하기로 한다. 구체적으로는 세라믹스나 유리로 제작된 높이 약 1mm의 프레임(도시하지 않음)을 준비하고, 프레임, 애노드 패널(AP) 및 캐소드 패널(CP)을 프릿유리를 사용하여 가접착한 후, 약 450℃로 10~30분 소성하면 된다. 그 후, 표시장치의 내부를 10-4Pa 정도의 진공도로 될 때까지 배기하여 적당한 방법으로 밀봉한다. 또는, 진공조 내에서 프레임, 애노드 패널(AP) 및 캐소드 패널(CP)을 프릿유리를 사용하여 접착해도 되고, 이 경우에는, 접착과 동시에 표시장치의 내부가 진공으로 되므로, 후공정에서의 배기가 불필요하게 된다.
이와 같이 하여 얻어지는 표시장치는 도 7에 나타낸 바와 같이, 복수의 화소로 구성되어 있다. 각 화소는 전술한 전계방출소자의 복수개와 이들에 대향 배치되어 기판(30) 상에 형성된 애노드전극(32) 및 형광체층(31)으로 이루어진다. 애노드전극(32)은, 예를 들면 알루미늄으로 이루어지고, 유리로 이루어지는 기판(30) 상에 소정의 패턴을 갖고 형성된 형광체층(31)을 피복하도록 형성되어 있다. 기판(30) 상에서의 형광체층(31)과 애노드전극(32)의 적층순을 상기와 역으로 해도 상관없지만, 표시장치가 투과형인 경우에는, 관찰면측에서 보아 애노드전극(32)이 형광체층(31)의 바로 앞으로 오기 때문에, 애노드전극(32)을 ITO(인디움-석산화물) 등의 투명도전재료로 구성할 필요가 있다.
캐소드전극(11)에는 주사회로(33)로부터 상대적으로 네거티브전압이 인가되고, 게이트전극(13A)에는 제어회로(34)로부터 상대적으로 포지티브전압이 인가되고, 애노드전극(32)에는 게이트전극(13A)보다도 더 높은 포지티브전압이 가속전원(35)으로부터 인가된다. 표시장치에서 표시를 행하는 경우, 제어회로(34)에는 비디오신호, 주사회로(33)에는 주사신호가 입력된다. 캐소드전극(11)과 게이트전극(13A)에 전압을 인가했을 때 발생하는 전계에 의해, 전자방출전극(17B)의 선단부로부터 전자(e-)가 꺼내진다. 이 전자(e-)가 애노드전극(32)으로 끌어 당겨져 형광체층(31)에 충돌하면, 형광체층(31)이 발광하여, 원하는 화상을 얻을 수 있다. 본 발명의 표시장치에서는, 1개의 전자방출전극(17B) 표면의 복수개소로부터 전자가 방출될 수 있기 때문에, 전자방출전극(17B)의 집적밀도를 그다지 높게 하지 않아도, 낮은 임계값 전압으로 큰 방출전자전류를 얻을 수 있다. 전자방출전극(17B)의 집적밀도를 그다지 높게 하지 않아도 되므로, 개개의 전자방출전극을 고도로 미세화할 필요도 없어지고, 반도체 프로세스를 많이 이용하지 않고 전자방출전극을 용이하게 형성하는 것이 가능하게 된다. 따라서, 저소비 전력으로, 고휘도, 고화질을 달성 가능한 표시장치를 저코스트, 또한 높은 스루풋과 수율을 갖고 제조하는 것이 가능하게 된다.
실시형태 2
실시형태 2는 실시형태 1의 변형예이며, 또한 수속전극을 구비한 전계방출소자의 예이다. 실시형태 2의 전계방출소자의 제조방법을 도 8 및 도 9를 참조하면서 설명한다. 그리고, 이들 도면의 참조부호는 도 1 내지 도 5와 일부 공통이며, 공통부분에 대해서는 상세한 설명을 생략한다.
[공정-200]
먼저, 절연층 상에 게이트전극(13) 또는 게이트전극(13A)을 형성하는 공정까지를 실시형태 1의 [공정-100]과 동일하게 행한다(도 1 (A) 또는 도 1 (B) 참조). 다음에, 도 8 (A)에 나타낸 바와 같이, 전면, 즉 게이트전극(13) 상을 포함하는 절연층(12) 상에 제2 절연층(18)을 형성하고, 또한 제2 절연층(18) 상에 수속전극(19)을 형성한다. 그리고, 도 8 (A)에서는 게이트전극(13)을 나타내고 있지만, 게이트전극(13A)이라도 동일하다. 제2 절연층(18)은 절연층(12)과 동일하게 형성할 수 있고, 수속전극(19)은 게이트전극(13) 또는 게이트전극(13A)과 동일하게 형성할 수 있다. 수속전극(19)은 여기에서는 일예로서 게이트전극(13)과 동일방향으로 연장되는 띠형의 패턴으로 형성되어 있다.
[공정-210]
다음에, 에칭 마스크를 통해 제2 절연층(18), 게이트전극(13) 및 절연층(12)을 차례로 에칭함으로써, 저부에 캐소드전극(11)이 노출된 개구부(20)를 형성한다. 게이트전극(13)은 이 시점에서 게이트전극(13A)으로 된다(도 8 (B) 참조).
[공정-220]
다음에, 수속전극(19) 상을 포함하는 제2 절연층(18) 상, 및 개구부(20)의 측벽면 상에 박리층(21)을 형성한다. 또한, 전면에 조성물 원료로 이루어지는 도전성 조성물층(22)을 형성한다(도 8 (C) 참조). 박리층(21) 및 도전성 조성물층(22)의 형성은 실시형태 1에서 설명한 것과 동일하게 행할 수 있다. 이 후, 도전성 조성물층(22)의 가소성을 행한다.
[공정-230]
다음에, 박리층(21)을 제거한다. 박리층(21)과 함께 박리층(21) 상의 도전성 조성물층(22)의 부분이 제거되고, 개구부(20)의 저부에 노출된 캐소드전극(11) 상의 도전성 조성물층(22)의 부분만이 남는다. 이 잔존된 부분이 전자방출전극(22A)으로 된다(도 9 (A) 참조).
[공정-240]
또한, 소성(열처리에 상당) →에칭, 또는 에칭 →소성(열처리에 상당) 중 어느 하나의 순서로, 실시형태 1의 [공정-150]과 동일한 공정을 실행하면, 도 9 (B)에 나타낸 바와 같이, 표면에 도전성 입자(171)(여기에서는, 흑연입자)가 노출된 전자방출전극(22B)을 가지는 전계방출소자를 형성할 수 있다. 실시형태 2에서 얻어진 전계방출소자를 사용하여, 또한 실시형태 1과 마찬가지로 표시장치를 제조할 수 있다.
이상, 본 발명을 발명의 실시형태에 따라 설명했지만, 본 발명은 이에 한정되지 않는다. 전계방출소자의 구조의 세부, 전계방출소자의 제조방법에서의 가공조건이나 사용한 재료 등의 상세사항, 전계방출소자를 적용한 표시장치 구조의 세부는 예시이며, 적당히 변경, 선택, 조합이 가능하다.
이상의 설명에서도 명백한 바와 같이, 본 발명의 전계방출소자의 제조방법에 의하면, 전자방출효율이 높은 전자방출전극을 매우 용이하게 형성할 수 있다. 전자방출전극의 집적밀도나 미세화도를 그다지 높일 필요가 없으므로, 반도체 프로세스를 많이 이용하지 않고, 비교적 용이한 프로세스에 의해 전계방출소자를 제조하는 것이 가능하게 된다. 본 발명의 표시장치의 제조방법에 의하면, 저소비 전력으로 고휘도, 고화질을 달성 가능한 표시장치를 저코스트, 또한 높은 스루풋과 수율을 갖고 제조할 수 있다. 따라서, 표시장치의 표시화면의 대면적화를 상정한 경우에도, 제조설비투자의 삭감, 프로세스 시간의 단축화, 제조코스트의 저감을 도모할 수 있다.

Claims (10)

  1. (A) 지지체 상에 캐소드전극을 형성하는 공정,
    (B) 캐소드전극 상을 포함하는 지지체 상에 절연층을 형성하는 공정,
    (C) 절연층 상에 게이트전극을 형성하는 공정,
    (D) 저부(底部)에 캐소드전극이 노출된 개구부를, 최소한 절연층에 형성하는 공정,
    (E) 도전성 입자 및 바인더(binder)를 함유하는 도전성 조성물(組成物)로 이루어지는 전자방출전극을 개구부의 저부에 노출된 캐소드전극 상에 형성하는 공정, 및
    (F) 전자방출전극 표층부의 바인더를 제거함으로써, 전자방출전극의 표면에 도전성 입자를 노출시키는 공정
    으로 이루어지는 냉음극 전계전자 방출소자의 제조방법.
  2. 제1항에 있어서,
    상기 공정 (F)에서의 바인더의 제거를 에칭법에 의해 행하는 냉음극 전계전자 방출소자의 제조방법.
  3. 제1항에 있어서,
    상기 공정 (E) 및 (F) 사이에서 전자방출전극의 열처리를 행하는 냉음극 전계전자 방출소자의 제조방법.
  4. 제1항에 있어서,
    상기 공정 (F) 후에, (G) 전자방출전극의 열처리를 행하는 공정을 추가로 포함하는 냉음극 전계전자 방출소자의 제조방법.
  5. 제1항에 있어서,
    공정 (E)는
    (E-1) 게이트전극 상을 포함하는 절연층 상, 및 개구부의 측벽면 상에 박리층을 형성하는 공정,
    (E-2) 전면(全面)에 도전성 조성물로 이루어지는 도전성 조성물층을 형성하는 공정, 및
    (E-3) 박리층을 상기 박리층 상의 도전성 조성물층의 부분과 함께 제거함으로써, 개구부의 저부에 노출된 캐소드전극 상의 도전성 조성물층의 부분을 전자방출전극으로서 남기는 공정으로 이루어지는 냉음극 전계전자 방출소자의 제조방법.
  6. 제5항에 있어서,
    상기 공정 (E-2)에서는, 개구부 내에서 표면이 상기 개구부의 중앙부로 향해 오목하게 들어간 도전성 조성물층을 형성하고, 그리고, 공정 (E-3)에서는 표면이 개구부의 중앙부를 향해 오목하게 들어간 전자방출전극을 형성하는 냉음극 전계전자 방출소자의 제조방법.
  7. 제5항에 있어서,
    상기 공정 (E)는 공정 (E-3) 후에, (E-4) 전자방출전극의 열처리를 행하는 공정을 추가로 포함하는 냉음극 전계전자 방출소자의 제조방법.
  8. 제5항에 있어서,
    상기 공정 (F) 후에, (G) 전자방출전극의 열처리를 행하는 공정을 추가로 포함하는 냉음극 전계전자 방출소자의 제조방법.
  9. 제1항에 있어서,
    상기 공정 (C)에 계속하여, 게이트전극 상을 포함하는 절연층 상에 제2 절연층을 형성하는 공정,
    상기 제2 절연층 상에 수속(收束)전극을 형성하는 공정, 및
    상기 제2 절연층에 제2 개구부를 형성하는 공정을 추가로 포함하고,
    상기 공정 (D)에서는, 제2 개구부에 연이어 통하는 개구부를, 최소한 절연층에 형성하는 냉음극 전계전자 방출소자의 제조방법.
  10. 애노드전극 및 형광체층이 형성된 기판과 냉음극 전계전자 방출소자가 형성된 지지체를 상기 형광체층과 상기 냉음극 전계전자 방출소자가 대향하도록 배치하고, 상기 기판과 상기 지지체를 주변부에서 접착하는 냉음극 전계전자 방출 표시장치의 제조방법으로,
    각 냉음극 전계전자 방출소자는,
    (A) 지지체 상에 캐소드전극을 형성하는 공정,
    (B) 캐소드전극 상을 포함하는 지지체 상에 절연층을 형성하는 공정,
    (C) 절연층 상에 게이트전극을 형성하는 공정,
    (D) 저부에 캐소드전극이 노출된 개구부를, 최소한 절연층에 형성하는 공정,
    (E) 도전성 입자 및 바인더를 함유하는 도전성 조성물로 이루어지는 전자방출전극을 개구부의 저부에 노출된 캐소드전극 상에 형성하는 공정, 및
    (F) 전자방출전극 표층부의 바인더를 제거함으로써, 전자방출전극의 표면에 도전성 입자를 노출시키는 공정
    을 거쳐 제조되는 냉음극 전계전자 방출 표시장치의 제조방법.
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