KR20010028893A - write cycle control apparatus for peripheral bus in communication system - Google Patents

Abstract

PURPOSE: A device for controlling a write cycle of a bus for an adjacent instrument in a communication system is provided to improve the function of the total communication system by improving the write cycle of a bus for adjacent instruments with using a small first-in, first-out(FIFO) buffer and a simple control logic. CONSTITUTION: A device for controlling a write cycle of a bus for an adjacent instrument in a communication system includes a CPU(10), a central processing bus(20), a FIFO buffer(30), a control portion(40), a bus(50) for an adjacent instrument and an adjacent instrument(60). If the processor core device of the communication system is in the condition of the write cycle, the CPU(10) outputs the data to the central processing bus(20) and the control portion(40) stores the data in the FIFO buffer(30). The CPU(10) receives the confirm signal informing the end of storing of the data and ends the write cycle. The data stored in the FIFO buffer(30) is loaded in the bus(50) for an adjacent instrument by the read control of the control portion(40) and the data are written on the adjacent instrument(60).

Description

통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치{write cycle control apparatus for peripheral bus in communication system}Write cycle control apparatus for peripheral bus in communication system

본 발명은 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치에 관한 것으로서, 특히 통신 시스템의 주변장치에 연결된 버스의 기입 싸이클(Write Cycle)의 처리속도를 개선하여 전체 통신 시스템의 성능을 향상하기에 적당하도록 한 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write cycle control apparatus for a bus for a peripheral device in a communication system. In particular, the present invention relates to improving the throughput of a write cycle of a bus connected to a peripheral device of a communication system to improve performance of an entire communication system. The invention relates to a write cycle control device for a peripheral bus in a communication system.

무선 또는 유선 통신 시스템에서 사용되는 대부분의 장치는 기본적으로 중앙 처리 장치, 중앙 처리 장치용 버스, 주변 장치, 주변 장치용 버스로 구성된다. 이러한 구성을 갖는 통신 장치에서 중앙 처리 장치는 소정 데이터를 주변 장치로 보내고 주변 장치로부터 응답 신호를 수신하면 기입 싸이클을 종료한다. 그러나, 이와 같은 기입 싸이클 제어 방식은 주변 장치의 응답 속도에 따라 주변 장치용 버스의 기입 싸이클이 일정하지 않거나 지연 소자의 특성으로 인한 응답 지연이 발생하는 문제점이 있었다.Most devices used in wireless or wired communication systems basically consist of a central processing unit, a bus for the central processing unit, a peripheral device, and a bus for the peripheral device. In a communication device having such a configuration, the central processing unit sends predetermined data to the peripheral device and ends the write cycle when receiving a response signal from the peripheral device. However, such a write cycle control method has a problem in that the write cycle of the peripheral bus is not constant or a response delay occurs due to the characteristics of the delay device according to the response speed of the peripheral device.

이러한 문제점을 해결하기 위하여 일반적으로 중앙 처리 장치에 비하여 속도가 느린 디램(DRAM)으로 구성된 주 메모리와 중앙 처리 장치 사이에는 정적 램 (SRAM)이 포함된 캐쉬 로직(Cash Logic)을 구비시켜 중앙 처리 장치와 주변 장치간 데이터 처리 속도를 보상하는 기술이 제안되었다.In order to solve this problem, a central processing unit includes a cache logic including static RAM (SRAM) between the main memory and the central processing unit, which are generally composed of DRAMs, which are slower than the central processing unit. A technique for compensating for data processing speed between the device and peripheral devices has been proposed.

그러나, 이와 같은 캐쉬 로직은 주 메모리가 아닌 주변 장치에 적용하기에는 하드웨어적으로 너무 복잡하여 통신 장비의 경박 단소형 추세에 역행하며, 제품의 비용을 크게 상승시키는 문제점이 있다.However, such cache logic is too complicated to be applied to peripheral devices other than main memory to counteract the thin and light trend of communication equipment, and there is a problem of greatly increasing the cost of a product.

또한, 일반적으로 주 메모리 이외의 주변 장치에 대한 액세스는 주 메모리에 대한 액세스에 비하면 매우 간헐적으로 발생되는 것이기에 정적 램의 사용은 자원을 낭비시키는 결과를 낳는다.Also, access to peripheral devices other than main memory is generally very intermittent compared to access to main memory, and the use of static RAM results in wasting resources.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 종래의 캐쉬 로직 대신에 작은 선입 선출 버퍼와 간단한 제어로직을 이용하여 통신 시스템의 주변 장치에 연결된 주변 장치용 버스의 기입 싸이클을 향상시켜 전체 통신 시스템의 성능을 향상시킬 수 있으며, 중앙 처리 장치의 효율성을 개선할 수 있는 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치를 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and writes a bus for a peripheral device connected to a peripheral device of a communication system using a small first-in first-out buffer and a simple control logic instead of the conventional cache logic. The purpose of the present invention is to provide a write cycle control device for a peripheral device bus in a communication system that can improve performance of an entire communication system by improving cycles and improve efficiency of a central processing unit.

이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치는 외부에서 또는 자체적으로 제공되는 프로그램의 명령에 상응하는 동작을 실행 및 제어하는 중앙 처리 장치와; 상기 중앙 처리 장치에서 제공되는 소정 데이터를 저장하기 위한 저장 매체와; 상기 저장 매체에서 상기 데이터가 저장되면, 상기 중앙 처리 장치로 기입 싸이클(write cycle)의 종료를 알리는 신호를 제공하는 제어부로 구성된다.According to a feature of the present invention for achieving the above object, the write cycle control device of the bus for the peripheral device in the communication system is a central processing unit for executing and controlling the operation corresponding to the command of the program provided externally or itself Wow; A storage medium for storing predetermined data provided by the central processing unit; When the data is stored in the storage medium, the controller is configured to provide a signal for notifying the end of a write cycle to the central processing unit.

도 1은 본 발명에 따른 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치의 블럭 구성도.1 is a block diagram of a write cycle control apparatus for a peripheral bus in a communication system according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 중앙 처리 장치 20, 50 : 버스10: central processing unit 20, 50: bus

30 : 선입선출 버퍼(FIFO) 40 : 제어부30: first-in first-out buffer (FIFO) 40: control unit

60 : 주변 장치60: peripheral device

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.Hereinafter, a configuration and an operation according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 따른 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치의 블럭 구성도이다. 도 1을 참조하면, 주변 장치용 버스의 기입 싸이클 제어 장치는 외부에서 또는 자체적으로 제공되는 프로그램의 명령에 상응하는 동작을 실행 및 제어하는 중앙 처리 장치와(10), 중앙 처리 장치(10)에서 제공되는 소정 데이터를 저장하기 위한 선입 선출 버퍼(30)와, 선입 선출 버퍼(30)에서 데이터의 저장이 완료되면, 중앙 처리 장치(10)로 기입 싸이클(write cycle)의 종료를 알리는 신호 (본 발명에서는 확인신호)를 제공하며, 선입선출 버퍼(30)에 저장된 데이터를 주변장치용 버스(50)를 통하여 주변 장치(60)에 기입하는 제어부(40)와, 선입 선출 버퍼(30)에 저장된 데이터를 수신하며, 제어부(40)의 출력제어 신호에 의해 수신된 데이터를 주변 장치용 버스(50)를 통하여 출력하는 주변 장치(60)로 구성된다.1 is a block diagram of an apparatus for controlling write cycles of a bus for peripheral devices in a communication system according to the present invention. Referring to FIG. 1, a write cycle control apparatus for a peripheral bus may include a central processing unit 10 and a central processing unit 10 that execute and control operations corresponding to commands of a program provided externally or by itself. First-in, first-out buffer 30 for storing the predetermined data provided, and when the data storage is completed in the first-in, first-out buffer 30, a signal for notifying the end of the write cycle to the central processing unit 10 In the present invention, the control unit 40 provides a confirmation signal, writes data stored in the first-in first-out buffer 30 to the peripheral device 60 through the peripheral bus 50, and the first-in first-out buffer 30. The peripheral device 60 receives data and outputs data received by the output control signal of the controller 40 through the peripheral device bus 50.

여기서, 선입선출 버퍼(30)의 깊이(depth)는 1 워드이상의 매우 작은 용량도 무방하며, 주변 장치(60)는 편의상 하나만을 도시하였다.Here, the depth of the first-in, first-out buffer 30 may be a very small capacity of 1 word or more, and only one peripheral device 60 is shown for convenience.

이와 같이 구성된 본 발명에 따른 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치의 동작을 첨부된 도 1을 참조하여 설명한다.The operation of the write cycle control device of the bus for the peripheral device in the communication system according to the present invention configured as described above will be described with reference to FIG. 1.

먼저, 통신 시스템의 프로세서 코어 장치가 기입 사이클(write cycle)인 상태이면, 중앙 처리 장치(10)는 소정 데이터를 중앙 처리 버스(20)에 출력하고, 제어부(40)는 이 데이터를 선입선출 버퍼(30)에 저장한다. 제어부(40)는 선입선출 버퍼(30)에 대한 저장이 완료되면 데이터의 저장 완료를 알리는 확인신호를 중앙처리장치(10)에 알리게 된다.First, when the processor core device of the communication system is in a write cycle, the central processing unit 10 outputs predetermined data to the central processing bus 20, and the control unit 40 outputs the first-in, first-out buffer. Save to 30. When the storage of the first-in, first-out buffer 30 is completed, the controller 40 notifies the central processing unit 10 of the confirmation signal informing that the storage of data has been completed.

중앙처리장치(10)는 데이터의 저장이 완료를 알리는 확인 신호를 수신하고 기입 싸이클을 종료한다.The central processing unit 10 receives an acknowledgment signal informing that the storage of data is complete and ends the write cycle.

이어, 선입선출 버퍼(30)에 저장된 데이터는 제어부(40)의 독출 제어에 의하여 주변 장치용 버스(50)에 실리고, 주변 장치(60)에 대한 제어부(40)의 기입 제어에 의해서, 주변장치(60)에 기입된다.Subsequently, the data stored in the first-in-first-out buffer 30 is loaded on the peripheral bus 50 by the read control of the controller 40, and the peripheral device is controlled by the write control of the controller 40 with respect to the peripheral device 60. (60).

이상의 설명에서와 같은 본 발명에 따르면, 종래의 캐쉬 로직 대신에 작은 선입 선출 버퍼와 간단한 제어로직을 이용하여 통신 시스템의 주변 장치에 연결된 주변 장치용 버스의 기입 싸이클을 향상시켜 전체 통신 시스템의 성능을 향상시킬 수 있으며, 중앙 처리 장치의 효율성을 개선하는 효과가 있다.According to the present invention as described above, using a small first-in first-out buffer and simple control logic instead of the conventional cache logic to improve the write cycle of the peripheral bus connected to the peripheral device of the communication system to improve the performance of the entire communication system. It can be improved, and there is an effect of improving the efficiency of the central processing unit.

또한, 매우 작은 선입 선출 버퍼와 간단한 제어로직을 구비시키기 때문에 가격적인 면에서도 제품의 경쟁력을 확보할 수 있으며, 전체 제품의 복잡성도 종래의 캐쉬 로직을 이용할 때에 비해서 크게 줄어든다.In addition, because of the very small first-in, first-out buffer and simple control logic, it is possible to secure the competitiveness of the product in terms of price, and the complexity of the entire product is greatly reduced compared to using the conventional cache logic.

Claims (1)

외부에서 또는 자체적으로 제공되는 프로그램의 명령에 상응하는 동작을 실행 및 제어하는 중앙 처리 장치와;A central processing unit for executing and controlling an operation corresponding to an instruction of a program provided externally or itself; 상기 중앙 처리 장치에서 제공되는 소정 데이터를 저장하기 위한 저장 매체와;A storage medium for storing predetermined data provided by the central processing unit; 상기 저장 매체에서 상기 데이터가 저장되면, 상기 중앙 처리 장치로 기입 싸이클(write cycle)의 종료를 알리는 신호를 제공하며, 상기 저장 매체에서 데이터를 읽어 주변장치에 기입하도록 제어하는 제어부로 구성된 것을 특징으로 하는 통신 시스템에서 주변 장치용 버스의 기입 싸이클 제어 장치.When the data is stored in the storage medium, the central processing unit provides a signal for notifying the end of the write cycle (write cycle), and the control unit for controlling to read the data from the storage medium to write to the peripheral device A write cycle control device for a bus for a peripheral device in a communication system.