KR20010020083A - Mulichip module substrate with embedded passive components and fabrication method - Google Patents
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Abstract
Description
본 발명은 멀티 칩 모듈(multichip module; MCM) 기판에 관한 것으로, 특히 기판에 수동소자인 저항, 커패시터, 인덕터를 형성함에 의해 멀티칩모듈 기판의 크기를 축소시킬 수 있는 멀티칩모듈 기판에 관한 것이다.The present invention relates to a multichip module (MCM) substrate, and more particularly, to a multichip module substrate capable of reducing the size of a multichip module substrate by forming resistors, capacitors, and inductors which are passive elements on the substrate. .
또한 본 발명은 멀티칩모듈 기판에 저항, 커패시터, 인덕터를 내장시킴에 따른 멀티칩모듈 기판 제조 공정의 안정성을 확보할 수 있는 수동소자 내장형 멀티칩 모듈 기판의 제조 방법에 관한 것이다.In addition, the present invention relates to a method for manufacturing a passive chip embedded multi-chip module substrate that can ensure the stability of the multi-chip module substrate manufacturing process by embedding a resistor, capacitor, inductor in the multi-chip module substrate.
일반적으로, 반도체소자는 개별 패키지인데 비하여 멀티칩모듈(MCM: Multichip Module)은 한 개의 기판(substrate)에 여러 개의 반도체 베어칩(bare chip)과 수동소자(저항, 커패시터, 인덕터)를 장착시켜 패키지 및 인쇄회로기판(PCB: Printed Circuit Board)에서 발생하는 지연시간을 감소시키기 위한 패키지 기술로서, 개별 반도체소자 및 수동소자를 사용하는 기존의 기술에 비하여 보드의 소형화, 고속화, 고신뢰성의 장점을 갖고 있어 중대형 컴퓨터, 워크스테이션, 통신시스템, 휴대용단말기, 자동차, 군수장비 등에 활용되는 새로운 패키지 기술이다.In general, semiconductor devices are individual packages, whereas multichip modules (MCMs) are packaged by mounting several semiconductor bare chips and passive devices (resistors, capacitors, and inductors) on one substrate. And a package technology for reducing delay time in printed circuit boards (PCBs), which have advantages of miniaturization, high speed, and high reliability compared to conventional technologies using individual semiconductor devices and passive devices. It is a new package technology that is used for medium and large computers, workstations, communication systems, portable terminals, automobiles, and military equipment.
멀티칩모듈은 사용하는 기판 종류에 따라 MCM-L, MCM-C, MCM-D로 구분되는데, MCM-L은 일반 인쇄회로기판(PCB) 재료인 FR4를 기판재료로 사용하는데, 고속을 필요로 하지 않고 가격이 비싸지 않으며 열방출이 크지 않는 100MHz이하의 시스템에 활용된다.Multichip modules are classified into MCM-L, MCM-C, and MCM-D according to the type of board used. MCM-L uses FR4, which is a general PCB material, as a substrate material. It is used for systems below 100MHz, which are not expensive and do not have high heat dissipation.
MCM-D는 기판으로 실리콘이나 세라믹을 사용하는데 반도체공정을 활용하므로 배선밀도가 높아, 고속, 고열, 고성능 모듈에 활용된다. MCM-C의 배선밀도는 MCM-L정도이나 세라믹을 기판으로 사용하므로 방열특성이 좋다.MCM-D uses silicon or ceramic as the substrate and uses the semiconductor process, so the wiring density is high, and it is used for high speed, high temperature, and high performance modules. The wiring density of MCM-C is about MCM-L, but ceramics are used as the substrate, so it has good heat dissipation characteristics.
최근, 모든 전자 장비의 소형화 추세에 따라 멀티칩모듈의 소형화 역시 요구되고 있는 실정이다. 멀티칩모듈을 소형화하기 위해서는 멀티칩모듈 기판의 크기를 줄이는 것이 선행되어야 한다. 그러나, 멀티칩모듈 기판에는 여러 개의 베어 칩이 실장될 면적과, 베어 칩 주변에 다수의 수동소자가 실장될 면적이 확보되어야 하기 때문에 기판 크기를 줄이는데 한계가 있다. 특히 혼성 신호의 경우 기존의 디지털 신호에 비하여 베어 칩 주변에 많은 수동소자가 실장 되므로 이들 베어 칩 및 수동 소자를 수용하기 위해 멀티칩모듈 기판의 면적은 더 커질 수밖에 없다. 이와 같이 멀티칩모듈 기판의 크기를 줄이는데 한계가 있기 때문에 멀티칩모듈을 소형화하기 어려운 문제가 있다.Recently, according to the trend of miniaturization of all electronic equipment, the miniaturization of multi-chip modules is also required. In order to miniaturize the multichip module, the size of the multichip module substrate should be reduced. However, the multi-chip module substrate has a limitation in reducing the size of the substrate because an area in which several bare chips are to be mounted and an area in which a plurality of passive elements are mounted around the bare chip must be secured. In particular, in the mixed signal, many passive elements are mounted around the bare chip, compared to the existing digital signal, so that the area of the multi-chip module substrate becomes larger to accommodate the bare chip and the passive element. Since there is a limit in reducing the size of the multi-chip module substrate, there is a problem that it is difficult to miniaturize the multi-chip module.
또한, 멀티칩모듈 기판에는 수동소자인 저항, 커패시터 및 인덕터가 칩 형태로 실장 되는데, 고속 혼성 신호에서는 이들 칩 형태의 수동소자 자체가 신호의 저항 성분으로 작용하기 때문에 멀티 칩 모듈의 속도를 떨어뜨리는 요인으로 작용하고 있어 멀티칩모듈의 성능 및 신뢰성을 저하시키는 문제가 있다.In addition, passive components such as resistors, capacitors, and inductors are mounted in chip form on a multi-chip module substrate. However, in a high-speed hybrid signal, the passive components in the form of chips act as a resistance component of the signal, thereby reducing the speed of the multi-chip module. As a factor, there is a problem of degrading the performance and reliability of the multichip module.
이러한 문제점을 해결하기 위해서 수동소자를 기판에 내장시키면 배선(interconnection)길이가 짧아져 신호속도가 빨라지고, 표면실장이던 것이 기판 내부에 실장되므로 기판면적이 소형화되는 장점을 갖게 된다.In order to solve this problem, if the passive element is embedded in the substrate, the interconnection length is shortened, the signal speed is increased, and the surface mount is mounted inside the substrate, thereby reducing the substrate area.
그러나 수동소자를 기판에 내장시키기 위해서는 그 구조와 제조공정에서 기판제조 공정과의 상호안정성(공정조건)이 보장되어야 하는 데, 기판 제조공정은 사용되는 기판, 절연막, 금속배선의 종류에 따라 달라지므로 표준화된 구조 및 제조방법이 없다.However, in order to embed the passive element into the substrate, the mutual stability (process conditions) between the structure and the manufacturing process of the substrate must be ensured. The manufacturing process of the substrate varies depending on the type of substrate, insulating film, and metal wiring used. There is no standardized structure and manufacturing method.
한편, 멀티칩모듈에 관련된 선행 기술로서, 미국특허번호 제 5,544,017 호 (발명인; Beilin, Solomon I, 국명; USA, 발명의 명칭; multichip module substrate, 등록일; 1994. 7. 19)에는 일반적인 단면 구조의 칩을 장착한 기판들을 지지 판(support base)위에 놓고 이들을 z축 방향의 콘넥터(connector)에 연결하므로 3차원 구조의 멀티칩모듈을 구현하여 고기능의 모듈을 제작하는 것이 기재되어 있다.Meanwhile, as a prior art related to a multichip module, U.S. Patent No. 5,544,017 (Inventor; Beilin, Solomon I, Country; USA, Title of the invention; multichip module substrate, registered date; July 19, 1994) has a general cross-sectional structure. Since the boards on which the chips are mounted are placed on a support base and connected to a connector in the z-axis direction, a high-performance module has been described by implementing a multi-chip module having a three-dimensional structure.
또한 미국특허번호 제 5,633,530 호 (발명인; Hsu, Chen-Chung, 국명; Taiwan, 발명의 명칭; multichip module having a multi-level configuration, 등록일; 1995. 10. 24)에는 모듈 템플레이트(module template)라는 틀을 사용하여 반도체 칩을 다층으로 패키징하므로써, 한 개의 모듈에 여러 개의 반도체 칩을 실장 시킬 수 있는 다기능의 모듈을 제작하는 것이 기재되어 있다.Also, U.S. Patent No. 5,633,530 (Inventor; Hsu, Chen-Chung, Country; Taiwan, Name of Invention; multichip module having a multi-level configuration, date of registration; October 24, 1995) has a framework called a module template. By fabricating a semiconductor chip in multiple layers using the present invention, it has been described to manufacture a multifunctional module capable of mounting several semiconductor chips in one module.
그런데, 이러한 선행기술은 모두 멀티칩모듈의 다기능화에 목적을 둔 것으로, 수동소자들은 칩 형태로 실장되므로 앞서 설명한 바와 같이 소형화에는 한계가 있다. 따라서, 소형화를 위해 멀티칩모듈에 사용되는 수동소자들을 기판에 내장하여 멀티칩모듈의 기판 크기를 줄일 필요가 있다.However, all these prior arts are aimed at multifunctionalization of a multichip module, and since passive devices are mounted in a chip form, there is a limit in miniaturization as described above. Therefore, it is necessary to reduce the board size of the multichip module by embedding passive elements used in the multichip module on the board for miniaturization.
따라서, 본 발명은 기판 내부 신호층의 임의의 부분에 수동소자(저항, 커패시터, 인덕터)를 형성함으로써 멀티칩모듈에 사용되는 기판의 크기를 축소시켜 멀티칩모듈을 소형화 할 수 있는 수동소자 내장형 멀티칩모듈 기판을 제공하는 데 그 목적이 있다.Accordingly, the present invention reduces the size of a substrate used for a multichip module by forming passive elements (resistance, capacitor, inductor) in any part of the signal layer inside the board, thereby miniaturizing the multichip module. The purpose is to provide a chip module substrate.
본 발명의 다른 목적은 멀티칩모듈 기판에 수동소자를 내장시킴에 따른 기판 제조공정의 안정성을 확보할 수 있는 멀티칩모듈 기판 제조방법을 제공하는 데 있다.Another object of the present invention to provide a multi-chip module substrate manufacturing method that can ensure the stability of the substrate manufacturing process by embedding the passive element in the multi-chip module substrate.
도 1은 본 발명의 일 실시예에 따른 커패시터 내장형 멀티칩모듈 기판의 구조 및 그 제조방법을 설명하기 위한 단면도1 is a cross-sectional view illustrating a structure of a capacitor-embedded multichip module substrate and a method of manufacturing the same according to an embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 수동소자 내장형 멀티 칩 모듈 기판의 제조 방법을 설명하기 위한 단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a passive chip embedded multi-chip module substrate according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 그라운드층(Ground) 1a : 비아 홀(via hole)1: Ground 1a: Via hole
2 : 전원층(Vcc) 3 : 제1 신호층2: power layer (Vcc) 3: first signal layer
4 : 제2 신호층 5 : 제3 신호층4: second signal layer 5: third signal layer
6 : 패드(pad) 7 : 커패시터6 pad 7 capacitor
7a : 커패시터 전극 7b ; 커패시터 전극 27a: capacitor electrode 7b; Capacitor electrodes 2
8 : 절연막 9 : 고유전 절연막8 insulating film 9 high dielectric film
10 : 베이스 기판 11 : 제1 절연막10 base substrate 11 first insulating film
12 : 제1 씨드 메탈층 13 : 제1 메인 메탈층12: first seed metal layer 13: first main metal layer
14 : 제1 메탈층 15 : 제2 절연막14: first metal layer 15: second insulating film
16 : 제1 감광막 17 : 저항물질16: first photosensitive film 17: resistance material
18 : 저항 19 : 제2 씨드 메탈층18 resistance 19 second seed metal layer
20 : 제2 감광막 21 : 제2 메인 메탈층20: second photosensitive film 21: second main metal layer
22 : 제2 메탈층 23 : 제3 절연막22: second metal layer 23: third insulating film
24 : 제3 씨드 메탈층 25 : 제3 감광막24: third seed metal layer 25: third photosensitive film
26 : 제3 메인 메탈층 27 : 제3 메탈층26: third main metal layer 27: third metal layer
상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세하게 설명한다.Preferred embodiments of the present invention for achieving the above object will be described in detail with reference to the accompanying drawings.
[실시예 1]Example 1
본 실시예는 수동소자 중에서 커패시터만을 멀티칩모듈 기판 내부에 형성시킨 커패시터 내장형 멀티칩모듈 기판으로 그 단면 구조는 도 1에 나타낸 바와 같다.The present embodiment is a capacitor-embedded multi-chip module substrate in which only capacitors are formed in the multi-chip module substrate among passive elements, and the cross-sectional structure thereof is shown in FIG. 1.
본 실시예의 커패시터 내장형 멀티칩모듈 기판은 MCM-D 기판 크기를 최소화하기 위한 구조로 기판 내부에 커패시터를 형성하기 위해 일반 신호층과 분리하여 한 층을 더 사용하는 것을 특징으로 한다. 또한 커패시턴스값을 높이기 위하여 기판제작에서 사용한 벤조싸이클로부텐(BCB: Benzocyclobutene) 절연막에 손상을 가하지 않고도 히스테리시스현상을 일으키지 않는 유전율이 높은 절연막을 BCB 위에 올려 커패시터를 형성하는 것을 특징으로 한다.Capacitor-embedded multi-chip module substrate of the present embodiment is a structure for minimizing the size of the MCM-D substrate, characterized in that one layer is used separately from the general signal layer to form a capacitor inside the substrate. In addition, in order to increase the capacitance value, a capacitor having a high dielectric constant that does not cause hysteresis without damaging the benzocyclobutene (BCB) insulating film used in fabrication of a substrate is formed on the BCB.
상세하게는 베이스 기판(웨이퍼)위에 그라운드층(1), 전원층(2), 제1 신호층(3), 제2 신호층 (4), 패드층(6)이 비아 홀(1a)을 갖는 절연막(8)을 사이에 두고 순차적으로 형성되는 멀티칩모듈 기판에 있어서, 상기 제2 신호층(4)과 패드층(6) 사이에 제3 신호층(5)을 더 포함하여 상기 제2 신호층(4) 및 상기 제3 신호층(5)에 커패시터 전극 1, 2(7a)(7b)를 형성하여 커패시터(7)를 구비하며, 상기 제2 신호층(4)과 상기 제3 신호층(5) 사이는 비아 홀(1a)을 갖는 고유전 절연막(9)이 형성된다.Specifically, the ground layer 1, the power supply layer 2, the first signal layer 3, the second signal layer 4, and the pad layer 6 have a via hole 1a on the base substrate (wafer). In a multi-chip module substrate sequentially formed with an insulating film 8 therebetween, the second signal further comprises a third signal layer 5 between the second signal layer 4 and the pad layer 6. Capacitor electrodes 1, 2 (7a) and 7b are formed on the layer 4 and the third signal layer 5 to provide the capacitor 7. The second signal layer 4 and the third signal layer are provided. A high dielectric insulating film 9 having a via hole 1a is formed between (5).
또한, 본 실시예에서는 각층은 씨드메탈(seed metal)과 메인메탈(main metal)로 이루어지며, 상기 절연막(8)으로는 감광성 폴리머인 벤조사이클로부텐(BCB)이, 상기 고유전 절연막(9)으로는 이미 제작된 기판에 손상을 주지 않는 공정안정성을 갖는 질화막(Si3N4)이 사용된다.In this embodiment, each layer is made of a seed metal and a main metal, and as the insulating film 8, benzocyclobutene (BCB), which is a photosensitive polymer, is used as the high dielectric insulating film 9. For example, a nitride film (Si 3 N 4 ) having process stability that does not damage an already manufactured substrate is used.
본 실시예의 커패시터 내장형 멀티칩모듈 기판 제조방법은 베이스 기판(웨이퍼) 상에, 제1 씨드 메탈층과 제1 메인 메탈층이 적층된 그라운드층을 형성하는 단계; 제1 비아 홀을 갖는 제1 절연막, 제2 씨드 메탈층과 제2 메인 메탈층이 적층된 전원층을 형성하는 단계; 상기 전원층상에 제2 비아 홀을 갖는 제2 절연막, 제3 씨드 메탈층과 제3 메인 메탈층이 적층된 제1 신호층을 상기 제2 절연막 상에 형성하는 단계; 상기 제1 신호층상에 제3 비아 홀을 갖는 제3 절연막, 제4 씨드 메탈층과 제4 메인 메탈층이 적층된 제2 신호층 및 커패시터의 전극 1을 상기 제3 절연막 상에 형성하는 단계; 상기 제2 신호층을 포함한 전체 구조상에 제4 비아 홀 및 커패시터의 절연막을 형성하기 위하여 높은 유전율의 질화막으로 제4 절연막을 형성한 후, 제5 씨드 메탈층과 제5 메인 메탈층이 적층된 제3 신호층 및 커패시터의 전극 2를 상기 제4 절연막 상에 형성하는 단계; 상기 제3 신호층 및 커패시터의 전극 2 상에 제5 비아 홀을 갖는 제5 절연막, 제6 씨드 메탈층과 제6 메인 메탈층이 적층된 패드층을 상기 제5 절연막 상에 형성하는 단계로 이루어지는 것을 특징으로 한다.In another embodiment, a method of manufacturing a capacitor-embedded multi-chip module substrate includes forming a ground layer on which a first seed metal layer and a first main metal layer are stacked on a base substrate (wafer); Forming a power source layer including a first insulating layer, a second seed metal layer, and a second main metal layer having a first via hole; Forming a first signal layer having a second insulating layer having a second via hole, a third seed metal layer, and a third main metal layer on the power insulating layer, on the second insulating layer; Forming a third insulating film having a third via hole on the first signal layer, a second signal layer having a fourth seed metal layer and a fourth main metal layer stacked thereon, and an electrode 1 of a capacitor on the third insulating film; A fourth insulating film is formed of a high dielectric constant nitride film to form an insulating film of the fourth via hole and the capacitor on the entire structure including the second signal layer, and then the fifth seed metal layer and the fifth main metal layer are stacked. Forming an electrode 2 of a third signal layer and a capacitor on the fourth insulating film; Forming a fifth insulating layer having a fifth via hole and a pad layer on which the sixth seed metal layer and the sixth main metal layer are stacked on the fifth insulating layer on the electrode 2 of the third signal layer and the capacitor. It is characterized by.
본 실시예에 따른 커패시터 내장형 멀티칩모듈 기판의 제조방법을 설명한다.A method of manufacturing a capacitor-embedded multichip module substrate according to the present embodiment will be described.
각층을 적층하는데 먼저 실리콘 웨이퍼 위에 씨드 메탈로서 타이타늄(Ti) 및 구리(Cu)를 스퍼터 방식으로 상온에서 증착한 후, 감광막을 씨드 메탈 위에 코팅한 후 마스크를 사용 노광(exposure)하여 도금하려는 그라운드층을 패턴화한다. 이후 메인 메탈로서 구리층을 전기도금 방식으로 상온에서 도금한 후 감광막을 스트립(strip)하고, 씨드 메탈을 습식식각(wet etch) 방법으로 식각하여 그라운드층(1)을 형성한다.Each layer is laminated on a silicon wafer by sputtering titanium (Ti) and copper (Cu) as a seed metal at room temperature, and then coating the photoresist on the seed metal and then using a mask to expose and ground the ground layer. Pattern. Thereafter, after the copper layer is plated at room temperature by electroplating, the photoresist is stripped, and the seed metal is etched by a wet etch method to form the ground layer 1.
그 다음에 절연막(8)으로 유전율이 낮은 벤조싸이클로부텐(BCB)을 7~10㎛ 입히고 사진식각(lithography) 공정으로 비아 홀을 형성한다.Subsequently, benzocyclobutene (BCB) having a low dielectric constant is coated on the insulating film 8 with 7 to 10 μm, and via holes are formed by a lithography process.
다음 공정으로 상기 BCB 절연막(8) 상에 씨드 메탈인 타이타늄(Ti) 및 구리(Cu)를 스퍼터 방식으로 상온에서 증착한다. 이후 감광막을 씨드 메탈 위에 코팅한 후 마스크를 사용 노광하여 전원층(2) 및 비아 홀을 패터닝한다. 이후 메인 메탈로서 구리층을 전기도금 방식으로 상온에서 도금한 후 감광막을 스트립(strip)하고, 씨드 메탈을 습식식각 방법으로 식각하여 제1 비아 홀과 전원층(2)을 형성한다. 상기 전원층(2) 위에 위의 공정을 반복하여 제2 비아 홀과 제1 신호층(3)을 형성한다.Next, titanium (Ti) and copper (Cu), which are seed metals, are deposited on the BCB insulating layer 8 at a room temperature by sputtering. Thereafter, the photoresist is coated on the seed metal, and then exposed using a mask to pattern the power layer 2 and the via hole. Thereafter, after the copper layer is plated at room temperature by electroplating, the photoresist film is stripped, and the seed metal is etched by the wet etching method to form the first via hole and the power supply layer 2. The above process is repeated on the power supply layer 2 to form the second via hole and the first signal layer 3.
본 실시예의 내장형 커패시터는 제1 신호층(3) 위에 절연막(8)으로 유전율이 낮은 BCB를 7~10㎛ 입히고 사진식각(lithography) 공정으로 비아 홀을 형성한 후, 이 상태에서 씨드메탈을 스퍼터 방식으로 상온에서 전 기판에 증착한다. 다음 공정으로 감광막을 스핀 코팅하여 패터닝한 후 전기도금하여 커패시터 전극 1(7a) 및 제2 신호층(4)을 형성한다.In the embedded capacitor of the present embodiment, BCB having a low dielectric constant is coated on the first signal layer 3 with an insulating film 8 of 7 to 10 µm and via holes are formed by lithography, and then sputtered seed metal in this state. Is deposited on the entire substrate at room temperature. In the following process, the photoresist is spin coated and patterned, followed by electroplating to form the capacitor electrodes 1 (7a) and the second signal layer (4).
계속하여 제2 신호층(4) 위에 커패시터의 용량을 크게하기 위하여 기판제작에서 사용한 BCB 절연막에 손상을 가하지 않고도 히스테리시스현상을 일으키지 않도록 고유전 절연막(9)으로 질화막을 형성하고 그 위에 커패시터 전극 2(7b) 및 제3 신호층(5)을 형성하여 제작하는데 그 공정은 다음과 같이 한다.Subsequently, in order to increase the capacitance of the capacitor on the second signal layer 4, a nitride film is formed of the high-k dielectric film 9 so as not to cause hysteresis without damaging the BCB insulating film used in fabrication of the substrate. 7b) and the third signal layer 5 are formed and fabricated as follows.
제2 신호층(4) 위에 질화막을 두께 0.1㎛ 이하로 증착한다. 이때 공정 온도를 BCB 절연막에 손상을 주지 않는 BCB가 90% 정도 경화되는 낮은 온도(200℃∼250℃)로 하여 증착함으로써 공정안정성을 높힌다.A nitride film is deposited on the second signal layer 4 to a thickness of 0.1 μm or less. At this time, process stability is improved by depositing the process temperature at a low temperature (200 ° C to 250 ° C) at which BCB that does not damage the BCB insulating film is cured by about 90%.
다음 감광막을 코팅하고, 비아 홀 마스크를 사용하여 노광 한 후 현상하여 비아 홀 패턴을 정의한다. 이후 건식식각(MERIE: Magnetic Enhanced Reactive Ion Etching) 방법으로 질화막에 비아 홀을 형성한다. 이 상태에서 씨드메탈을 스퍼터 방식으로 상온에서 전 기판에 증착한다. 다음 공정으로 감광막을 스핀 코팅하여 패터닝한 후 상온에서 전기도금하여 커패시터 전극 2(7b) 및 제3 신호층(5)을 형성한다. 이렇게 형성된 커패시터(7)는 도시되어 있지 않지만 비아 홀(1a)을 통하여 제1 신호층(3)이나 제2 신호층(4)으로 연결된다.The photoresist is then coated, exposed using a via hole mask and then developed to define the via hole pattern. Subsequently, via holes are formed in the nitride layer by dry etching (MERIE: Magnetic Enhanced Reactive Ion Etching). In this state, the seed metal is deposited on the entire substrate at room temperature by sputtering. In the following process, the photoresist is spin-coated and patterned, followed by electroplating at room temperature to form the capacitor electrodes 2 (7b) and the third signal layer (5). The capacitor 7 thus formed is connected to the first signal layer 3 or the second signal layer 4 through the via hole 1a.
마지막으로, 상기 커패시터 전극 2(7b) 및 제3 신호층(5) 위에 전원층(2) 및 제1 신호층(3)을 형성하는 공정과 동일한 방법으로 패드층(6)을 형성한다.Finally, the pad layer 6 is formed in the same manner as the process of forming the power source layer 2 and the first signal layer 3 on the capacitor electrode 2 (7b) and the third signal layer (5).
[실시예 2]Example 2
본 실시예는 수동소자인 저항, 커패시터, 인덕터를 모두 멀티칩모듈 기판 내부에 형성시킨 멀티칩모듈 기판으로 그 단면 구조는 도 2f에 나타낸 바와 같이, 베이스 기판(10) 상에 제1 절연막(11), 제1 메탈층(14), 제2 절연막(15), 제2 메탈층(22), 제3 절연막(23), 제3 메탈층(27)이 순차 형성되며, 상기 제2 절연막(15) 위에 저항(18)이 형성되고, 상기 제1 메탈층(14)과 제2 메탈층(22)에 커패시터가 형성되며, 상기 제2 메탈층(22)과 제3 메탈층(27)에 인덕터가 형성되는 것을 특징으로 한다.The present embodiment is a multi-chip module substrate in which resistors, capacitors, and inductors, all of which are passive elements, are formed inside the multi-chip module substrate. The cross-sectional structure thereof is shown in FIG. ), The first metal layer 14, the second insulating layer 15, the second metal layer 22, the third insulating layer 23, and the third metal layer 27 are sequentially formed, and the second insulating layer 15 is formed. ), A resistor 18 is formed on the first metal layer, a capacitor is formed on the first metal layer 14 and the second metal layer 22, and an inductor is formed on the second metal layer 22 and the third metal layer 27. Characterized in that is formed.
또한, 본 실시예의 멀티칩모듈 기판 제조방법은 베이스 기판 상에 제1 절연막을 형성하고, 상기 제1 절연막 상에 제1 씨드 메탈층과 제1 메인 메탈층이 적층된 제1 메탈층, 제1 비아 홀을 갖는 제2 절연막, 상기 제2 절연막 상의 선택된 부분에 저항을 형성하는 단계; 상기 저항의 양단에 연결되며, 제2 씨드 메탈층과 제2메인 메탈층이 적층된 제2 메탈층을 상기 제2 절연막 상에 형성함으로써 제1 메탈층, 제2 절연막, 제2 메탈층으로 구성되는 커패시터를 형성하는 단계; 상기 저항을 갖는 제2 메탈층을 포함한 전체 구조상에 제2 비아 홀을 갖는 제3 절연막을 형성한 후, 제3 씨드 메탈층과 제3 메인 메탈층이 적층된 제3 메탈층을 상기 제3 절연막 상에 형성하므로써, 제2 메탈층, 제3절연막, 제3 메탈층으로 구성되는 인덕터를 형성하는 단계로 이루어지는 것을 특징으로 한다.In the method of manufacturing a multi-chip module substrate according to the present embodiment, a first insulating layer is formed on a base substrate, and a first metal layer and a first seed metal layer and a first main metal layer are stacked on the first insulating layer. Forming a resistor in a second insulating film having via holes, selected portions on the second insulating film; A first metal layer, a second insulating film, and a second metal layer are formed on the second insulating film by forming a second metal layer connected to both ends of the resistor and having a second seed metal layer and a second main metal layer stacked thereon. Forming a capacitor; After forming a third insulating film having a second via hole on the entire structure including the second metal layer having the resistance, a third metal layer having a third seed metal layer and a third main metal layer stacked thereon is formed of the third insulating film. It is characterized by forming an inductor composed of the second metal layer, the third insulating film, and the third metal layer by forming on the film.
본 실시예의 수동소자 멀티모듈칩 기판 제조방법을 도 2를 참조하여 상세하게 설명한다.A method of manufacturing a passive device multi-module chip substrate of this embodiment will be described in detail with reference to FIG.
먼저, 도 2a와 같이, 베이스 기판(10) 상에 제1 절연막(11)으로 Si3N4층을 형성한다. 제1 절연막(11) 상에 제1 씨드 메탈층(12) 및 제1 메인 메탈층(13)을 순차적으로 올려 제1 메탈층(14)을 형성한다. 이때 제1 씨드 메탈층(12)은 타이타늄(Ti)과 구리(Cu)를 적층하여 형성되며, 제1 메인 메탈층(13)은 전기 도금 방식으로 구리(Cu)를 도금하여 형성된다.First, as shown in FIG. 2A, a Si 3 N 4 layer is formed on the base substrate 10 using the first insulating layer 11. The first seed metal layer 12 and the first main metal layer 13 are sequentially raised on the first insulating layer 11 to form the first metal layer 14. In this case, the first seed metal layer 12 is formed by stacking titanium (Ti) and copper (Cu), and the first main metal layer 13 is formed by plating copper (Cu) by an electroplating method.
제1 메탈층(14) 상에 제2 절연막(15)으로 Si3N4층을 형성한 후, 제2 절연막(15)의 일부분에 제1 메탈층(14)에 형성되는 커패시터 제1 전극을 제3 메탈층에 형성될 패드(pad)와 연결하기 위한 제1 비아 홀을 형성하고, 제1 비아 홀을 포함한 제2 절연막(15) 상에 제1 감광막(16)을 도포한 다음 저항을 만들기 위하여 저항물질이 증착될 부위를 패터닝(patterning)하여 감광막을 제거한 후, 전체 구조상에 저항 물질층(17)을 증착한다.After the Si 3 N 4 layer is formed on the first metal layer 14 by the second insulating layer 15, a capacitor first electrode formed on the first metal layer 14 is formed on a portion of the second insulating layer 15. Forming a first via hole for connecting to a pad to be formed in the third metal layer, applying the first photoresist film 16 onto the second insulating film 15 including the first via hole, and then making a resistance; In order to remove the photoresist layer by patterning a portion where the resistive material is to be deposited, a resistive material layer 17 is deposited on the entire structure.
저항 물질층(17)은 서멀 에버퍼레이터(thermal evaporator) 방식에 의해 니켈크롬(NiCr)을 증착하여 형성된다. 리프트-오프(lift-off) 공정을 고려하여, 제1 감광막(16)의 코팅 두께는 저항 물질층(17)의 증착 두께의 2 내지 3 배이상으로 두껍게 형성하는 것이 바람직하다.The resistive material layer 17 is formed by depositing nickel chromium (NiCr) by a thermal evaporator method. In consideration of the lift-off process, the coating thickness of the first photoresist film 16 is preferably formed to be 2 to 3 times or more thick than the deposition thickness of the resistive material layer 17.
그리고, 도 2b와 같이, 리프트-오프 공정을 통해 제1 감광막(16)과 그 위에 형성된 저항 물질층(17)을 동시에 제거하고, 이로 인하여 제1 개방부를 통해 제2 절연막(15) 상에 형성된 저항물질층(17)이 남게되며, 이 남아있는 저항 물질층이 수동소자인 저항(18)이 된다.As shown in FIG. 2B, the first photosensitive layer 16 and the resistive material layer 17 formed thereon are simultaneously removed through a lift-off process, thereby forming the first insulating layer 16 on the second insulating layer 15 through the first opening. The resistive material layer 17 remains, and the remaining resistive material layer becomes the resistor 18 which is a passive element.
이후 저항(18)을 포함한 제2 절연막(15) 상에 제2 씨드 메탈층(19)을 형성한 후, 제2 감광막(20)을 제2 씨드 메탈층(19) 상에 도포하고 저항(18)의 양단부와 커패시터의 제2 전극 및 인덕터의 제1 전극층이 형성될 부위를 패터닝하여 감광막을 제거한 다음 제2 메인 메탈층(21)을 형성하여 제2 메탈층(22)이 형성된다.Thereafter, after forming the second seed metal layer 19 on the second insulating layer 15 including the resistor 18, the second photosensitive layer 20 is coated on the second seed metal layer 19 and the resistor 18 is formed. The photoresist is removed by patterning both ends of the second electrode), the second electrode of the capacitor and the first electrode layer of the inductor, and then the second main metal layer 21 is formed to form the second metal layer 22.
상기에서, 제2 씨드 메탈층(19)은 제1 씨드 메탈층(12)과 같은 방식으로 타이타늄(Ti)과 구리(Cu)를 적층하여 형성되며, 제2 메인 메탈층(21)은 제1 메인 메탈층(13)과 같은 방식으로 구리(Cu)를 전기 도금 방식으로 도금하여 형성된다.In the above description, the second seed metal layer 19 is formed by stacking titanium (Ti) and copper (Cu) in the same manner as the first seed metal layer 12, and the second main metal layer 21 is formed of the first first metal layer 21. It is formed by plating copper (Cu) by electroplating in the same manner as the main metal layer 13.
다음에, 도 2c와 같이, 제2 감광막(20)을 제거한 후, 부분적으로 도금된 제2 메인 메탈층(21)을 식각 마스크층으로 이용하여 제2 감광막(20)의 제거로 인해 노출된 제2 씨드 메탈층(19) 부분을 제거한다. 그러면 제2 개방부의 위치에 제2 씨드 메탈층(19)과 제2 메인 메탈층(21)이 적층된 제2 메탈층(22)이 형성되어, 저항(18) 양단에 전극이 형성되고, 또 커패시터의 제 2 전극층과 인덕터의 제 1 전극층이 형성된다.Next, as shown in FIG. 2C, after the second photoresist film 20 is removed, the partially exposed second main metal layer 21 is used as an etching mask layer to expose the second photoresist film 20 due to the removal of the second photoresist film 20. 2 Remove the seed metal layer 19 portion. Then, a second metal layer 22 in which the second seed metal layer 19 and the second main metal layer 21 are stacked is formed at the position of the second opening, and electrodes are formed at both ends of the resistor 18. A second electrode layer of the capacitor and a first electrode layer of the inductor are formed.
계속하여, 도 2d와 같이, 저항(18)을 갖는 제2 메탈층(22)을 포함한 전체 구조상에 제3 절연막(23)을 형성한 후, 제3 절연막의 일부분에 제2 메탈층에 형성되는 커패시터 제 2전극, 저항 양단 전극, 인덕터의 제1 전극을 제3 메탈층에 형성될 패드와 연결하기 위한 제2 비아 홀을 형성한다. 여기서, 제3 절연막(23)은 감광성 BCB를 7 내지 10㎛ 두께로 코팅하고 경화시켜 형성되며, 제2 비아 홀은 노광 및 현상 공정을 통해 형성된다.Subsequently, as shown in FIG. 2D, the third insulating film 23 is formed on the entire structure including the second metal layer 22 having the resistor 18, and then formed in the second metal layer on a portion of the third insulating film. A second via hole is formed to connect the capacitor second electrode, the resistance electrode across the resistor, and the first electrode of the inductor with a pad to be formed in the third metal layer. Here, the third insulating film 23 is formed by coating and curing the photosensitive BCB to a thickness of 7 to 10㎛, the second via hole is formed through the exposure and development process.
다음에 이미 형성된 제1 비아홀과 제2 비아홀을 포함한 제3 절연막(23) 상에 제3 씨드 메탈층(24)을 앞서 설명한 제1, 2 씨드 메탈층(12,19)과 마찬가지의 방식으로 타이타늄(Ti)과 구리(Cu)를 적층하여 형성된다.Next, the third seed metal layer 24 is formed on the third insulating layer 23 including the first via hole and the second via hole already formed in the same manner as the first and second seed metal layers 12 and 19 described above. It is formed by laminating (Ti) and copper (Cu).
그리고, 도 2e와 같이, 제3 씨드 메탈층(24) 위에 감광막(25)을 도포하고 제1, 제2 비아홀을 도금하기 위하여 이들 비아홀 부분을 현상하여 개방한 후, 전기 도금 방식으로 구리도금을 하여 제3 메인 메탈층(26)을 형성하면 제3 메탈층(27)이 완성된다.As shown in FIG. 2E, the photoresist 25 is coated on the third seed metal layer 24, and the via holes are developed and opened to plate the first and second via holes, and then copper plating is performed by electroplating. When the third main metal layer 26 is formed, the third metal layer 27 is completed.
끝으로, 도 2f와 같이, 감광막(25)을 제거하고, 이로 인해 노출된 제3 씨드 메탈층(24)을 식각한다. 그러면 제2 메탈층(22)은 제2 비아홀을 통해 제3 메탈층(27)과 연결되어 인덕터의 제 2 전극과 패드, 저항의 패드층, 커패시터의 패드가 형성된다.Finally, as shown in FIG. 2F, the photosensitive film 25 is removed, and the exposed third seed metal layer 24 is etched. Then, the second metal layer 22 is connected to the third metal layer 27 through the second via hole to form a second electrode and pad of the inductor, a pad layer of a resistor, and a pad of a capacitor.
상기한 공정으로 본 실시예의 저항, 커패시터, 인덕터를 모두 포함하는 수동소자 내장형 멀티칩모듈 기판의 제조가 완료되는데, 멀티칩모듈 기판에 저항(18)을 내장시키기 위해서는 멀티칩모듈 기판의 기본 구성 요소인 베이스 기판(10), 메탈층(14, 22, 27) 및 절연막(11, 15, 23) 제조 공정과의 상호 공정 안정성이 보장되어야 한다. 즉, 저항 형성 공정의 온도가 저항 형성 전에 이미 존재하는 베이스 기판(10), 제1 메탈층(14), 제1 절연막(11) 및 제2 절연막(15)이 변형되지 않는 온도이어야 하고, 또한 저항 형성 후에 진행되는 제2 메탈층(22), 제3 절연막(23), 제3 메탈층(27) 형성 공정시 저항의 고유 특성이 변화되지 않아야 한다.In the above-described process, the manufacture of the passive element embedded multichip module substrate including all of the resistor, capacitor, and inductor of the present embodiment is completed. In order to embed the resistor 18 in the multichip module substrate, the basic components of the multichip module substrate are included. Inter-process stability with the in-base substrate 10, the metal layers 14, 22, 27, and the insulating layers 11, 15, 23 should be ensured. That is, the temperature of the resistance forming process should be such that the base substrate 10, the first metal layer 14, the first insulating film 11 and the second insulating film 15 which are already present before the resistance formation are not deformed. Inherent properties of the resistance should not be changed in the process of forming the second metal layer 22, the third insulating layer 23, and the third metal layer 27 after the resistance is formed.
본 실시예는 이러한 공정 안정성을 확보하기 위해 각 씨드메탈층(12, 19, 24)을 타이타늄과 구리를 사용하여 스퍼터 방식으로 상온에서 증착하여 형성하고, 메인 메탈층(13, 21, 26)을 구리를 사용하여 역시 상온에서 도금하여 형성하며, 저항(18)을 니켈크롬을 사용하여 상온에서 형성한다. 또 절연막(11, 15)와 절연막(23)을 각각 Si3N4및 BCB를 사용하여 형성하며, 절연막인 Si3N4층은 BCB가 90% 경화되는 온도 범위인 200℃∼250℃에서 증착되고, BCB도 상온에서 코팅된다.In this embodiment, to secure the process stability, each seed metal layer (12, 19, 24) is formed by depositing at room temperature by sputtering method using titanium and copper, and the main metal layer (13, 21, 26) It is also formed by plating at room temperature using copper, and the resistance 18 is formed at room temperature using nickel chromium. The insulating films 11 and 15 and the insulating film 23 are formed using Si 3 N 4 and BCB, respectively, and the Si 3 N 4 layer, which is an insulating film, is deposited at 200 ° C. to 250 ° C., which is a temperature range where BCB is cured by 90% BCB is also coated at room temperature.
그런데, 타이타늄의 용융점은 1600℃ 이상이고, 구리의 용융점은 1000℃ 이상으로 매우 높으며, BCB는 250℃에서 경화되고 350℃이상에서 변형이 된다. 반면, 저항인 니켈크롬은 상온에서 증착이 이루어지므로, 니켈크롬은 증착시 하층의 절연막이나 메탈층에 손상을 주지 않으며, 또 1300℃ 이상에서 용해되므로 상층의 제3 절연막인 BCB의 경화 온도인 250℃ 에서는 손상을 받지 않는다.However, the melting point of titanium is more than 1600 ℃, the melting point of copper is very high, more than 1000 ℃, BCB is cured at 250 ℃ and deformed at 350 ℃ or more. On the other hand, since nickel chromium, which is a resistor, is deposited at room temperature, nickel chromium does not damage the insulating layer or the metal layer of the lower layer during deposition and is dissolved at 1300 ° C. or higher. It is not damaged at ℃.
때문에 본 실시예의 저항, 커패시터, 인덕터를 모두 포함하는 수동소자 내장형 멀티칩모듈 기판을 제조함에 있어 공정 안정성이 충분히 보장된다.Therefore, the process stability is sufficiently secured in manufacturing the passive chip embedded multi-chip module substrate including the resistor, capacitor, and inductor of the present embodiment.
상술한 바와 같이, 본 발명은 수동소자를 멀티칩모듈 기판에 내장시키므로써, 멀티칩모듈 기판의 배선 밀도(interconnect density)를 높일 수 있어 멀티칩모듈 기판의 크기를 축소시킬 수 있을 뿐만 아니라 멀티칩모듈의 신호 속도를 빠르게 할 수 있다.As described above, the present invention can increase the interconnect density of the multi-chip module substrate by embedding the passive element in the multi-chip module substrate, thereby reducing the size of the multi-chip module substrate as well as multi-chip. The signal speed of the module can be increased.
또한, 본 발명은 베이스 기판, 각 층들 및 절연막이 변형되지 않는 온도에서 증착 가능한 니켈크롬으로 저항을 형성하고, 커패시터 형성시 절연막을 250℃에서 증착하므로 공정 안정성이 보장되어, 멀티칩모듈 기판에 저항, 커패시터, 인덕터를 용이하게 내장시킬 수 있다.In addition, the present invention forms a resistor with nickel chromium that can be deposited at a temperature at which the base substrate, each layer, and the insulating film are not deformed, and when the capacitor is formed, the insulating film is deposited at 250 ° C., thereby ensuring process stability, thereby resisting the multichip module substrate. , Capacitors and inductors can be easily incorporated.
이상에서 본 발명에 대한 기술사항을 첨부도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.The technical details of the present invention have been described above with reference to the accompanying drawings, which are illustrative examples of the preferred embodiments of the present invention and are not intended to limit the present invention. In addition, it is obvious that any person skilled in the art can make various modifications and imitations without departing from the scope of the technical idea of the present invention.
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