KR20010017211A - Method of manufacturing a capacitor in a semiconductor device - Google Patents
Method of manufacturing a capacitor in a semiconductor device Download PDFInfo
- Publication number
- KR20010017211A KR20010017211A KR1019990032598A KR19990032598A KR20010017211A KR 20010017211 A KR20010017211 A KR 20010017211A KR 1019990032598 A KR1019990032598 A KR 1019990032598A KR 19990032598 A KR19990032598 A KR 19990032598A KR 20010017211 A KR20010017211 A KR 20010017211A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- pattern
- noble metal
- conductive material
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전율이 높은 물질인 BST와 같은 고유전체를 사용하여 고유전체 캐패시터를 제조할 때, 하부 전극으로 사용되는 Pt나 Ir 등과 같은 귀금속의 패터닝 공정을 개선하여 수직 형상 (vertical profile)을 갖는 패턴으로 형성할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. In particular, when manufacturing a high dielectric capacitor using a high dielectric constant such as BST, a material having a high dielectric constant, a patterning process of a noble metal such as Pt or Ir used as a lower electrode is used The present invention relates to a method for manufacturing a capacitor of a semiconductor device that can be improved to form a pattern having a vertical profile.
일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 캐패시터가 차지하는 면적 또한 줄어들고 있으며, 패턴 선폭 또한 줄어들고 있는 추세이다. 캐패시터의 면적이 줄어들고 있음에도 불구하고 소자의 동작에 필요한 캐패시터의 정전 용량은 확보되어야 한다. 정전 용량을 확보하기 위해 하부 전극을 3차원 구조로 형성하여 유효 표면적을 증대시키고 있으나, 이 방법 역시 한계에 도달하여 더 이상의 고집적 반도체 소자에는 적용할 수 없는 실정이다. 정전 용량을 확보하기 위한 다른 방법은 높은 유전율을 갖는 고유전체를 사용하여 고유전체 캐패시터를 제조하는 것이다. 최근 초 미세 패턴 가공 기술을 필요로 하는 차세대 반도체 제조 공정에서는 3차원 구조의 하부 전극으로 소자 동작에 필요한 정전 용량을 확보하기 어려워 기존에 사용되던 유전율이 약 7인 Si3N4대신에 이보다 유전율이 높은 물질인 BST 유전체를 캐패시터에 적용하려는 연구가 진행중이다. BST 유전체의 유전율은 약 300이다.In general, as semiconductor devices are highly integrated and miniaturized, the area occupied by capacitors is also decreasing, and the pattern line width is also decreasing. Although the area of the capacitor is decreasing, the capacitance of the capacitor required for the operation of the device must be secured. In order to secure the capacitance, the lower electrode is formed in a three-dimensional structure to increase the effective surface area, but this method also reaches a limit and cannot be applied to any more highly integrated semiconductor device. Another method to secure the capacitance is to manufacture a high dielectric capacitor using a high dielectric constant having a high dielectric constant. In the next generation of semiconductor manufacturing processes that require the latest second fine pattern process technology in place of Si 3 N 4 is a dielectric constant of about 7 used in traditional difficult to secure a capacitance for device operating as a lower electrode of the three-dimensional structure than the dielectric constant Research is underway to apply the BST dielectric, which is a high material, to capacitors. The dielectric constant of the BST dielectric is about 300.
BST 유전체는 유전율이 높은 물질인 반면 사용되는 전극에 따라 큰 차이를 보이는 물질이므로 전극의 선택이 중요하다. 현재까지는 전극 물질로 Pt 또는 Ir이 가장 우수한 것으로 알려져 있다. 이 물질들은 귀금속으로써 패터닝을 위한 식각이 대단히 어려운 물질이다. 이러한 물질들의 식각은 플라즈마 내에서 이온들의 강한 충격을 사용하는 스퍼터 식각이 주 메커니즘인데, 낮은 식각 선택비 때문에 식각 마스크층으로 포토레지스트 외에 하드 마스크층(Hard mask layer)을 사용하고 있으나, 원하는 정도의 수직 형상을 갖는 패턴을 얻기가 어려운 문제가 있다. 고집적 반도체 소자의 개발에 적용하기 위해서는 패턴의 수직 형상이 약 88°이상의 각도로 형성되어야 하는데, 기존의 방법으로는 패턴의 수직 형상이 80°정도의 수준에서 머물고 있는 상황이다. 패턴의 수직 형상이 80°정도의 수준에서는 고집적 반도체 소자의 개발에 적용이 불가능하므로 패턴 형성 방법을 개선하기 전까지는 BST 유전체를 이용하는 고유전체 캐패시터를 제조하는 것은 무의미하다. 즉, 상기와 같이 식각 마스크층을 이용하여 귀금속인 Pt나 Ir을 수직 형상을 갖도록 패터닝하는 것을 근본적으로 불가능하다.Since the BST dielectric material is a material having a high dielectric constant and shows a big difference depending on the electrode used, the selection of the electrode is important. To date, Pt or Ir is known to be the best electrode material. These materials are precious metals and are very difficult to etch for patterning. The etching of these materials is the sputter etching using the strong impact of ions in the plasma, and because of the low etching selectivity, the hard mask layer is used in addition to the photoresist as the etching mask layer. There is a problem that it is difficult to obtain a pattern having a vertical shape. In order to be applied to the development of highly integrated semiconductor devices, the vertical shape of the pattern should be formed at an angle of about 88 ° or more. In the conventional method, the vertical shape of the pattern stays at about 80 °. Since the vertical shape of the pattern is about 80 °, it cannot be applied to the development of highly integrated semiconductor devices. Therefore, it is meaningless to manufacture a high dielectric capacitor using a BST dielectric until the pattern formation method is improved. That is, it is fundamentally impossible to pattern the precious metal Pt or Ir to have a vertical shape by using the etching mask layer as described above.
따라서, 본 발명은 유전율이 높은 물질인 BST와 같은 고유전체를 사용하여 고유전체 캐패시터를 제조할 때, 하부 전극으로 사용되는 Pt나 Ir 등과 같은 귀금속의 패터닝 공정을 개선하여 수직 형상 (vertical profile)을 갖는 패턴으로 형성할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention improves the patterning process of noble metals such as Pt and Ir, which are used as lower electrodes, when manufacturing high dielectric capacitors using high dielectric constants such as BST, a material having a high dielectric constant. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device, which can be formed in a pattern having.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 층간 절연막에 플러그 폴리실리콘이 형성된 반도체 기판이 제공되는 단계; 상기 플러그 폴리실리콘을 포함한 전체 구조상에 식각 방지막 및 희생 산화막을 형성한 후, 플러그 폴리실리콘의 상부면이 노출되는 다마신 패턴을 형성하는 단계; 상기 다마신 패턴 내에 도전성 물질 패턴을 형성을 형성한 후, 상기 희생 산화막을 제거하는 단계; 상기 도전성 물질 패턴을 포함한 전체 구조상에 배리어 메탈층 및 귀금속층을 형성하고, 상기 귀금속층은 불량한 스텝-커버리지 특성으로 인하여 상기 패턴의 상부면에 두껍게 증착되고, 상기 패턴의 측면 및 상기 패턴 사이의 하부면에 얇게 증착되는 단계; 상기 도전성 물질 패턴 사이의 하단면에 존재하는 상기 귀금속층이 제거될 때까지 플라즈마를 이용한 블랭켓 식각을 실시하여 수직 형상의 귀금속층 패턴을 형성한 후, 노출되는 상기 배리어 메탈층을 식각하고, 이로 인하여 하부 전극이 형성되는 단계; 및 상기 하부 전극을 포함한 전체 구조상에 고유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate having a plug polysilicon formed in the interlayer insulating film; Forming an etch stop layer and a sacrificial oxide layer on the entire structure including the plug polysilicon, and then forming a damascene pattern exposing an upper surface of the plug polysilicon; Removing the sacrificial oxide layer after forming a conductive material pattern in the damascene pattern; A barrier metal layer and a noble metal layer are formed on the entire structure including the conductive material pattern, and the noble metal layer is thickly deposited on the top surface of the pattern due to poor step-coverage characteristics, and the side of the pattern and the bottom between the patterns. Thinly deposited on a surface; Blanket etching using plasma is performed until the noble metal layer existing on the lower surface between the conductive material patterns is removed to form a vertical noble metal layer pattern, and then the exposed barrier metal layer is etched. Forming a lower electrode; And forming a high dielectric film and an upper electrode on the entire structure including the lower electrode.
또한, 본 발명의 반도체 소자의 캐패시터 제조 방법은 층간 절연막에 플러그 폴리실리콘이 형성된 반도체 기판이 제공되는 단계; 상기 플러그 폴리실리콘에 연결되는 도전성 물질 패턴을 형성을 형성하는 단계; 상기 도전성 물질 패턴을 포함한 전체 구조상에 배리어 메탈층 및 귀금속층을 형성하고, 상기 귀금속층은 불량한 스텝-커버리지 특성으로 인하여 상기 패턴의 상부면에 두껍게 증착되고, 상기 패턴의 측면 및 상기 패턴 사이의 하부면에 얇게 증착되는 단계; 상기 도전성 물질 패턴 사이의 하단면에 존재하는 상기 귀금속층이 제거될 때까지 플라즈마를 이용한 블랭켓 식각을 실시하여 수직 형상의 귀금속층 패턴을 형성한 후, 노출되는 상기 배리어 메탈층을 식각하고, 이로 인하여 하부 전극이 형성되는 단계; 및 상기 하부 전극을 포함한 전체 구조상에 고유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the capacitor manufacturing method of the semiconductor device of the present invention comprises the steps of providing a semiconductor substrate having a plug polysilicon formed in the interlayer insulating film; Forming a conductive material pattern connected to the plug polysilicon; A barrier metal layer and a noble metal layer are formed on the entire structure including the conductive material pattern, and the noble metal layer is thickly deposited on the top surface of the pattern due to poor step-coverage characteristics, and the side of the pattern and the bottom between the patterns. Thinly deposited on a surface; Blanket etching using plasma is performed until the noble metal layer existing on the lower surface between the conductive material patterns is removed to form a vertical noble metal layer pattern, and then the exposed barrier metal layer is etched. Forming a lower electrode; And forming a high dielectric film and an upper electrode on the entire structure including the lower electrode.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10: 반도체 기판 1: 층간 절연막10: semiconductor substrate 1: interlayer insulating film
2: 플러그 폴리실리콘 3: 식각 방지막2: plug polysilicon 3: anti-etching film
4: 희생 산화막 5: 마스크층4: sacrificial oxide film 5: mask layer
6: 도전성 물질 패턴 7: 배리어 메탈층6: conductive material pattern 7: barrier metal layer
8: 귀금속층 678: 하부 전극8: precious metal layer 678: lower electrode
20: 고유전체막 30: 상부 전극20: high dielectric film 30: upper electrode
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1F are cross-sectional views of devices for explaining a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(10)상에 층간 절연막(1)을 형성한다. 층간 절연막(1)의 일부분을 식각 하여 콘택 홀을 형성한 후, 콘택 홀 내에 플러그 폴리실리콘(2)을 형성한다. 플러그 폴리실리콘(2)을 포함한 전체 구조상에 식각 방지막(3)을 형성한다. 식각 방지막(3)상에 희생 산화막(4)을 형성한다. 희생 산화막(4)상에 캐패시터의 하부 전극의 패턴 모양을 음각하기 위해 마스크층(5)을 형성한다.Referring to FIG. 1A, an interlayer insulating film 1 is formed on a semiconductor substrate 10 on which various elements for forming a semiconductor device are formed. A portion of the interlayer insulating film 1 is etched to form contact holes, and then plug polysilicon 2 is formed in the contact holes. The anti-etching film 3 is formed on the entire structure including the plug polysilicon 2. A sacrificial oxide film 4 is formed on the etch stop film 3. A mask layer 5 is formed on the sacrificial oxide film 4 to engrave the pattern shape of the lower electrode of the capacitor.
상기에서, 식각 방지막(3)은 SiON 이나 SiN으로 형성한다. 희생 산화막(4)은 주로 불산 용액에 습식 식각 속도가 빠른 인 함유 산화막 예를 들어, PSG로 형성한다. 식각 방지막(3)으로 사용되는 SiON이나 SiN은 인이 함유된 산화막과 식각 선택비가 큰 물질이다.In the above, the anti-etching film 3 is formed of SiON or SiN. The sacrificial oxide film 4 is mainly formed of a phosphorus-containing oxide film having a high wet etching rate, for example, PSG, in a hydrofluoric acid solution. SiON or SiN used as the etch stop film 3 is a material having a large etching selectivity and an oxide film containing phosphorus.
도 1b를 참조하면, 마스크층(5)을 이용하여 희생 산화막(4)을 식각하고, 이어서 식각 방지막(3)을 식각 하여 하부의 플러그 폴리실리콘(2)의 상부면이 노출되는 하부 전극 패턴 모양의 다마신(Damascene) 패턴이 형성된다. 이후, 마스크층(5)을 제거한다.Referring to FIG. 1B, the sacrificial oxide layer 4 is etched using the mask layer 5, and then the etch stop layer 3 is etched to expose the lower electrode pattern shape to expose the upper surface of the lower plug polysilicon 2. A damascene pattern of is formed. Thereafter, the mask layer 5 is removed.
상기에서, 식각 방지막(3)을 식각 장벽으로 이용하는 자기정렬콘택(Self-aligned contact: SAC) 식각을 수행하면 상기 식각 방지막(3) 하부의 층간 절연막(1)의 손실을 최소화시키는 효과를 얻을 수 있다. 즉, 희생 산화막(4) 식각 완료 후 식각 방지막(3) 식각을 실시하는 2단계 식각을 통해 공정 마진을 증가시킨다.In the above, when the self-aligned contact (SAC) etching using the etch barrier 3 as an etch barrier is performed, an effect of minimizing the loss of the interlayer insulating layer 1 under the etch barrier 3 may be obtained. have. That is, the process margin is increased through the two-step etching of etching the sacrificial oxide film 4 after the etching of the sacrificial oxide film 4 is completed.
도 1c를 참조하면, 다마신 패턴을 포함한 희생 산화막(4)상에 도전성 물질을 증착한 후, 에치 백 공정이나 화학적 기계적 연마 공정을 실시하여 다마신 패턴 내에 도전성 물질 패턴(6)을 형성한다.Referring to FIG. 1C, after the conductive material is deposited on the sacrificial oxide film 4 including the damascene pattern, the conductive material pattern 6 is formed in the damascene pattern by performing an etch back process or a chemical mechanical polishing process.
상기에서, 도전성 물질 패턴(6)은 캐패시터의 하부 전극의 한 구성 요소로 는 폴리실리콘, TiN 또는 TiAlN을 사용하여 형성된다.In the above, the conductive material pattern 6 is formed using polysilicon, TiN or TiAlN as one component of the lower electrode of the capacitor.
도 1d를 참조하면, 불산 용액을 사용한 습식 식각 공정으로 희생 산화막(4)을 완전히 제거하여 도전성 물질 패턴(6)을 노출시킨다. 습식 식각 공정시 식각 방지막(3)에 의해 하부층인 층간 절연막(1)이 식각 되지 않는다.Referring to FIG. 1D, the sacrificial oxide layer 4 is completely removed by a wet etching process using a hydrofluoric acid solution to expose the conductive material pattern 6. In the wet etching process, the interlayer insulating layer 1, which is a lower layer, is not etched by the etch stop layer 3.
도 1e를 참조하면, 돌출된 도전성 물질 패턴(6)을 포함한 전체 구조상에 배리어 메탈층(7)을 형성한다. 배리어 메탈층(7)상에 귀금속층(8)을 형성한다.Referring to FIG. 1E, the barrier metal layer 7 is formed on the entire structure including the protruding conductive material pattern 6. The precious metal layer 8 is formed on the barrier metal layer 7.
상기에서, 배리어 메탈층(7)은 TiN이나 TiAlN을 증착하여 형성되며, 귀금속층(8)은 Pt나 Ir을 증착하여 형성된다. 배리어 메탈층(7)을 형성하지 않을 경우 후속 공정인 고유전체막 증착 및 열처리 과정에서 하부 전극의 특성이 저하되기 때문에 필수적으로 형성하여야 한다. 그러나, 도전성 물질 패턴(6)을 TiN 또는 TiAlN으로 형성할 경우에는 TiN 또는 TiAlN 도전성 물질 패턴(6) 자체가 배리어 메탈층의 역할을 하기 때문에 별도의 공정으로 배리어 메탈층(7)을 형성할 필요가 없어 공정의 단순화 측면에서 유리하다.In the above, the barrier metal layer 7 is formed by depositing TiN or TiAlN, and the precious metal layer 8 is formed by depositing Pt or Ir. If the barrier metal layer 7 is not formed, the lower electrode needs to be formed in the subsequent process of depositing and thermally treating the high-k dielectric film, which is an essential step. However, when the conductive material pattern 6 is formed of TiN or TiAlN, the barrier metal layer 7 needs to be formed by a separate process since the TiN or TiAlN conductive material pattern 6 itself serves as a barrier metal layer. There is no advantage in terms of simplification of the process.
한편, Pt나 Ir과 같은 귀금속으로 형성되는 귀금속층(8)은 불량한 스텝-커버리지 (step-coverage) 특성으로 인하여 도전성 물질 패턴(6)의 상부면에서는 두껍게 증착되고, 측면 및 도전성 물질 패턴(6) 사이의 하부면에서는 얇게 증착된다.Meanwhile, the precious metal layer 8 formed of a precious metal such as Pt or Ir is thickly deposited on the upper surface of the conductive material pattern 6 due to poor step-coverage characteristics, and the side and conductive material patterns 6 On the lower surface between the layers is deposited thinly.
도 1f를 참조하면, 별도의 식각 마스크층을 사용하지 않고 도전성 물질 패턴(6) 사이의 하단면에 존재하는 귀금속층(8)이 제거될 때까지 플라즈마를 이용한 블랭켓 식각 (blanket etch)을 실시하여 도전성 물질 패턴(6)을 감싸는 수직 형상의 귀금속층 패턴(8)을 형성하고, 이후 노출된 배리어 메탈층(7)을 제거하고, 이로 인하여 도전성 물질 패턴(6), 배리어 메탈층(7) 및 귀금속층 패턴(8)으로 이루어진 하부 전극(678)이 형성된다. 수직 형상의 하부 전극(678)을 포함한 전체 구조상에 BST와 같은 높은 유전율을 갖는 유전체를 증착한 후 열처리하여 고유전체막(20)을 형성하고, 고유전체막(20)상에 상부 전극(30)을 형성하여 본 발명의 고유전체 캐패시터를 제조한다.Referring to FIG. 1F, a blanket etch using plasma is performed until the noble metal layer 8 existing on the lower surface between the conductive material patterns 6 is removed without using a separate etching mask layer. To form a vertical noble metal layer pattern 8 surrounding the conductive material pattern 6, and then to remove the exposed barrier metal layer 7, whereby the conductive material pattern 6 and the barrier metal layer 7 are formed. And a lower electrode 678 formed of the noble metal layer pattern 8. A dielectric having a high dielectric constant such as BST is deposited on the entire structure including the vertical bottom electrode 678 and then heat treated to form the high dielectric film 20, and the upper electrode 30 on the high dielectric film 20. To form a high-k dielectric capacitor of the present invention.
상기에서, 귀금속층 패턴(8)은 수직 형상으로 형성되는데, 이는 귀금속층의 불량한 스텝-커버리지로 인한 부분별 증착 두께 차이로 인하여 플라즈마를 이용한 블랭켓 식각 공정시 상부면과 하부면의 귀금속층(8)은 동일한 식각비로 식각 되어 얇게 증착된 하부면의 귀금속층(8)이 완전히 식각 되더라도 두껍게 증착된 상부면의 귀금속층(8)은 잔존하게 되고, 측면의 귀금속층(8)은 거의 식각이 이루어지지 않기 때문이다.In the above, the noble metal layer pattern 8 is formed in a vertical shape, which is due to the difference in the deposition thickness of each part due to the poor step-coverage of the noble metal layer. 8) is etched with the same etch rate, even if the thin metal layer 8 of the lower deposited thin surface is completely etched, the precious metal layer 8 of the thick deposited upper surface remains, and the precious metal layer 8 of the side is almost etched. Because it is not done.
상기한 본 발명의 실시 예에 따른 기술적 원리는 귀금속층의 불량한 스텝-커버리지 특성으로 인하여 패턴의 상단면에는 귀금속층이 두껍게 증착되고, 패턴의 측면 및 패턴의 하부면에는 귀금속층이 얇게 증착되며, 이와 같이 증착된 귀금속층을 플라즈마를 이용한 블랭켓 식각 공정으로 하부면의 귀금속층이 완전히 제거될 때까지 실시하고, 블랭켓 식각 공정 동안 상부면과 하부면의 귀금속층은 동일한 식각비로 식각 되어 얇게 증착된 하부면의 귀금속층이 완전히 식각 되더라도 두껍게 증착된 상부면의 귀금속층은 잔존하게 되고, 측면의 귀금속층은 거의 식각이 이루어지지 않기 때문에 수직 형상의 귀금속층 패턴을 얻을 수 있다.Technical principle according to the embodiment of the present invention described above is due to the poor step-coverage characteristics of the precious metal layer is deposited on the top surface of the pattern thick, the precious metal layer is deposited on the side of the pattern and the lower surface of the pattern, The noble metal layer deposited as described above is carried out until the noble metal layer on the lower surface is completely removed by the blanket etching process using plasma, and the noble metal layers on the upper surface and the lower surface are etched at the same etching ratio and deposited thinly during the blanket etching process. Even if the noble metal layer of the lower surface is completely etched, the noble metal layer of the thickly deposited upper surface remains, and the noble metal layer of the side is hardly etched, thereby obtaining a vertical noble metal layer pattern.
한편, 상기한 본 발명의 실시 예는 희생 산화막을 이용한 다마신 방법을 적용하였으나, 상기 실시 예의 기술적 원리를 그대로 적용한 다른 실시 예로 수직 형상의 귀금속층 패턴을 갖는 고유전체 캐패시터를 제조할 수 있다.Meanwhile, although the damascene method using the sacrificial oxide film is applied to the embodiment of the present invention, another embodiment in which the technical principle of the embodiment is applied as it is may manufacture a high dielectric capacitor having a vertical noble metal layer pattern.
본 발명의 다른 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 첨부된 도 1d 내지 도 1f를 다시 참조하여 설명하되, 다른 실시 예에서 불필요한 요소들에 대한 설명은 생략하기로 하며, 이는 생략된 요소들이 다른 실시 예에는 포함되지 않기 때문이다.A method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 1D to 1F again, but the description of unnecessary elements in other embodiments will be omitted. This is because it is not included in other embodiments.
도 1d를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(10)상에 층간 절연막(1)을 형성한다. 층간 절연막(1)의 일부분을 식각 하여 콘택 홀을 형성한 후, 콘택 홀 내에 플러그 폴리실리콘(2)을 형성한다. 플러그 폴리실리콘(2)을 포함한 전체 구조상에 도전성 물질을 증착한 후, 패터닝 공정을 통해 플러그 폴리실리콘(2)과 연결되는 도전성 물질 패턴(6)을 형성한다.Referring to FIG. 1D, an interlayer insulating film 1 is formed on a semiconductor substrate 10 on which various elements for forming a semiconductor device are formed. A portion of the interlayer insulating film 1 is etched to form contact holes, and then plug polysilicon 2 is formed in the contact holes. After the conductive material is deposited on the entire structure including the plug polysilicon 2, the conductive material pattern 6 connected to the plug polysilicon 2 is formed through a patterning process.
상기에서, 도전성 물질 패턴(6)은 캐패시터의 하부 전극의 한 구성 요소로 는 폴리실리콘, TiN 또는 TiAlN을 사용하여 형성된다.In the above, the conductive material pattern 6 is formed using polysilicon, TiN or TiAlN as one component of the lower electrode of the capacitor.
도 1e를 참조하면, 돌출된 도전성 물질 패턴(6)을 포함한 전체 구조상에 배리어 메탈층(7)을 형성한다. 배리어 메탈층(7)상에 귀금속층(8)을 형성한다.Referring to FIG. 1E, the barrier metal layer 7 is formed on the entire structure including the protruding conductive material pattern 6. The precious metal layer 8 is formed on the barrier metal layer 7.
상기에서, 배리어 메탈층(7)은 TiN이나 TiAlN을 증착하여 형성되며, 귀금속층(8)은 Pt나 Ir을 증착하여 형성된다. 배리어 메탈층(7)을 형성하지 않을 경우 후속 공정인 고유전체막 증착 및 열처리 과정에서 하부 전극의 특성이 저하되기 때문에 필수적으로 형성하여야 한다. 그러나, 도전성 물질 패턴(6)을 TiN 또는 TiAlN으로 형성할 경우에는 TiN 또는 TiAlN 도전성 물질 패턴(6) 자체가 배리어 메탈층의 역할을 하기 때문에 별도의 공정으로 배리어 메탈층(7)을 형성할 필요가 없어 공정의 단순화 측면에서 유리하다.In the above, the barrier metal layer 7 is formed by depositing TiN or TiAlN, and the precious metal layer 8 is formed by depositing Pt or Ir. If the barrier metal layer 7 is not formed, the lower electrode needs to be formed in the subsequent process of depositing and thermally treating the high-k dielectric film, which is an essential step. However, when the conductive material pattern 6 is formed of TiN or TiAlN, the barrier metal layer 7 needs to be formed by a separate process since the TiN or TiAlN conductive material pattern 6 itself serves as a barrier metal layer. There is no advantage in terms of simplification of the process.
한편, Pt나 Ir과 같은 귀금속으로 형성되는 귀금속층(8)은 불량한 스텝-커버리지 (step-coverage) 특성으로 인하여 도전성 물질 패턴(6)의 상부면에서는 두껍게 증착되고, 측면 및 도전성 물질 패턴(6) 사이의 하부면에서는 얇게 증착된다.Meanwhile, the precious metal layer 8 formed of a precious metal such as Pt or Ir is thickly deposited on the upper surface of the conductive material pattern 6 due to poor step-coverage characteristics, and the side and conductive material patterns 6 On the lower surface between the layers is deposited thinly.
도 1f를 참조하면, 별도의 식각 마스크층을 사용하지 않고 도전성 물질 패턴(6) 사이의 하단면에 존재하는 귀금속층(8)이 제거될 때까지 플라즈마를 이용한 블랭켓 식각 (blanket etch)을 실시하여 도전성 물질 패턴(6)을 감싸는 수직 형상의 귀금속층 패턴(8)을 형성하고, 이후 노출된 배리어 메탈층(7)을 제거하고, 이로 인하여 도전성 물질 패턴(6), 배리어 메탈층(7) 및 귀금속층 패턴(8)으로 이루어진 하부 전극(678)이 형성된다. 수직 형상의 하부 전극(678)을 포함한 전체 구조상에 BST와 같은 높은 유전율을 갖는 유전체를 증착한 후 열처리하여 고유전체막(20)을 형성하고, 고유전체막(20)상에 상부 전극(30)을 형성하여 본 발명의 고유전체 캐패시터를 제조한다.Referring to FIG. 1F, a blanket etch using plasma is performed until the noble metal layer 8 existing on the lower surface between the conductive material patterns 6 is removed without using a separate etching mask layer. To form a vertical noble metal layer pattern 8 surrounding the conductive material pattern 6, and then to remove the exposed barrier metal layer 7, whereby the conductive material pattern 6 and the barrier metal layer 7 are formed. And a lower electrode 678 formed of the noble metal layer pattern 8. A dielectric having a high dielectric constant such as BST is deposited on the entire structure including the vertical bottom electrode 678 and then heat treated to form the high dielectric film 20, and the upper electrode 30 on the high dielectric film 20. To form a high-k dielectric capacitor of the present invention.
상기에서, 귀금속층 패턴(8)은 수직 형상으로 형성되는데, 이는 귀금속층의 불량한 스텝-커버리지로 인한 부분별 증착 두께 차이로 인하여 플라즈마를 이용한 블랭켓 식각 공정시 상부면과 하부면의 귀금속층(8)은 동일한 식각비로 식각 되어 얇게 증착된 하부면의 귀금속층(8)이 완전히 식각 되더라도 두껍게 증착된 상부면의 귀금속층(8)은 잔존하게 되고, 측면의 귀금속층(8)은 거의 식각이 이루어지지 않기 때문이다.In the above, the noble metal layer pattern 8 is formed in a vertical shape, which is due to the difference in the deposition thickness of each part due to the poor step-coverage of the noble metal layer. 8) is etched with the same etch rate, even if the thin metal layer 8 of the lower deposited thin surface is completely etched, the precious metal layer 8 of the thick deposited upper surface remains, and the precious metal layer 8 of the side is almost etched. Because it is not done.
상술한 바와 같이, 본 발명은 유전율이 높은 물질인 BST와 같은 고유전체를 사용하여 고유전체 캐패시터를 제조할 때, 하부 전극으로 사용되는 Pt나 Ir 등과 같은 귀금속의 패터닝 공정을 개선하여 수직 형상을 갖는 귀금속층 패턴을 형성하므로써, 신뢰성이 높은 고유전체 캐패시터의 제조를 가능하게 하며, BST의 적용시점을 보다 앞당겨 초고집적 소자의 미세 패턴에 적용할 수 있는 탁월한 효과가 있다.As described above, the present invention has a vertical shape by improving the patterning process of precious metals such as Pt and Ir used as the lower electrode when manufacturing a high dielectric capacitor using a high dielectric constant such as BST, a material having a high dielectric constant By forming the noble metal layer pattern, it is possible to manufacture a highly reliable high-k dielectric capacitor, and has an excellent effect that can be applied to the fine pattern of the ultra-high integration device by advancing the application time of the BST.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032598A KR20010017211A (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing a capacitor in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990032598A KR20010017211A (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing a capacitor in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010017211A true KR20010017211A (en) | 2001-03-05 |
Family
ID=19606603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990032598A KR20010017211A (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing a capacitor in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010017211A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365757B1 (en) * | 1999-12-30 | 2002-12-26 | 주식회사 하이닉스반도체 | Method for forming capacitor electrode by using damascene method |
| KR100413478B1 (en) * | 2001-04-18 | 2003-12-31 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
| KR100418570B1 (en) * | 2001-06-30 | 2004-02-11 | 주식회사 하이닉스반도체 | Capacitor making methods of ferroelectric random access memory |
| KR100456694B1 (en) * | 2002-02-20 | 2004-11-10 | 삼성전자주식회사 | Ferroelectric capacitors on protruding portions of conductive plugs having a smaller cross-sectional size than base portions thereof and methods of forming same |
| KR100476932B1 (en) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | Method of forming semiconductor device with capacitor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223778A (en) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | Thin film capacitor and its manufacture |
| KR19980071276A (en) * | 1997-02-12 | 1998-10-26 | 로더리히 네테부쉬 | Manufacturing method of protruding capacitor electrode |
| JPH10289985A (en) * | 1997-04-14 | 1998-10-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device with capacitor |
| JPH11330395A (en) * | 1998-05-08 | 1999-11-30 | Sony Corp | Semiconductor device and manufacturer thereof |
-
1999
- 1999-08-09 KR KR1019990032598A patent/KR20010017211A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223778A (en) * | 1996-02-16 | 1997-08-26 | Hitachi Ltd | Thin film capacitor and its manufacture |
| KR19980071276A (en) * | 1997-02-12 | 1998-10-26 | 로더리히 네테부쉬 | Manufacturing method of protruding capacitor electrode |
| JPH10289985A (en) * | 1997-04-14 | 1998-10-27 | Mitsubishi Electric Corp | Manufacture of semiconductor device with capacitor |
| JPH11330395A (en) * | 1998-05-08 | 1999-11-30 | Sony Corp | Semiconductor device and manufacturer thereof |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365757B1 (en) * | 1999-12-30 | 2002-12-26 | 주식회사 하이닉스반도체 | Method for forming capacitor electrode by using damascene method |
| KR100413478B1 (en) * | 2001-04-18 | 2003-12-31 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
| KR100418570B1 (en) * | 2001-06-30 | 2004-02-11 | 주식회사 하이닉스반도체 | Capacitor making methods of ferroelectric random access memory |
| KR100456694B1 (en) * | 2002-02-20 | 2004-11-10 | 삼성전자주식회사 | Ferroelectric capacitors on protruding portions of conductive plugs having a smaller cross-sectional size than base portions thereof and methods of forming same |
| KR100476932B1 (en) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | Method of forming semiconductor device with capacitor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010017211A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR20020001372A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100482029B1 (en) | Method for forming mim capacitor | |
| JP3868764B2 (en) | Ferroelectric material memory capacitor and method for forming a protective layer against entry of hydrogen into the memory capacitor | |
| KR100190055B1 (en) | White electrode manufacturing method of semiconductor device | |
| US6558999B2 (en) | Method for forming a storage electrode on a semiconductor device | |
| KR100323723B1 (en) | method for manufacturing capacitor of semiconductor device | |
| KR100399963B1 (en) | Method for forming storage node electrode semiconductor device | |
| KR100218735B1 (en) | Forming method for contact hole of semiconductor device | |
| KR100876879B1 (en) | How to Form a Storage Node for Capacitors | |
| KR100365757B1 (en) | Method for forming capacitor electrode by using damascene method | |
| KR100235960B1 (en) | Method of forming conducting line in semiconductor device | |
| KR100474989B1 (en) | Manufacturing method of capacitor with barrier layer for semiconductor device | |
| KR100359785B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100599440B1 (en) | Method for manufacture capicitor | |
| KR20010038942A (en) | Capacitor forming method | |
| KR100390846B1 (en) | Method for fabricating semiconductor device | |
| KR100228356B1 (en) | Method for forming a storage node in semiconductor device | |
| KR20000044930A (en) | Fabrication method of capacitor for semiconductor device | |
| KR20000044893A (en) | Fabrication method of capacitor for semiconductor device | |
| KR20010061085A (en) | A method for forming a capacitor of semiconductor device | |
| KR100277883B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR19980068464A (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR20010016810A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR20050094118A (en) | Method for fabricating semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |