JPH10289985A - Manufacture of semiconductor device with capacitor - Google Patents
Manufacture of semiconductor device with capacitorInfo
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- JPH10289985A JPH10289985A JP9095791A JP9579197A JPH10289985A JP H10289985 A JPH10289985 A JP H10289985A JP 9095791 A JP9095791 A JP 9095791A JP 9579197 A JP9579197 A JP 9579197A JP H10289985 A JPH10289985 A JP H10289985A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置の製造方法に関し、より特定的には、キャ
パシタ誘電体層に高誘電率材料を用いたキャパシタを有
する半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a capacitor, and more particularly to a method for manufacturing a semiconductor device having a capacitor using a high dielectric constant material for a capacitor dielectric layer. is there.
【０００２】[0002]
【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。2. Description of the Related Art In recent years, with the remarkable spread of information devices such as computers, demand for semiconductor devices has been rapidly expanding. Functionally, it has a large storage capacity,
What can be operated at high speed is required. Along with this, technology development for high integration and high-speed response or high reliability of semiconductor devices has been promoted.
【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭ（Dynamic Random
Access Memory）が一般的に知られている。このＤＲＡ
Ｍは、多数の記憶情報を蓄積する記憶領域であるメモリ
セルアレイと、外部との入出力に必要な周辺回路とから
構成されている。[0003] Among semiconductor devices, a DRAM (Dynamic Random Access Memory) has been proposed as a device capable of randomly inputting and outputting stored information.
Access Memory) is generally known. This DRA
M includes a memory cell array, which is a storage area for storing a large amount of storage information, and peripheral circuits necessary for input / output with the outside.
【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳ（Metal Oxide Semiconductor ）トランジ
スタと、これに接続された１個のキャパシタとから構成
されており、１トランジスタ１キャパシタ型のメモリセ
ルとして広く知られている。このような構成を有するメ
モリセルは、その構造が簡単なためメモリセルアレイの
集積度を向上させることが容易であり、大容量のＤＲＡ
Ｍに広く用いられている。[0004] The memory cell array occupies a large area on the DRAM semiconductor chip thus configured. In this memory cell array, a plurality of memory cells for storing unit storage information are arranged in a matrix. This memory cell is generally composed of one MOS (Metal Oxide Semiconductor) transistor and one capacitor connected thereto, and is widely known as a one-transistor one-capacitor type memory cell. The memory cell having such a structure has a simple structure, so that it is easy to improve the degree of integration of the memory cell array, and a large-capacity DRA
M is widely used.
【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。When the high integration of DRAM is pushed to the Gbit class represented by 1 Gbit (gigabit), the size of the memory cell must be reduced. As the memory cell size decreases, the planar occupation area of the capacitor also decreases at the same time. As a result, the amount of charge stored in the capacitor (the amount of charge stored in a 1-bit memory cell) decreases, and the DRAM as a storage area
Operation becomes unstable, and the reliability decreases.
【０００６】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。その手段の１つとして、
キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれ
る材料を採用する方法が検討されている。ここで高誘電
率材料とは、一般にシリコン酸化膜の数倍から数百倍の
誘電率を有する材料であり、この高誘電率材料をキャパ
シタ誘電体層に用いることにより、キャパシタの形状を
比較的単純な形状に維持したまま、容易に容量の増加を
図ることが可能となる。In order to prevent the operation of the DRAM from becoming unstable, it is necessary to increase the capacitance of the capacitor within a limited plane occupation area. As one of the means,
A method of using a material called a so-called high dielectric constant material for the capacitor dielectric layer has been studied. Here, the high dielectric constant material is generally a material having a dielectric constant several times to several hundred times that of the silicon oxide film. By using this high dielectric constant material for the capacitor dielectric layer, the shape of the capacitor can be relatively reduced. It is possible to easily increase the capacity while maintaining the simple shape.
【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ3 ：ＢＳＴ）、酸化タンタル（Ｔａ2
Ｏ5）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 ：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ：ＰＬＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ3 ：ＳＴＯ）、チタン酸バ
リウム（ＢａＴｉＯ3 ：ＢＴＯ）等が挙げられる。As an example of a material called a high dielectric constant material, barium strontium titanate ((B
a, Sr) TiO 3 : BST), tantalum oxide (Ta 2
O 5 ), lead zirconate titanate (Pb (Zr, Ti) O
3 : PZT), lead lanthanum zirconate titanate ((P
b, La) (Zr, Ti) O 3 : PLZT), strontium titanate (SrTiO 3 : STO), barium titanate (BaTiO 3 : BTO) and the like.
【０００８】以下、キャパシタ誘電体層に高誘電率材料
を用いた従来のメモリセル構造の製造方法について説明
する。Hereinafter, a method for manufacturing a conventional memory cell structure using a high dielectric constant material for a capacitor dielectric layer will be described.
【０００９】図１１〜図１６は、従来のキャパシタを有
する半導体装置の製造方法を工程順に示す概略断面図で
ある。先ず図１１を参照して、シリコン基板１１の表面
に分離絶縁層１７とチャネルストッパ領域１８とが形成
され、各領域が分離される。この分離された領域に所定
の方法で、１対のソース／ドレイン領域１２と、この１
対のソース／ドレイン領域１２に挟まれる領域上にゲー
ト絶縁層１３を介在して形成されたゲート電極層１４と
を有するＭＯＳトランジスタ２０が形成される。なお、
１対のソース／ドレイン領域１２は、比較的低濃度の不
純物領域１２ａと比較的高濃度の不純物領域１２ｂとか
らなるＬＤＤ（Lightly Doped Drain ）構造となるよう
に形成される。このＭＯＳトランジスタ２０のゲート電
極層１４を覆うように絶縁層１５が形成され、この後ビ
ット線１６が形成されて、表面全面に層間絶縁層１９が
形成され、この層間絶縁層１９に平坦化処理が施され
る。FIGS. 11 to 16 are schematic sectional views showing a conventional method of manufacturing a semiconductor device having a capacitor in the order of steps. First, referring to FIG. 11, isolation insulating layer 17 and channel stopper region 18 are formed on the surface of silicon substrate 11, and the respective regions are separated. A pair of source / drain regions 12 and this one
A MOS transistor 20 having a gate electrode layer 14 formed with a gate insulating layer 13 interposed therebetween is formed on a region sandwiched between the paired source / drain regions 12. In addition,
The pair of source / drain regions 12 are formed to have an LDD (Lightly Doped Drain) structure including a relatively low concentration impurity region 12a and a relatively high concentration impurity region 12b. An insulating layer 15 is formed so as to cover the gate electrode layer 14 of the MOS transistor 20, a bit line 16 is formed thereafter, an interlayer insulating layer 19 is formed on the entire surface, and the interlayer insulating layer 19 is planarized. Is applied.
【００１０】なお、ビット線１６は層間絶縁層１９に覆
われることによって埋込ビット線とされる。The bit lines 16 are buried bit lines by being covered with an interlayer insulating layer 19.
【００１１】図１２を参照して、層間絶縁層１９上に、
通常の写真製版技術を用いてレジストパターン１２３ａ
が形成される。このレジストパターン１２３ａをマスク
として層間絶縁層１９にエッチングを施すことにより、
ソース／ドレイン領域１２に達するコンタクトホール１
９ａが形成される。この後、レジストパターン１２３ａ
が除去される。Referring to FIG. 12, on interlayer insulating layer 19,
The resist pattern 123a is formed using a normal photoengraving technique.
Is formed. By etching the interlayer insulating layer 19 using the resist pattern 123a as a mask,
Contact hole 1 reaching source / drain region 12
9a is formed. Thereafter, the resist pattern 123a
Is removed.
【００１２】図１３を参照して、コンタクトホール１９
ａを埋込むように層間絶縁層１９上にプラグ用導電層が
形成される。この後、このプラグ用導電層にエッチバッ
クが施されて、コンタクトホール１９ａのみを埋込むプ
ラグ層２１が形成される。Referring to FIG. 13, a contact hole 19 is formed.
A plug conductive layer is formed on interlayer insulating layer 19 so as to embed a. Thereafter, the plug conductive layer is etched back to form a plug layer 21 burying only the contact hole 19a.
【００１３】図１４を参照して、層間絶縁層１９上に、
プラグ層２１と電気的に接続するように、たとえば白金
（Ｐｔ）よりなるストレージノード用導電層１０１が形
成される。Referring to FIG. 14, on interlayer insulating layer 19,
A storage node conductive layer 101 made of, for example, platinum (Pt) is formed to be electrically connected to plug layer 21.
【００１４】図１５を参照して、ストレージノード用導
電層１０１上に、通常の写真製版技術により所定の形状
でレジストパターン１２３ｂが形成される。このレジス
トパターン１２３ｂをマスクとしてストレージノード用
導電層１０１をエッチングすることにより、所望の形状
を有するストレージノード１０１が形成される。その
後、レジストパターン１２３ｂが除去される。Referring to FIG. 15, a resist pattern 123b having a predetermined shape is formed on conductive layer 101 for the storage node by a usual photolithography technique. By etching the storage node conductive layer 101 using the resist pattern 123b as a mask, the storage node 101 having a desired shape is formed. After that, the resist pattern 123b is removed.
【００１５】図１６を参照して、ストレージノード１０
１を覆うように、いわゆる高誘電率材料（たとえばＢＳ
Ｔ）よりなるキャパシタ誘電体層１０２が形成される。
このキャパシタ誘電体層１０２を覆うように、かつスト
レージノード１０１と対向するように、たとえば白金よ
りなるセルプレート１０３が形成される。これによっ
て、キャパシタを有する半導体装置、たとえばＤＲＡＭ
のメモリセル構造が完成する。Referring to FIG. 16, storage node 10
1 so as to cover the so-called high dielectric constant material (for example, BS
A capacitor dielectric layer 102 of T) is formed.
A cell plate 103 made of, for example, platinum is formed so as to cover capacitor dielectric layer 102 and face storage node 101. Thereby, a semiconductor device having a capacitor, for example, a DRAM
Is completed.
【００１６】キャパシタ誘電体層１０２に高誘電率材料
を用いた場合には、ストレージノード１０１の材料に
は、酸化物を作りにくく、酸化物となっても導電層を維
持でき、かつキャパシタ誘電体層１０２のペロブスカイ
ト構造を得やすい材料が求められる。これらの特性を満
たす材料として、Ｐｔ（白金）、Ｉｒ（イリジウム）、
Ａｕ（金）などが選ばれる。When a high dielectric constant material is used for the capacitor dielectric layer 102, it is difficult to form an oxide in the material of the storage node 101, the conductive layer can be maintained even if it becomes an oxide, and the capacitor dielectric can be maintained. A material that easily obtains the perovskite structure of the layer 102 is required. Materials satisfying these characteristics include Pt (platinum), Ir (iridium),
Au (gold) or the like is selected.
【００１７】ストレージノード１０１として白金膜が用
いられた場合、図１５に示すストレージノード１０１の
パターニング時には、ガスプラズマを用いたドライエッ
チングにより白金膜のエッチング加工が行なわれる。こ
のエッチングにおいては、通常フォトレジスト１２３ｂ
やシリコン酸化膜をエッチングのマスクとして、アルゴ
ンや塩素ガスなどがエッチングガスとして用いられてい
た。また、このような微細薄膜キャパシタにおいては、
１つのキャパシタが有する容量を増大させるために、ス
トレージノード１０１の厚みＤを増大させて、ストレー
ジノード１０１の上面だけでなく側面もキャパシタとし
て機能させる必要がある。When a platinum film is used as the storage node 101, when patterning the storage node 101 shown in FIG. 15, the platinum film is etched by dry etching using gas plasma. In this etching, the photoresist 123b is usually used.
Argon or chlorine gas has been used as an etching gas using a silicon or silicon oxide film as an etching mask. In such a fine thin film capacitor,
In order to increase the capacitance of one capacitor, it is necessary to increase the thickness D of the storage node 101 so that not only the top surface but also the side surface of the storage node 101 functions as a capacitor.
【００１８】[0018]
【発明が解決しようとする課題】しかしながら、図１５
に示す白金膜１０１のドライエッチングにおいては、エ
ッチング反応により生じると考えられる反応生成物の蒸
気圧が極めて低い。そのためエッチングの反応生成物の
エッチング面からガスプラズマへの脱離が困難であり、
エッチングはガスプラズマからエッチング面に入射する
イオンによるスパッタリング効果により進行する。よっ
て、白金のエッチングにおいては、図１７に示すように
エッチングの反応生成物がプラズマからイオン入射のな
い面、たとえばエッチングマスクであるフォトレジスト
パターン１２３ｂの側面に再付着することになり、結果
としてエッチング反応生成物の再付着膜１０１ａが形成
される。この現象は、白金のエッチングガスとして他の
種々のガスを用いた場合も同様に生じる。However, FIG.
In the dry etching of the platinum film 101 shown in (1), the vapor pressure of a reaction product considered to be generated by the etching reaction is extremely low. Therefore, it is difficult to desorb the reaction product of the etching from the etching surface to the gas plasma,
The etching proceeds by a sputtering effect of ions incident on the etching surface from gas plasma. Therefore, in the etching of platinum, as shown in FIG. 17, the reaction product of the etching is re-adhered to the surface on which no ions are incident from the plasma, for example, the side surface of the photoresist pattern 123b serving as an etching mask. A redeposition film 101a of the reaction product is formed. This phenomenon also occurs when other various gases are used as the etching gas for platinum.
【００１９】なお、図１７は、図１５に示す工程に対応
する斜視図であり、この図１７では図１５に示す部材と
同一の部材については同一の符号を付し、また各部の図
示を省略してある。FIG. 17 is a perspective view corresponding to the step shown in FIG. 15. In FIG. 17, the same members as those shown in FIG. 15 are denoted by the same reference numerals, and the illustration of each part is omitted. I have.
【００２０】この状態からフォトレジスト１２３ｂが除
去された状態が図１８である。図１８を参照して、この
ような再付着膜１０１ａを残しておくと、後処理での洗
浄工程などで再付着膜１０１ａが折れて、白金パターン
１０１間をショートするおそれなどがあるため、この再
付着膜１０１ａは、必ず除去する必要がある。この除去
する方法としては、特開平５−２１４０５号公報に示さ
れているようにたとえばジェットスクラバーにより除去
する方法があり、この方法によって除去した場合、図１
９に示すようになる。FIG. 18 shows a state in which the photoresist 123b has been removed from this state. Referring to FIG. 18, if such a redeposition film 101 a is left, the redeposition film 101 a may be broken in a cleaning process in a post-process or the like, and the platinum patterns 101 may be short-circuited. The redeposition film 101a must be removed without fail. As a method for this removal, there is a method for removing it with a jet scrubber as shown in Japanese Patent Application Laid-Open No. 5-2405, for example.
As shown in FIG.
【００２１】図１９を参照して、この方法では、再付着
膜１０１ａは完全には除去されず、白金パターン１０１
の側面に再付着膜１０１ａの一部が残存する。この再付
着膜１０１ａの組成は純粋な白金ではなく、エッチング
マスクであるフォトレジストの成分およびエッチングガ
スの成分を含んでいるため、極めて不純な白金膜となっ
ている。ここでは、上述したようにストレージノードの
側面をもキャパシタとして利用するため、再付着膜１０
１ａにより不純な白金側面を有する場合には、キャパシ
タ性能に悪い影響を及ぼすいう問題点があった。Referring to FIG. 19, in this method, the redeposition film 101a is not completely removed, and the platinum pattern 101a is not removed.
A part of the redeposition film 101a remains on the side surface of. The composition of the redeposition film 101a is not pure platinum, but contains a component of a photoresist serving as an etching mask and a component of an etching gas, and thus is an extremely impure platinum film. Here, as described above, the side surface of the storage node is also used as a capacitor.
In the case of having an impure platinum side surface due to 1a, there is a problem that the capacitor performance is adversely affected.
【００２２】上記再付着膜１０１ａを除去する他の方法
として、エッチングガスとして塩素を用いた場合に酸溶
液により再付着膜１０１ａを除去する方法がある。これ
は、たとえば“INTERNATIONAL CONFERENCE ON SOLID ST
ATE DEVICES AND MATERIALS,p. 721 ”に報告されてい
る。この方法によれば、図２０に示すように白金パター
ンの側面の再付着膜を除去することができ、比較的清浄
な白金パターン側面が得られる。As another method of removing the redeposition film 101a, there is a method of removing the redeposition film 101a with an acid solution when chlorine is used as an etching gas. This is, for example, “INTERNATIONAL CONFERENCE ON SOLID ST
ATE DEVICES AND MATERIALS, p. 721 ". According to this method, the redeposition film on the side of the platinum pattern can be removed as shown in FIG. can get.
【００２３】しかしながら、この方法により再付着膜１
０１ａを除去した場合でも、白金パターンの側面の形状
がテーパ形状となってしまう。これは、図２１に示すよ
うに白金膜１０１のパターニングのためのエッチングの
最中に、図中矢印Ｓ方向に徐々に再付着膜１０１ａの膜
厚が厚くなり、この再付着膜１０１ａがエッチングのマ
スクとして働き、再付着膜１０１ａの直下の白金膜１０
１が除去されなくなるからである。However, according to this method, the redeposition film 1
Even when 01a is removed, the shape of the side surface of the platinum pattern is tapered. This is because during the etching for patterning the platinum film 101 as shown in FIG. 21, the thickness of the redeposition film 101a gradually increases in the direction of arrow S in the figure, and this redeposition film 101a is etched. Platinum film 10 which acts as a mask and is directly below redeposition film 101a
This is because 1 is no longer removed.
【００２４】図１５に示すようにストレージノード１０
１間の距離Ｌはキャパシタ容量を増大させるために非常
に小さくなっている。このため、ストレージノードのパ
ターンがこのようにテーパ形状となってしまうと、図２
２に示すように隣り合うストレージノード１０１間がシ
ョートするおそれがある。このため、ストレージノード
間の距離Ｌを微細な寸法とすることはできず、ゆえにキ
ャパシタ容量が低くならざるを得ず、Ｇｂｉｔ級のＤＲ
ＡＭにおいて動作が不安定になるという問題点があっ
た。As shown in FIG.
The distance L between the two is very small to increase the capacitance of the capacitor. For this reason, if the storage node pattern has such a tapered shape, FIG.
As shown in FIG. 2, there is a possibility that adjacent storage nodes 101 are short-circuited. For this reason, the distance L between the storage nodes cannot be made to be a fine dimension, so that the capacitance of the capacitor must be reduced, and the Gbit-class DR
There is a problem that operation becomes unstable in AM.
【００２５】以上のように、現状では、基板１１表面に
対して略垂直な側面形状を有し、かつその側面が清浄な
白金面となる白金パターンを形成できる白金のエッチン
グは極めて困難である。そこで、上記のような白金パタ
ーンを形成できる方法が望まれていた。As described above, at present, it is extremely difficult to etch platinum which has a side surface shape substantially perpendicular to the surface of the substrate 11 and which can form a platinum pattern in which the side surface is a clean platinum surface. Therefore, a method capable of forming such a platinum pattern has been desired.
【００２６】それゆえ、本発明の目的は、清浄な側面を
有し、かつ側面形状が基板表面に対して略垂直な形状と
なるストレージノードを含むキャパシタを有する半導体
装置の製造方法を提供することである。An object of the present invention is to provide a method of manufacturing a semiconductor device having a capacitor including a storage node having a clean side surface and having a side surface shape substantially perpendicular to the substrate surface. It is.
【００２７】[0027]
【課題を解決するための手段】本発明のキャパシタを有
する半導体装置の製造方法は、以下の工程を備えてい
る。A method of manufacturing a semiconductor device having a capacitor according to the present invention includes the following steps.
【００２８】まず半導体基板の主表面上に、主表面に達
するコンタクトホールを有する絶縁層が形成される。そ
してコンタクトホール内を埋込む埋込用導電層が形成さ
れる。そして絶縁層上に被覆層が形成される。埋込用導
電層の真上に位置する被覆層の領域に被覆層を貫通する
孔が形成される。そして孔内を埋込み、かつ埋込用導電
層と電気的に接続され、かつ被覆層と異なる材料よりな
るストレージノード用導電層が形成される。そして被覆
層が除去される。そしてストレージノード用導電層を覆
うように高誘電率材料を含むキャパシタ誘電体層が形成
される。そしてキャパシタ誘電体層を覆いストレージノ
ード用導電層と対向するようにセルプレート用導電層が
形成される。First, an insulating layer having a contact hole reaching the main surface is formed on the main surface of the semiconductor substrate. Then, a buried conductive layer for burying the inside of the contact hole is formed. Then, a coating layer is formed on the insulating layer. A hole penetrating the coating layer is formed in a region of the coating layer located directly above the buried conductive layer. Then, a storage node conductive layer is formed which is embedded in the hole, electrically connected to the embedding conductive layer, and made of a different material from the covering layer. Then, the coating layer is removed. Then, a capacitor dielectric layer containing a high dielectric constant material is formed so as to cover the storage node conductive layer. Then, a conductive layer for the cell plate is formed so as to cover the capacitor dielectric layer and face the conductive layer for the storage node.
【００２９】上記局面において好ましくは、孔内を埋込
むストレージノード用導電層を形成する工程は、孔内を
埋込みかつ被覆層上を覆うように導電層を形成した後、
導電層を、被覆層の上部表面が露出するまで除去して孔
内にのみ導電層を残存させてストレージノード用導電層
とする工程を含んでいる。In the above aspect, preferably, the step of forming the storage node conductive layer filling the hole includes forming the conductive layer so as to fill the hole and cover the covering layer.
The method includes a step of removing the conductive layer until the upper surface of the coating layer is exposed, and leaving the conductive layer only in the hole to form a conductive layer for a storage node.
【００３０】上記局面において好ましくは、導電層は、
ＣＶＤ法およびＰＶＤ法のいずれかにより形成され、Ｃ
ＭＰ法およびドライエッチングによる全面エッチング法
により除去されてストレージノード用導電層とされる。In the above aspect, preferably, the conductive layer is
Formed by either the CVD method or the PVD method,
It is removed by the MP method and the entire surface etching method by dry etching to form a conductive layer for a storage node.
【００３１】上記局面において好ましくは、ストレージ
ノード用導電層は、白金、イリジウムおよび金よりなる
群から選ばれる１種以上の材料よりなっている。Preferably, in the above aspect, the storage node conductive layer is made of at least one material selected from the group consisting of platinum, iridium and gold.
【００３２】上記局面において好ましくは、被覆層はシ
リコン酸化膜を含んでいる。上記局面において好ましく
は、キャパシタ誘電体層に含まれる高誘電率材料は、チ
タン酸バリウムストロンチウム、酸化タンタル、チタン
酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタ
ン酸ストロンチウム、チタン酸バリウムよりなる群から
選ばれる１種以上の材料より形成される。[0032] In the above aspect, preferably, the coating layer includes a silicon oxide film. Preferably in the above aspect, the high dielectric constant material contained in the capacitor dielectric layer is a group consisting of barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, barium titanate Formed from one or more materials selected from the group consisting of:
【００３３】上記局面において好ましくは、埋込用導電
層と電気的に接続するように絶縁層上に被覆層と異なる
材料よりなるバリア層を形成する工程がさらに備えられ
ている。Preferably, the above aspect further includes a step of forming a barrier layer made of a material different from that of the coating layer on the insulating layer so as to be electrically connected to the buried conductive layer.
【００３４】[0034]
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００３５】図１〜図１０は、本発明の一実施の形態に
おけるキャパシタを有する半導体装置の製造方法を工程
順に示す概略断面図である。まず図１を参照して、シリ
コン基板１１の表面にたとえばＬＯＣＯＳ（Local Oxid
ation of Silicon）法などにより分離絶縁層１７が形成
される。またこの際、同時に分離絶縁層１７の下側領域
にチャネルストッパ領域１８が形成される。1 to 10 are schematic sectional views showing a method of manufacturing a semiconductor device having a capacitor according to an embodiment of the present invention in the order of steps. First, referring to FIG. 1, for example, LOCOS (Local Oxid
The isolation insulating layer 17 is formed by, for example, a method of formation of silicon. At this time, a channel stopper region 18 is simultaneously formed in the lower region of the isolation insulating layer 17.
【００３６】そしてシリコン基板１１の表面上にゲート
絶縁層１３を介在してゲート電極層１４が形成される。
このゲート電極層１４などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域１２ａが形成
される。ゲート電極層１４を覆うように絶縁層１５が形
成される。この絶縁層１５などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１２ｂが
形成される。これにより比較的低濃度と比較的高濃度と
の不純物領域１２ａ、１２ｂによりＬＤＤ構造のソース
／ドレイン領域１２が形成される。このようにしてＭＯ
Ｓトランジスタ２０が形成される。Then, gate electrode layer 14 is formed on the surface of silicon substrate 11 with gate insulating layer 13 interposed.
By performing ion implantation using the gate electrode layer 14 and the like as a mask, an impurity region 12a having a relatively low concentration is formed. An insulating layer 15 is formed so as to cover gate electrode layer 14. By performing ion implantation using the insulating layer 15 or the like as a mask, an impurity region 12b having a relatively high concentration is formed. As a result, the source / drain regions 12 having the LDD structure are formed by the relatively low concentration and the relatively high concentration impurity regions 12a and 12b. In this way MO
An S transistor 20 is formed.
【００３７】ソース／ドレイン領域１２の一方と接する
ようにビット線１６が絶縁層１５上を延在するように形
成される。このビット線１６とＭＯＳトランジスタ２０
とを覆うように、たとえばＢＰＳＧ（Boron-doped Phos
pho-Silicate Glass）膜よりなる層間絶縁層１９が、形
成される。この層間絶縁層１９は、たとえば熱酸化法あ
るいはＣＶＤ（Chemical Vapor Deposition ）法により
形成されたシリコン酸化膜であってもよい。この層間絶
縁層１９に平坦化処理が施される。A bit line 16 is formed so as to extend on insulating layer 15 so as to be in contact with one of source / drain regions 12. The bit line 16 and the MOS transistor 20
BPSG (Boron-doped Phos
An interlayer insulating layer 19 made of a pho-silicate glass) film is formed. This interlayer insulating layer 19 may be, for example, a silicon oxide film formed by a thermal oxidation method or a CVD (Chemical Vapor Deposition) method. This interlayer insulating layer 19 is subjected to a planarization process.
【００３８】図２を参照して、この層間絶縁層１９上
に、有機系フォトレジスト膜（図示せず）が回転塗布法
により形成され、続いて写真製版技術によりこの有機系
フォトレジスト膜に微細な孔パターン（図示せず）が形
成される。この孔パターンを有するフォトレジストをマ
スクとして下層の層間絶縁層１９に、たとえばフッ素を
含むエッチングガスを用いたドライエッチングが施され
る。これにより、層間絶縁層１９を貫通し、半導体基板
１１の表面（ソース／ドレイン領域１２の表面）に達す
るコンタクトホール１９ａが層間絶縁層１９に形成され
る。この後、フォトレジストは酸素プラズマを用いた除
去または化学薬品を用いた湿式除去により除去される。Referring to FIG. 2, an organic photoresist film (not shown) is formed on interlayer insulating layer 19 by a spin coating method, and then finely patterned on the organic photoresist film by photolithography. A hole pattern (not shown) is formed. Using the photoresist having the hole pattern as a mask, the lower interlayer insulating layer 19 is subjected to dry etching using an etching gas containing, for example, fluorine. Thereby, a contact hole 19 a penetrating through the interlayer insulating layer 19 and reaching the surface of the semiconductor substrate 11 (the surface of the source / drain region 12) is formed in the interlayer insulating layer 19. Thereafter, the photoresist is removed by removal using oxygen plasma or wet removal using chemicals.
【００３９】図３を参照して、コンタクトホール１９ａ
を埋込み、かつ層間絶縁層１９上を覆うように、たとえ
ば不純物が導入された多結晶シリコン膜（以下、ドープ
トポリシリコン膜と称する）などの導電性を有する膜
が、ＣＶＤ法により形成される。この後、層間絶縁層１
９の上部表面が少なくとも露出するまで、フッ素あるい
は塩素を含むガスによるドライエッチングによりこのド
ープトポリシリコン膜が全面エッチングされる。これに
より、コンタクトホール１９ａ内のみにドープトポリシ
リコン膜２１が残存され、プラグ層２１が形成される。Referring to FIG. 3, contact hole 19a
And a conductive film such as a doped polysilicon film (hereinafter referred to as a doped polysilicon film) is formed by a CVD method so as to cover the interlayer insulating layer 19. . After this, the interlayer insulating layer 1
The doped polysilicon film is entirely etched by dry etching using a gas containing fluorine or chlorine until at least the upper surface of 9 is exposed. As a result, the doped polysilicon film 21 remains only in the contact hole 19a, and the plug layer 21 is formed.
【００４０】なお、このプラグ層２１は、下層のシリコ
ン基板と後工程で形成される微細白金電極とを電気的に
接続する働きをなすものである。The plug layer 21 functions to electrically connect the underlying silicon substrate to a fine platinum electrode formed in a later step.
【００４１】図４を参照して、プラグ層２１と後工程で
形成される白金電極（ストレージノード）との反応を防
止するためにバリア層４が層間絶縁層１９上にプラグ層
２１と接するように形成される。このバリア層４は、た
とえばチタン膜４ａと窒化チタン膜４ｂとの２層積層構
造よりなっており、各膜４ａ，４ｂはスパッタ法などに
より形成される。このバリア層４上に、ドライエッチン
グが容易な膜２３、たとえばシリコン酸化膜などがＣＶ
Ｄ法などにより形成される。このシリコン酸化膜２３の
厚みは、後工程で形成される白金電極において必要とさ
れる電極の厚みと同等以上にする必要がある。Referring to FIG. 4, in order to prevent a reaction between plug layer 21 and a platinum electrode (storage node) formed in a later step, barrier layer 4 is placed on interlayer insulating layer 19 so as to be in contact with plug layer 21. Formed. The barrier layer 4 has, for example, a two-layer structure of a titanium film 4a and a titanium nitride film 4b, and each of the films 4a and 4b is formed by a sputtering method or the like. On this barrier layer 4, a film 23 which is easy to dry-etch, for example, a silicon oxide
It is formed by the D method or the like. The thickness of the silicon oxide film 23 needs to be equal to or greater than the thickness of an electrode required for a platinum electrode formed in a later step.
【００４２】なお、プラグ層２１にドープトポリシリコ
ンを使用した場合、このドープトポリシリコンは白金電
極と容易に反応し、白金電極の形状および電極としての
性能を著しく悪化させる。これらの形状および性能の劣
化を防止するという意味でバリア層４は有用である。When doped polysilicon is used for the plug layer 21, the doped polysilicon easily reacts with the platinum electrode, and significantly deteriorates the shape and performance of the platinum electrode. The barrier layer 4 is useful in preventing deterioration of the shape and performance.
【００４３】図５を参照して、シリコン酸化膜２３上
に、有機系フォトレジスト膜（図示せず）が回転塗布法
により形成され、続いて写真製版技術により有機系フォ
トレジスト膜に孔パターンが形成される。この孔パター
ンを有するフォトレジストをマスクとして、下層のシリ
コン酸化膜２３に、たとえばフッ素を含むエッチングガ
スを用いたドライエッチングが施される。これにより、
シリコン酸化膜２３を貫通し、コンタクトホール１９ａ
の真上に位置する孔パターン２３ａがシリコン酸化膜２
３に形成される。この後、フォトレジストが酸素プラズ
マを用いた除去または化学薬品を用いた湿式除去により
除去される。Referring to FIG. 5, an organic photoresist film (not shown) is formed on silicon oxide film 23 by a spin coating method, and subsequently, a hole pattern is formed in the organic photoresist film by photolithography. It is formed. Using the photoresist having the hole pattern as a mask, the underlying silicon oxide film 23 is subjected to dry etching using, for example, an etching gas containing fluorine. This allows
A contact hole 19a penetrating through the silicon oxide film 23
The hole pattern 23a located directly above the silicon oxide film 2
3 is formed. Thereafter, the photoresist is removed by removal using oxygen plasma or wet removal using chemicals.
【００４４】なおこのチタン膜４ａ／窒化チタン膜４ｂ
の積層構造よりなるバリア層４は、シリコン酸化膜のエ
ッチング速度に比較して、小さいエッチング速度を有し
ている。このため、このシリコン酸化膜２３に孔パター
ンを形成するエッチングは、このバリア層４で停止す
る。つまり、バリア層４はシリコン酸化膜２３に孔パタ
ーン２３ａを形成する際のエッチングストッパの役割を
なす。よって、ドライエッチングによりシリコン酸化膜
２３に孔パターン２３ａを制御性よく形成することがで
きる。This titanium film 4a / titanium nitride film 4b
The barrier layer 4 having the laminated structure has a lower etching rate than the etching rate of the silicon oxide film. Therefore, the etching for forming the hole pattern in the silicon oxide film 23 stops at the barrier layer 4. That is, the barrier layer 4 functions as an etching stopper when forming the hole pattern 23a in the silicon oxide film 23. Therefore, the hole pattern 23a can be formed in the silicon oxide film 23 with good controllability by dry etching.
【００４５】図６を参照して、孔パターン２３ａを埋込
み、かつシリコン酸化膜２３上を覆うように、たとえば
白金膜よりなる導電層１がＣＶＤ法またはスパッタ法に
より形成される。この白金膜１は、シリコン酸化膜２３
の上部表面が少なくとも露出するまで全面除去される。
この白金膜１の全面除去方法としては、たとえばＡｒガ
スなどによるスパッタエッチング法、あるいはＣＭＰ
（Chemical MechanicalPolishing ）法などを用いるこ
とができる。Referring to FIG. 6, conductive layer 1 made of, for example, a platinum film is formed by CVD or sputtering so as to fill hole pattern 23a and cover silicon oxide film 23. This platinum film 1 has a silicon oxide film 23
Is entirely removed until at least the upper surface of the is exposed.
As a method for removing the entire surface of the platinum film 1, for example, a sputter etching method using Ar gas or the like, or a CMP method
(Chemical Mechanical Polishing) method or the like can be used.
【００４６】図７を参照して、これにより、孔パターン
２３ａ内にのみ白金膜１が残存される。Referring to FIG. 7, this leaves platinum film 1 only in hole pattern 23a.
【００４７】この後、シリコン酸化膜２３が、フッ素を
含むガスによるドライエッチングあるいはフッ化水素酸
を用いたウエットエッチングにより除去される。この除
去は、チタン膜４ａ／窒化チタン膜４ｂの積層構造より
なるバリア層４によって停止される。つまり、この除去
時においてもバリア層４はエッチングストッパの役割を
なす。Thereafter, the silicon oxide film 23 is removed by dry etching using a gas containing fluorine or wet etching using hydrofluoric acid. This removal is stopped by the barrier layer 4 having a laminated structure of the titanium film 4a / the titanium nitride film 4b. That is, even at the time of this removal, the barrier layer 4 functions as an etching stopper.
【００４８】図８を参照して、これにより、白金パター
ン１の側面全体が露出し、ストレージノードとなる微細
白金電極パターン１が形成される。Referring to FIG. 8, the entire side surface of platinum pattern 1 is exposed to form fine platinum electrode pattern 1 serving as a storage node.
【００４９】図９を参照して、この白金電極パターン１
をマスクとして下層のバリア層４に、たとえばフッ素あ
るいは塩素を含むガスによるドライエッチングを施すこ
とにより、バリア層４がパターニングされる。Referring to FIG. 9, this platinum electrode pattern 1
The lower barrier layer 4 is subjected to dry etching with a gas containing, for example, fluorine or chlorine by using the mask as a mask, whereby the barrier layer 4 is patterned.
【００５０】図１０を参照して、このバリア層４および
白金電極パターン１を覆うように、たとえばＢＳＴより
なるキャパシタ誘電体層２がＣＶＤ法により形成され
る。このキャパシタ誘電体層２を覆い、かつ白金電極パ
ターン１と対向するように、ＣＶＤ法あるいはスパッタ
法によりセルプレートとなる白金膜３が形成される。Referring to FIG. 10, a capacitor dielectric layer 2 of, for example, BST is formed by a CVD method so as to cover barrier layer 4 and platinum electrode pattern 1. A platinum film 3 serving as a cell plate is formed by a CVD method or a sputtering method so as to cover the capacitor dielectric layer 2 and face the platinum electrode pattern 1.
【００５１】これにより、キャパシタ１０が形成され、
キャパシタを有する半導体装置、たとえばＤＲＡＭのメ
モリセル構造が完成する。Thus, the capacitor 10 is formed,
A semiconductor device having a capacitor, for example, a DRAM memory cell structure is completed.
【００５２】本実施の形態の製造方法によれば、図６お
よび図７の工程で、孔パターン２３ａ内にのみ白金膜１
が残存されることにより、白金膜１がパターニングされ
る。また、孔パターン２３ａが形成されるシリコン酸化
膜２３は、白金膜１などと違い、ドライエッチングが容
易な材料であるため、この被覆層２３に孔パターン２３
ａを制御性よく形成することができる。つまり、孔２３
ａの側壁面をテーパ形状にならないように、半導体基板
の主表面に対して略垂直となるように容易に制御するこ
とができる。よって、この孔パターン２３ａ内に埋込ま
れる白金膜１の側壁面がテーパ形状になることは防止で
きる。また、白金膜１の側壁面は、不純な反応生成物等
により覆われておらず、清浄な表面を有している。した
がって、白金膜１間の寸法Ｌ（図１５）を微細にできる
ため、キャパシタ容量の増大を図ることができ、安定し
たＤＲＡＭの動作を得ることができる。According to the manufacturing method of the present embodiment, in the steps of FIGS. 6 and 7, the platinum film 1 is formed only in the hole pattern 23a.
Are left, whereby the platinum film 1 is patterned. The silicon oxide film 23 on which the hole pattern 23a is formed is a material that can be easily dry-etched unlike the platinum film 1 or the like.
a can be formed with good controllability. That is, the hole 23
The side wall surface of a can be easily controlled so as not to be tapered so as to be substantially perpendicular to the main surface of the semiconductor substrate. Therefore, it is possible to prevent the side wall surface of the platinum film 1 embedded in the hole pattern 23a from being tapered. Further, the side wall surface of the platinum film 1 is not covered with an impure reaction product or the like, and has a clean surface. Therefore, since the dimension L (FIG. 15) between the platinum films 1 can be made fine, the capacitance of the capacitor can be increased, and a stable DRAM operation can be obtained.
【００５３】なお、本実施の形態については、ＤＲＡＭ
のメモリセル構造の製造方法を例に挙げて説明したが、
このメモリセル構造の製造方法に限らず、キャパシタを
有する半導体装置であれば本発明を適用することができ
る。In this embodiment, a DRAM is used.
Although the method of manufacturing the memory cell structure of the above has been described as an example,
The present invention is not limited to the manufacturing method of the memory cell structure, but may be applied to any semiconductor device having a capacitor.
【００５４】また、本実施の形態では、ストレージノー
ド１およびセルプレート３の双方が白金よりなる場合に
ついて説明したが、白金、イリジウム、金などの金属ま
たはこれらの合金よりなっていてもよい。In this embodiment, the case where both the storage node 1 and the cell plate 3 are made of platinum has been described. However, the storage node 1 and the cell plate 3 may be made of a metal such as platinum, iridium or gold or an alloy thereof.
【００５５】また、キャパシタ誘電体層２としてＢＳＴ
を用いた場合について説明したが、これに限られず、チ
タン酸バリウムストロンチウム、酸化タンタル、チタン
酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタ
ン酸ストロンチウム、チタン酸バリウムよりなる群から
選ばれる１種以上の材料よりなっていればよい。Further, BST is used as the capacitor dielectric layer 2.
However, the present invention is not limited thereto, and one type selected from the group consisting of barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, and barium titanate What is necessary is just to consist of the above materials.
【００５６】また、本実施の形態では、孔パターン２３
ａが形成される層２３がシリコン酸化膜よりなる場合に
ついて説明したが、これに限られず、白金膜よりもドラ
イエッチングが容易、つまり垂直な形状を有する微細パ
ターンのエッチングが可能な材料よりなっていればよ
い。In the present embodiment, the hole pattern 23
Although the case where the layer 23 on which a is formed is made of a silicon oxide film has been described, the present invention is not limited to this, and it is made of a material that can be more easily dry-etched than a platinum film, that is, a material that can etch a fine pattern having a vertical shape. Just do it.
【００５７】また、バリア層４がチタン膜４ａ／窒化チ
タン膜４ｂの積層構造よりなる場合について説明した
が、これに限られず、窒化チタンシリコン、窒化チタン
アルミ、タンタルなど、ストレージノード材料とプラグ
層材料との反応を抑制できる材料であればよい。Further, the case where the barrier layer 4 has a laminated structure of the titanium film 4a / titanium nitride film 4b has been described. However, the present invention is not limited to this, and the storage node material and the plug layer such as titanium silicon nitride, titanium aluminum nitride, tantalum, etc. Any material can be used as long as it can suppress the reaction with the material.
【００５８】またプラグ層２１がドープトポリシリコン
膜よりなる場合について説明したが、これ以外の導電性
を有する材質よりなっていてもよい。Although the case where the plug layer 21 is made of a doped polysilicon film has been described, it may be made of a material having other conductivity.
【００５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００６０】[0060]
【発明の効果】本発明のキャパシタを有する半導体装置
の製造方法では、孔を有する被覆層が形成され、その孔
内にのみストレージノード用導電層を残存させることで
キャパシタの一方電極（ストレージノード）が形成され
る。また孔が形成される被覆層は、ストレージノード用
導電層と異なる材料よりなるため、ドライエッチングに
よる微細加工が容易な材料を被覆層の材料として選択す
ることができる。このため、孔を制御性よく形成するこ
とが可能となり、孔の側壁面がテーパ形状とならないよ
うに容易に制御することができる。よって、この孔内に
埋込まれるストレージノード用導電層の側壁面がテーパ
形状になることが防止できる。またストレージノード用
導電層の側壁面には反応生成物等が付着しないため、清
浄な表面を有している。したがって、ストレージノード
用導電層間の寸法を微細にすることができるため、キャ
パシタ容量の増大を図ることができ、安定した半導体装
置の動作を得ることができる。According to the method of manufacturing a semiconductor device having a capacitor of the present invention, a covering layer having a hole is formed, and a conductive layer for a storage node is left only in the hole, thereby forming one electrode (storage node) of the capacitor. Is formed. Further, since the covering layer in which the holes are formed is made of a material different from that of the conductive layer for the storage node, a material that can be easily microprocessed by dry etching can be selected as a material of the covering layer. For this reason, the hole can be formed with good controllability, and the hole can be easily controlled so that the side wall surface does not have a tapered shape. Therefore, it is possible to prevent the side wall surface of the storage node conductive layer buried in the hole from being tapered. In addition, since the reaction products and the like do not adhere to the side wall surface of the storage node conductive layer, it has a clean surface. Therefore, the size of the storage node conductive layer can be reduced, so that the capacitance of the capacitor can be increased and a stable operation of the semiconductor device can be obtained.
【００６１】上記局面において好ましくは、孔内を埋込
むストレージノード用導電層を形成する工程は、孔内を
埋込みかつ被覆層上を覆うように導電層を形成した後、
その導電層を被覆層の上部表面が露出するまで除去して
孔内にのみ導電層を残存させてストレージノード用導電
層とする工程を含んでいる。これにより、ストレージノ
ード用導電層のパターニングに写真製版技術を用いる必
要がなくなるため、フォトレジストパターンの側壁に反
応生成物が再付着することが防止できる。In the above aspect, preferably, the step of forming the storage node conductive layer filling the hole includes forming the conductive layer so as to fill the hole and cover the covering layer.
The method includes a step of removing the conductive layer until the upper surface of the coating layer is exposed, and leaving the conductive layer only in the hole to form a conductive layer for a storage node. This eliminates the need to use photoengraving technology for patterning the storage node conductive layer, thereby preventing the reaction products from re-adhering to the sidewalls of the photoresist pattern.
【００６２】上記局面において好ましくは、導電層はＣ
ＶＤ法およびＰＶＤ法のいずれかにより形成され、ＣＭ
Ｐ法およびドライエッチングによる全面エッチング法に
より除去されてストレージノード用誘電層とされる。こ
れらの手法で導電層を形成・除去することにより、容易
に被覆層の孔内のみを埋込むようにストレージノード用
導電層を形成することが可能となる。In the above aspect, preferably, the conductive layer is C
CM formed by either the VD method or the PVD method,
It is removed by the P method and the entire surface etching method by dry etching to form a storage node dielectric layer. By forming and removing the conductive layer by these methods, it becomes possible to easily form the storage node conductive layer so as to fill only the holes of the coating layer.
【００６３】上記局面において好ましくは、ストレージ
ノード用導電層は白金、イリジウムおよび金よりなる群
から選ばれる１種以上の材料よりなっている。これらの
材料を選ぶことにより、キャパシタ誘電体層の高い誘電
率を得ることができる。In the above aspect, preferably, the storage node conductive layer is made of at least one material selected from the group consisting of platinum, iridium and gold. By selecting these materials, a high dielectric constant of the capacitor dielectric layer can be obtained.
【００６４】上記局面において好ましくは、被覆層はシ
リコン酸化膜を含む。この材料を被覆層の材料として選
ぶことで、被覆層の除去が容易となる。In the above aspect, preferably, the coating layer includes a silicon oxide film. By selecting this material as the material of the coating layer, the coating layer can be easily removed.
【００６５】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれる１種
以上の材料より形成される。このような材料をキャパシ
タ誘電体層に選ぶことで、キャパシタ容量の向上を図る
ことができる。In the above aspect, preferably, the high dielectric constant material contained in the capacitor dielectric layer is barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, barium titanate It is formed from one or more materials selected from the group consisting of: By selecting such a material for the capacitor dielectric layer, the capacitance of the capacitor can be improved.
【００６６】上記局面において好ましくは、埋込用導電
層と電気的に接続するように絶縁層上に被覆層と異なる
材料よりなるバリア層を形成する工程がさらに備えられ
ている。このバリア層は、ストレージノード用導電層と
埋込用導電層との反応を防止し、かつ被覆層のエッチン
グによる除去時においてエッチングストッパの役割をな
す。Preferably, the above aspect further includes a step of forming a barrier layer made of a material different from that of the coating layer on the insulating layer so as to be electrically connected to the buried conductive layer. The barrier layer prevents a reaction between the storage node conductive layer and the buried conductive layer, and plays a role of an etching stopper when the cover layer is removed by etching.
【図１】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第１工程を示す概略斜視
図である。FIG. 1 is a schematic perspective view showing a first step of a method for manufacturing a semiconductor device having a capacitor according to an embodiment of the present invention.
【図２】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第２工程を示す概略斜視
図である。FIG. 2 is a schematic perspective view showing a second step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention.
【図３】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第３工程を示す概略斜視
図である。FIG. 3 is a schematic perspective view showing a third step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図４】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第４工程を示す概略斜視
図である。FIG. 4 is a schematic perspective view showing a fourth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図５】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第５工程を示す概略斜視
図である。FIG. 5 is a schematic perspective view showing a fifth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図６】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第６工程を示す概略斜視
図である。FIG. 6 is a schematic perspective view showing a sixth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図７】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第７工程を示す概略斜視
図である。FIG. 7 is a schematic perspective view showing a seventh step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図８】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第８工程を示す概略斜視
図である。FIG. 8 is a schematic perspective view showing an eighth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図９】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第９工程を示す概略斜視
図である。FIG. 9 is a schematic perspective view showing a ninth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention.
【図１０】 本発明の一実施の形態におけるキャパシタ
を有する半導体装置の製造方法の第１０工程を示す概略
斜視図である。FIG. 10 is a schematic perspective view showing a tenth step of the method for manufacturing a semiconductor device having a capacitor according to one embodiment of the present invention;
【図１１】 従来のキャパシタを有する半導体装置の製
造方法の第１工程を示す概略断面図である。FIG. 11 is a schematic cross-sectional view showing a first step of a method for manufacturing a semiconductor device having a conventional capacitor.
【図１２】 従来のキャパシタを有する半導体装置の製
造方法の第２工程を示す概略断面図である。FIG. 12 is a schematic cross-sectional view showing a second step of the conventional method for manufacturing a semiconductor device having a capacitor.
【図１３】 従来のキャパシタを有する半導体装置の製
造方法の第３工程を示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing a third step of the conventional method for manufacturing a semiconductor device having a capacitor.
【図１４】 従来のキャパシタを有する半導体装置の製
造方法の第４工程を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing a fourth step of the conventional method for manufacturing a semiconductor device having a capacitor.
【図１５】 従来のキャパシタを有する半導体装置の製
造方法の第５工程を示す概略断面図である。FIG. 15 is a schematic cross-sectional view showing a fifth step of the conventional method for manufacturing a semiconductor device having a capacitor.
【図１６】 従来のキャパシタを有する半導体装置の製
造方法の第６工程を示す概略断面図である。FIG. 16 is a schematic cross-sectional view showing a sixth step of the conventional method for manufacturing a semiconductor device having a capacitor.
【図１７】 従来の製造方法では再付着膜が形成される
様子を示す第１工程図である。FIG. 17 is a first process chart showing a state in which a re-adhesion film is formed in a conventional manufacturing method.
【図１８】 従来の製造方法では再付着膜が形成される
様子を示す第２工程図である。FIG. 18 is a second process diagram showing a state in which a re-adhesion film is formed in a conventional manufacturing method.
【図１９】 従来の製造方法では再付着膜が形成される
様子を示す第３工程図である。FIG. 19 is a third process diagram showing a state in which a re-adhesion film is formed in a conventional manufacturing method.
【図２０】 従来の製造方法では再付着膜が形成される
様子を示す第４工程図である。FIG. 20 is a fourth process diagram showing a state in which a re-adhesion film is formed in a conventional manufacturing method.
【図２１】 従来の製造方法ではストレージノードの側
壁面がテーパ形状となることを説明するための断面図で
ある。FIG. 21 is a cross-sectional view for explaining that the side wall surface of the storage node has a tapered shape in the conventional manufacturing method.
【図２２】 ストレージノードの側壁面がテーパ形状と
なった場合の問題点を説明するための概略断面図であ
る。FIG. 22 is a schematic cross-sectional view for describing a problem when the side wall surface of the storage node has a tapered shape.
１ ストレージノード、２ キャパシタ誘電体層、３
セルプレート、４ バリア層、１９ａ コンタクトホー
ル、２１ プラグ層、２３ 被覆層（シリコン酸化
膜）、２３ａ 孔パターン。1 storage node, 2 capacitor dielectric layer, 3
Cell plate, 4 barrier layer, 19a contact hole, 21 plug layer, 23 coating layer (silicon oxide film), 23a hole pattern.
Claims (7)
達するコンタクトホールを有する絶縁層を形成する工程
と、 前記コンタクトホール内を埋込む埋込用導電層を形成す
る工程と、 前記絶縁層上に被覆層を形成する工程と、 前記埋込用導電層の真上に位置する被覆層の領域に前記
被覆層を貫通する孔を形成する工程と、 前記孔内を埋込み、かつ前記埋込用導電層と電気的に接
続され、かつ前記被覆層と異なる材料よりなるストレー
ジノード用導電層を形成する工程と、 前記被覆層を除去する工程と、 前記ストレージノード用導電層を覆うように高誘電率材
料を含むキャパシタ誘電体層を形成する工程と、 前記キャパシタ誘電体層を覆い前記ストレージノード用
導電層と対向するようにセルプレート用導電層を形成す
る工程とを備えた、キャパシタを有する半導体装置の製
造方法。A step of forming an insulating layer having a contact hole reaching the main surface on a main surface of the semiconductor substrate; a step of forming a buried conductive layer filling the contact hole; Forming a coating layer on the layer; forming a hole through the coating layer in a region of the coating layer located immediately above the embedding conductive layer; embedding the inside of the hole; Forming a storage node conductive layer electrically connected to the embedded conductive layer and made of a material different from the covering layer; removing the covering layer; and covering the storage node conductive layer. Forming a capacitor dielectric layer containing a high dielectric constant material, and forming a cell plate conductive layer so as to cover the capacitor dielectric layer and face the storage node conductive layer, The method of manufacturing a semiconductor device having a Yapashita.
用導電層を形成する工程は、 前記孔内を埋込みかつ前記被覆層上を覆うように導電層
を形成した後、前記導電層を、前記被覆層の上部表面が
露出するまで除去して前記孔内にのみ前記導電層を残存
させて前記ストレージノード用導電層とする工程を含
む、請求項１に記載のキャパシタを有する半導体装置の
製造方法。2. The step of forming the storage node conductive layer filling the hole, comprising: forming a conductive layer so as to fill the hole and cover the covering layer; 2. The method of manufacturing a semiconductor device having a capacitor according to claim 1, further comprising removing the upper surface of the covering layer until the upper surface is exposed, and leaving the conductive layer only in the hole to form the storage node conductive layer. 3. .
のいずれかにより形成され、ＣＭＰ法およびドライエッ
チングによる全面エッチング法により除去されて前記ス
トレージノード用導電層とされる、請求項２に記載のキ
ャパシタを有する半導体装置の製造方法。3. The conductive layer for a storage node according to claim 2, wherein the conductive layer is formed by one of a CVD method and a PVD method, and is removed by a CMP method and a whole-surface etching method by dry etching to form the storage node conductive layer. Manufacturing method of a semiconductor device having the above-mentioned capacitor.
金、イリジウムおよび金よりなる群から選ばれる１種以
上の材料よりなる、請求項１に記載のキャパシタを有す
る半導体装置の製造方法。4. The method according to claim 1, wherein the storage node conductive layer is made of at least one material selected from the group consisting of platinum, iridium, and gold.
求項１に記載のキャパシタを有する半導体装置の製造方
法。5. The method according to claim 1, wherein the covering layer includes a silicon oxide film.
高誘電率材料は、チタン酸バリウムストロンチウム、酸
化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
ウムよりなる群から選ばれる１種以上の材料より形成さ
れる、請求項１に記載のキャパシタを有する半導体装置
の製造方法。6. The high dielectric constant material contained in the capacitor dielectric layer comprises barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, barium titanate. The method for manufacturing a semiconductor device having a capacitor according to claim 1, wherein the method is formed of at least one material selected from a group.
うに前記絶縁層上に前記被覆層と異なる材料よりなるバ
リア層を形成する工程をさらに備える、請求項１に記載
のキャパシタを有する半導体装置の製造方法。7. The capacitor according to claim 1, further comprising a step of forming a barrier layer made of a different material from the covering layer on the insulating layer so as to be electrically connected to the buried conductive layer. Of manufacturing a semiconductor device having the same.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095791A JPH10289985A (en) | 1997-04-14 | 1997-04-14 | Manufacture of semiconductor device with capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095791A JPH10289985A (en) | 1997-04-14 | 1997-04-14 | Manufacture of semiconductor device with capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289985A true JPH10289985A (en) | 1998-10-27 |
Family
ID=14147285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9095791A Withdrawn JPH10289985A (en) | 1997-04-14 | 1997-04-14 | Manufacture of semiconductor device with capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289985A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017211A (en) * | 1999-08-09 | 2001-03-05 | 박종섭 | Method of manufacturing a capacitor in a semiconductor device |
| US6344400B1 (en) | 1999-11-09 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing capacitor |
| US6426255B1 (en) | 1999-04-30 | 2002-07-30 | Hitachi, Ltd. | Process for making a semiconductor integrated circuit device having a dynamic random access memory |
| JP2002540626A (en) * | 1999-03-31 | 2002-11-26 | ラム リサーチ コーポレーション | Method of forming memory cell capacitor plate in memory cell capacitor structure |
| JP2006203255A (en) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | Method of manufacturing semiconductor integrated circuit device |
-
1997
- 1997-04-14 JP JP9095791A patent/JPH10289985A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6344400B1 (en) | 1999-11-09 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing capacitor |
| JP2006203255A (en) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | Method of manufacturing semiconductor integrated circuit device |
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