KR20010015489A - 프로세서 이중화 시스템 - Google Patents

Abstract

본 발명은 이중화 시스템에 관한 것으로서, 운용상태와 대기상태를 번갈아 수행하는 제 1 유닛 및 제 2 유닛이 운용시 처리된 데이터를 공통버스(COMMON BUS)를 통해 공통메모리에 저장하여 사용하도록 된 이중화 시스템에 있어서, 상기 제 1 유닛은, 제 1 유닛의 주변 기기를 제어하고 데이터를 처리하는 제1 프로세서, 상기 제1 프로세서의 프로그램을 저장하는 제 1 메모리, 상기 제1 프로세서의 제어신호에 따라 운용상태이면 상기 제 1 유닛의 데이터를 기록하고, 대기상태이면 상기 제 2 유닛의 데이터를 기록하는 제 1 데이터 저장부, 상기 제1 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 2 유닛과의 데이터 입출력을 통제하는 제 1 공통버스용 버퍼를 포함하며; 상기 제 2 유닛은, 제 2 유닛내의 주변 기기를 제어하고 데이터를 처리하는 제2 프로세서, 상기 제2 프로세서의 프로그램을 저장하는 제 2 메모리, 상기 제2 프로세서의 제어신호에 따라 운용상태이면 상기 제 2 유닛의 데이터를 기록하고, 대기상태이면 상기 제 1 유닛의 데이터를 기록하는 제 2 데이터 저장부, 상기 제2 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 1 유닛과의 데이터 입출력을 통제하는 제2 공통버스용 버퍼를 포함한다.

Description

프로세서 이중화 시스템{PROCESSOR DUPLICATION SYSTEM}

본 발명은 이중화 시스템에 관한 것으로, 특히 현재 운용중인 시스템에서 대기중인 예비 시스템으로의 전환 시간을 개선시킨 프로세서 이중화 시스템에 관한 것이다.

일반적으로 이중화 시스템은 장치내에 두 대의 동일한 시스템을 구비한 것으로, 현재 실제로 운영되는 시스템에 문제가 발생되면, 대기중인 다른 한 대로 자동적으로 처리가 이행되도록 한 것이다. 이런 이중화 시스템은 시스템의 신뢰도를 향상시키기 위한 것으로 특히, 실시간 처리를 요하는 시스템 예컨대, 은행의 온라인 시스템이나 통신 교환 시스템에서 응용되고 있다.

도 1은 종래의 이중화 시스템에 대한 구성도로서, 이중화 시스템은 크게 운용 유닛, 예비 유닛으로 구성된다. 운용 유닛과 예비 유닛은 공통 버스(17)로 서로 연결된다. 공통 메모리(100)는 운용 유닛 및 예비 유닛이 공유하여 사용하기 위한 데이터 베이스를 구축하고 있으며, 두 유닛의 경계선상에 위치하여 공통 버스(17)에 연결된다.

운용 유닛은 공통 버스(17)에 각기 연결되어 있는 제1 프로세서(10a), 제1 롬(Read Only Memory; ROM)(12a), 제1 램(Random Access Memory; RAM)(14a), 및 제1 버퍼(16a)로 구성된다. 제1 프로세서(10a)는 운용 유닛측의 주변 기기들에 대한 데이터 처리 및 데이터 입출력 제어를 담당한다. 제1 롬(12a)은 제1 프로세서(10a)의 프로그램을 저장한다. 제1 램(14a)은 프로그램 운용상에 필요한 각종 변수 및 데이터를 제1 롬(12a)으로부터 제공받아 기록하고, 해당 변수 및 데이터를 판독하여 제1 프로세서(10a) 혹은 공통메모리(100)로 제공한다. 제1 버퍼(16a)는 운용 유닛측과 공통메모리(100) 사이의 공통 버스(17)를 통한 입력/출력 데이터를 통과시키거나 차단시킨다.

예비 유닛은 공통 버스(17)에 각기 연결되어 있는 제2 프로세서(10b), 제2 롬(12b), 제2 램(14b), 및 제2 버퍼(16b)로 구성된다. 예비 유닛의 주변 기기들은 운영 유닛에서의 해당 기기들과 각기 동일한 구조를 갖고, 동일한 기능을 수행하므로 이하 설명은 생략한다.

이제, 도 1에서 종래의 이중화 시스템의 작용은 다음과 같다.

장치의 정상적인 상태에서 운용 유닛측은 활성 상태로 되고, 예비 유닛측은 대기 상태로 된다. 운용 유닛에서 제1 프로세서(10a)가 제1 롬(12a)으로부터 프로그램을 로딩하여 운용을 개시함에 따라 프로그램상의 각종의 변수 및 데이터가 제1 램(14a)에 저장된다. 제1 프로세서(10a)는 외부 입출력 조건에 따라 프로그램을 운영하면서 제1 램(14a)의 변수 및 데이터를 수정, 변경시키도록 제어한다. 또, 제1 프로세서(10a)는 제1 버퍼(16a)의 입출력 방향을 제어하여, 운용 유닛측의 모든 데이터 베이스를 공통 메모리(100)에 저장한다.

한편, 운영 유닛측의 고장 등과 같은 전환 조건에 의해 운영 유닛측은 정지 상태로 되고, 예비 유닛측이 활성 상태로 진입한다. 예비 유닛측에서 제2 프로세서(10b)는 제2 버퍼(16b)의 입출력 방향을 제어하여, 공통 메모리(100)에 저장된 모든 데이터베이스를 로딩받고, 제2 롬(12b)에 저장된 프로그램에 따라 운용을 계속해서 진행한다.

그러나, 전환시점 이전의 운영 유닛측에서, 공통 메모리(100)로의 저장시기는 기록할 데이터량이 제1 램(14a)의 용량을 초과했거나, 혹은 일정시간 간격으로 제1 램(14a)에 저장된 내용을 공통 메모리(100)에 적재시키도록 하기 때문에, 전환 직전의 제1 램(14a)에 저장되어 있는 내용은 공통 메모리(100)에 적재되지 않을 수 있다.

따라서, 예비 유닛측에서 제2 프로세서(10b)는, 운영 유닛측의 제1 램(14a)의 내용을 다운로딩 받지 못함으로 인해, 전환 직전의 운용 상태로 동작할 수 없음은 물론, 제1 램(14a)의 내용을 다운로딩 받는 시간 동안 서비스 중단 상태가 장시간 지속될 수 있는 문제점이 있다.

이에, 본 발명은 상기의 문제점을 해결하기 위하여 발명된 것으로서, 본 발명은 현재 운영중인 프로세서가 처리하는 모든 데이터들을 예비 시스템의 메모리에 실시간으로 저장시키도록 하여, 전환 발생시 데이터 다운로딩 시간을 개선시킨 프로세서 이중화 시스템을 제공하는 데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 운용상태와 대기상태를 번갈아 수행하는 제 1 유닛 및 제 2 유닛이 운용시 처리된 데이터를 공통버스(COMMON BUS)를 통해 공통메모리에 저장하여 사용하도록 된 이중화 시스템에 있어서, 상기 제 1 유닛은, 제 1 유닛의 주변 기기를 제어하고 데이터를 처리하는 제1 프로세서와, 상기 제1 프로세서의 프로그램을 저장하는 제 1 메모리과, 상기 제1 프로세서의 제어신호에 따라 운용상태이면 상기 제 1 유닛의 데이터를 기록하고, 대기상태이면 상기 제 2 유닛의 데이터를 기록하는 제 1 데이터 저장부과, 상기 제1 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 2 유닛과의 데이터 입출력을 통제하는 제 1 공통버스용 버퍼를 포함하며; 상기 제 2 유닛은, 제 2 유닛내의 주변 기기를 제어하고 데이터를 처리하는 제2 프로세서와, 상기 제2 프로세서의 프로그램을 저장하는 제 2 메모리과, 상기 제2 프로세서의 제어신호에 따라 운용상태이면 상기 제 2 유닛의 데이터를 기록하고, 대기상태이면 상기 제 1 유닛의 데이터를 기록하는 제 2 데이터 저장부과, 상기 제2 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 1 유닛과의 데이터 입출력을 통제하는 제2 공통버스용 버퍼를 포함하는 것을 특징으로 한다.

도 1은 종래의 이중화 시스템에 대한 구성도,

도 2는 본 발명에 따른 이중화 시스템에 대한 구성도,

도 3은 도 2의 저장부의 버퍼 제어부에 대한 세부 회로도,

도 4a는 운용상태에서 대기상태로 전환시 도 3의 버퍼 제어부의 동작을 설명하기 위한 제어신호 상태도,

도 4b는 대기상태에서 운용상태로 전환시 도 3의 버퍼 제어부의 동작을 설명하기 위한 제어신호 상태도이다.

* 도면의 주요부분에 대한 부호의 설명 *

20a, 20b: 프로세서 21a, 21b: 롬(ROM)

22a, 22b: 저장부 23a, 23b: 공통버스용 버퍼

24a, 24b, 500: 램(RAM) 25a, 25b, 400: 자국버스용 버퍼

26a, 26b, 300: 버퍼 제어부 200: 공통메모리

31, 32: 플립플롭 33: OR 게이트

34: 멀티플렉서

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명에 따른 이중화 시스템에 대한 구성도로서, 본 시스템은 공통버스(COMMON BUS)를 통해 서로 연결된 제 1 유닛 및 제 2 유닛과, 공통버스를 통해 전달된 제 1 유닛 및 제 2 유닛의 처리 데이터를 저장하는 공통메모리(200)를 포함한다. 제 1 유닛과 제 2 유닛은 도 2에서 보는 바와 같이 동일한 요소로 구성되고, 동일한 기능을 갖는다.

제 1 유닛은 제 1 유닛내의 주변 기기를 제어하고 데이터를 처리하는 제1 프로세서(20a), 상기 제1 프로세서의 프로그램을 저장하는 제1 롬(21a), 프로그램 운영중의 변수 및 처리 데이터 등을 기록하여 보관하는 제1 저장부(22a), 및 공통메모리(200)와 제 1 유닛측 간의 공통버스 상에 로딩된 데이터의 입출력을 제어하기 위한 제1 공통버스용 버퍼(23a)로 구성된다. 여기서, 상기 제1 저장부(22a)는 제1 램(24a), 제1 자국버스용 버퍼(25a) 및 제1 버퍼제어부(26a)로 구성된다. 제1 램(24a)은 프로그램 운용상에 필요한 각종 변수 및 데이터를 기록하고 갱신하기 위한 것이다. 제1 자국버스용 버퍼(25a)는 공통버스와 상기 제2 램(24a)을 연결하는 자국버스(LOCAL BUS) 상에 로딩된 데이터의 입출력을 제어한다. 제1 버퍼제어부(26a)는 제어신호에 따라 상기 제1 자국버스용 버퍼(25a)의 입출력을 제어하여 상기 제1 램(24a)의 쓰기 동작을 통제한다.

제 2 유닛은 제 2 유닛내의 주변 기기를 제어하고 데이터를 처리하는 제2 프로세서(20b), 상기 제2 프로세서의 프로그램을 저장하는 제2 롬(21b), 프로그램 운영중의 변수 및 처리 데이터 등을 기록하여 보관하는 제2 저장부(22b), 및 공통메모리(200)와 제 2 유닛측 간의 공통버스 상에 로딩된 데이터의 입출력을 제어하기 위한 제2 공통버스용 버퍼(23b)로 구성된다. 여기서, 상기 제2 저장부(22b)는 제2 램(24b), 제2 자국버스용 버퍼(25b) 및 제2 버퍼제어부(26b)로 구성된다. 제2 램(24b)은 프로그램 운용상에 필요한 각종 변수 및 데이터를 기록하고 갱신하기 위한 것이다. 제2 자국버스용 버퍼(25b)는 공통버스와 상기 제2 램(24b)을 연결하는 자국버스(LOCAL BUS) 상에 로딩된 데이터의 입출력을 제어한다. 제2 버퍼제어부(26b)는 제어신호에 따라 상기 제2 자국버스용 버퍼(25b)의 입출력을 제어하여 상기 제2 램(24b)의 쓰기 동작을 통제한다.

본 발명의 특징은 두 유닛 중 대기상태에 있는 유닛측에서 현재 운영상태에 있는 유닛측의 데이터를 실시간적으로 액세스하여 기록 보관하는 데 있다. 즉, 도 2에서, 제 1 유닛이 운영상태이고 제 2 유닛이 대기상태인 경우, 제 1 유닛의 제1 램(24a)에 기록되는 쓰기 데이터를 제 2 유닛의 제2 램(24b)에도 동시에 기록하는 것이다. 이렇게 하면, 운영중인 제 1 유닛이 탈장되거나 어떠한 전환조건이 발생했을 경우, 대기상태의 제 2 유닛은 제2 램(24b)에 저장된 데이터를 이용하여 전환 직전의 운영 상태를 유지하면서 중단없이 프로그램을 운용할 수 있다.

도 3은 도 2의 저장부의 버퍼 제어부에 대한 세부 회로도이다. 버퍼 제어부(300)는 2개의 플립플롭(31,32), OR 게이트(33), 2-1 멀티플렉서(34)로 구성된다.

제1 플립플롭(31)은 리셋단자(RESET)를 갖고 전원리셋신호(PW_RST)를 클럭으로 제공받아 'H'(하이)레벨 신호를 출력한다. 제2 플립플롭(32)은 초기화 신호(INIT_COM)를 입력 신호로 제공받고, 쓰기 제어신호(WR_CTL)를 클럭으로 제공받는다. 제2 플립플롭(32)의 출력은 제1 플립플롭(31)의 리셋단자로 제공된다. OR 게이트(33)는 제1 플립플롭(31)의 출력신호 및 상태제어신호()를 제공받아 논리합 연산하여 멀티플렉서(34)의 선택신호(SEL_SIN)로 제공한다. 멀티플렉서(34)는 선택신호(SEL_SIN)에 따라 자국유닛으로부터 제공되는 자국칩선택신호(Local Chip Select; LCS)와, 원격유닛으로부터 제공되는 원격칩선택신호(Remote Chip Select; RCS)중 어느 하나를 칩선택신호(CHIP_SEL)로 출력한다. 자국칩선택신호(LCS)는 자국 유닛의 램에 대한 칩셀렉트신호이며, 원격칩선택신호(RCS)는 원격 유닛의 램에 대한 칩셀렉트신호이다.

버퍼 제어부(300)의 칩선택신호(CHIP_SEL)는 자국버스용 버퍼(도 2의 25a, 25b) 중 출력 버퍼(400)의 인에이블 단자(EN)로 제공된다. 버퍼(400)는 칩선택신호(CHIP_SEL)에 의해 인에이블 되어 어드레스, 데이터, 쓰기 제어신호(마더보드로부터)를 입력받아 해당 자국버스 인 주소버스(ADDR_BUS), 데이터버스(DATA_BUS), 제어신호버스(WR_CTL)를 통해 각각 출력한다. 램(500)은 자국버스를 통해 입력된 쓰기 데이터를 저장한다.

결국, 버퍼 제어부(300)는 상태제어신호 및 운용 유닛의 쓰기 제어신호에 따라 공통버스상에 로딩된 어드레스, 데이터, 쓰기 신호를, 자국버스를 통해 자신의 램으로 액세스 할 것인지, 원격버스를 통해 자신의 램으로 액세스 할 것인지를 제어하는 역할을 한다.

이하, 도 2 내지 도 3을 참조하여 본 실시예의 작용 및 효과를 설명한다.

본 실시예는 초기전원 투입시 제 1 유닛을 운용 유닛으로, 제 2 유닛을 예비 유닛으로 설정한다.

① 제 1 유닛(운용 유닛)

도 3을 참조하면, 최초 전원 투입시 제 1 유닛은 상태제어신호()를 'H'로 활성화 시켜 자신이 운용중임을 표시한다. 또한, 운용 유닛으로 작동하기 위해 제1 프로세서(20a)를 구동시켜 제1 롬(21a)으로부터 프로그램을 로딩받아 운용을 개시하고, 램(24a)에 운용상 필요한 변수 및 데이터를 저장하여 초기화를 수행한다. 초기화 완료 후 운용상태로 진입하여, 프로세서(20a)는 외부 입출력 조건에 따라 프로그램을 진행시키면서, 제1 램(24a)의 데이터를 판독하고 갱신하도록 제어한다. 제1 프로세서(20a)는 제1 공통버스용 버퍼(23a)의 입출력 방향을 제어하여 운용 중에 발생된 모든 데이터 베이스를 공통메모리(200)에 저장하여 사용한다.

제1 버퍼제어부(26a)는, 도 3에서와 같이, 'H'레벨 상태제어신호()에 따라 멀티플렉서(34)를 통해 자국칩선택신호(LCS)를 선택한다. 결국, 운용 유닛측의 프로세서(20a)에 의해 생성된 모든 변수 및 데이터는 자국의 제1 램(24a)으로 액세스된다.

이제, 도 4a를 참조하여 제 1 유닛이 초기화상태->운영상태->대기상태로 전환되는 과정을 설명한다. 도 4a는 제 1 유닛의 버퍼제어부의 제어신호 상태도이다.

(a)는 전원리셋신호(PW_RST)이고, (b)는 초기화 신호(INIT_COM)신호로서, 전원 투입 후 초기화 상태가 완료되는 시점에서 'L'에서 'H'로 천이한다.

(c)는 상태제어신호()로서, 초기화 및 운용상태 구간에서는 'H'이고, 대기상태 구간에서 'L'로 천이한다. (d)는 쓰기 제어신호(WR_CTL)이다.

(e)는 멀티플렉서의 선택제어신호(SEL_SIN)로서, 초기화 및 운용상태 구간에서는 'H'이고, 대기상태 구간에서는 상기 (d) 신호와 반대 위상을 갖는다.

(f)는 칩선택신호(CHIP_SEL)로서, 상기 (e)신호에 따라 초기화 및 운용 상태에서는 자국칩선택(LCS)신호를 출력하여 운용중인 자국유닛의 프로세서(20a)에서 생성한 데이터를 램(24a)에 저장한다. 반면에, 대기상태에서는 (e)신호에 따라 운용중인 원격유닛의 램(24b)에서 쓰기 동작이 일어날 때마다 원격칩선택(RCS)신호를 출력하여 운용중인 타국의 프로세서(20b)에서 생성한 데이터를 램(24a)에 저장한다.

② 제 2 유닛(예비 유닛)

제 2 유닛의 버퍼제어부(22b)에서는, 도 3을 참조하면, 최초 전원 투입시 전원리셋신호(PW_RST)에 의해 제1 플립플롭(31)의 출력을 'H'로 활성화시키고, 상태제어신호()를 'L'로 비활성화 시켜 자신이 예비 유닛임을 표시한다. 이때, OR게이트(33)는 제1 플립플롭(31)의 출력'H'와 상태제어신호 'L'을 논리합 연산하여 선택신호 'H'를 출력함에 따라 멀티플렉서(34)는 자국칩선택신호(LCS)를 출력한다.

자국칩선택신호(LCS)가 선택됨에 따라 제 2 유닛은, 예비 유닛으로 작동하기 위한 초기화 상태로 진입한다. 초기화 상태에서, 프로세서(20b)를 구동시켜 롬(21b)으로부터 프로그램을 로딩받아 운용을 개시하고, 자국의 램(24b)에 운용상 필요한 변수 및 데이터를 저장하여 초기화를 수행한다(도 2 참조).

초기화가 완료됨을 알리는 초기화 신호(INIT_COM)에 따라 제 2 유닛은 대기상태로 진입한다. 즉, 초기화 신호는 초기화 완료시 'H'로 활성화되고, 제2 플립플롭(32)에 입력된다. 제2 플립플롭(WR_CTL)은 쓰기 제어신호(WR_CTL)를 클럭신호로 제공받아, 출력을 제1 플립플롭(31)의 리셋단자(RESET)로 제공한다. 그러면, 운용 유닛측 램(제 1 유닛의 램(24a))에서 쓰기 동작이 일어날 때마다, 예비 유닛측의 버퍼 제어부(26b)의 제1 플립플롭(31)은 'L'신호를 출력하고, 멀티플렉서(34)는 운용 유닛측에서 제공한 원격칩선택신호(RCS)를 출력한다.

버퍼제어부(26b)에서 원격칩선택신호(RCS)가 출력됨에 따라 프로세서(20b)는 자국유닛의 램(24b)을 액세스 할 수 없게 된다. 반면에 운영중인 제 1 유닛의 공통버스용 버퍼(23a)와 제 2 유닛의 공통버스용 버퍼(23b)가 활성화되어, 제 1 유닛의 프로세서(20a)가 공통버스를 통해 램(24a)에 쓰기 액세스 할 때마다, 제 2 유닛의 램(24b)도 동시에 공통버스상에 올려진 데이터를 쓰기 액세스하게 된다.

한편, 운영 유닛(제 1 유닛)측의 탈장이나 전환 스위치 등에 의해 전환이 발생되면, 대기 상태의 제 2 유닛의 프로세서(20b)는 공통 메모리(200)상에 저장된 데이터를 다운로드 받는 등 운용을 위한 준비작업을 완료한다. 이어서, 제 2 유닛은 운용 유닛으로서 작동하고, 전환되기 바로 직전까지 발생했던 데이터를 저장하고 있는 자국의 램(24b)을 액세스하면서 운용을 계속해서 진행한다.

이제, 도 4b를 참조하여 제 2 유닛이 초기화상태->대기상태->운용상태로 전환되는 과정을 설명한다. 도 4b는 제 2 유닛의 버퍼제어부의 제어신호 상태도이다.

(a)는 전원리셋신호(PW_RST)이고, (b)는 초기화 신호(INIT_COM)신호로서, 전원 투입 후 초기화 상태가 완료되는 시점에서 'L'에서 'H'로 천이한다.

(c)는 상태제어신호()로서, 초기화 및 대기상태 구간에서는 'L'이고, 운용상태 구간에서 'H'로 천이한다. (d)는 쓰기 제어신호(WR_CTL)이다.

(e)는 멀티플렉서의 선택제어신호(SEL_SIN)로서, 초기화상태 구간에서는 'H'이고, 대기상태 구간에서는 상기 (d) 신호와 반대 위상을 갖고, 운용 상태 구간에서는 'H'이다.

(f)는 칩선택신호(CHIP_SEL)로서, 상기 (e)신호에 따라 초기화상태 구간에서는 자국칩선택(LCS)신호를 출력하여 자국의 프로세서(20b)에 의해 초기 데이터를 램(24b)에 저장한다. 초기화가 완료 된 후 대기상태로 진입하면, 운용중인 타국의 램(24a)에서 쓰기 동작이 일어날 때마다, 원격칩선택신호(RCS)를 출력한다. 원격칩선택신호(RSC)에 의해 제 1 유닛의 공통버스용 버퍼(23a) 및 제 2 유닛의 공통버스용 버퍼(23b)를 통해 제1 프로세서(20a)에서 생성한 데이터를 제공받아 자국의 제2 램(24b)에 저장한다. 대기상태에서 운용상태로 전환되면, 자국칩선택신호(LCS)에 의해 자국의 제2 프로세서(20b)에서 생성한 데이터를 자국의 제2 램(24b)에 저장한다.

이상에서 살펴본 바와 같이, 종래에는 운용 유닛의 처리중인 데이터가 자국의 램에만 저장되고 예비 유닛과는 공유되지 않아서, 예비 유닛이 운용 유닛으로 전환시, 데이터를 재로딩받는 동안 서비스 중단사태가 발생할 수 있었다. 본 발명은 운용 유닛의 램에 저장되는 데이터를 예비 유닛의 램에도 동시에 저장시킴으로써, 전환시 운용 유닛측 램의 데이터를 다운 로드 받을 필요가 없으므로 중단없이 프로그램을 운용할 수 있다. 또한, 본 발명은 전환 시간동안 서비스에 중대한 영향을 미치는 통신 서비스 등의 실시간 시스템에 적용할 수도 있다.

Claims (4)

1. 운용상태와 대기상태를 번갈아 수행하는 제 1 유닛 및 제 2 유닛이 운용시 처리된 데이터를 공통버스(COMMON BUS)를 통해 공통메모리에 저장하여 사용하도록 된 이중화 시스템에 있어서,

   상기 제 1 유닛은,

   제 1 유닛의 주변 기기를 제어하고 데이터를 처리하는 제1 프로세서;

   상기 제1 프로세서의 프로그램을 저장하는 제 1 메모리;

   상기 제1 프로세서의 제어신호에 따라 운용상태이면 상기 제 1 유닛의 데이터를 기록하고, 대기상태이면 상기 제 2 유닛의 데이터를 기록하는 제 1 데이터 저장부; 및

   상기 제1 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 2 유닛과의 데이터 입출력을 통제하는 제 1 공통버스용 버퍼를 포함하며;

   상기 제 2 유닛은,

   제 2 유닛내의 주변 기기를 제어하고 데이터를 처리하는 제2 프로세서;

   상기 제2 프로세서의 프로그램을 저장하는 제 2 메모리;

   상기 제2 프로세서의 제어신호에 따라 운용상태이면 상기 제 2 유닛의 데이터를 기록하고, 대기상태이면 상기 제 1 유닛의 데이터를 기록하는 제 2 데이터 저장부; 및

   상기 제2 프로세서의 제어에 따라 공통버스를 통해 상기 공통메모리 혹은 상기 제 1 유닛과의 데이터 입출력을 통제하는 제2 공통버스용 버퍼를 포함하는 것을 특징으로 하는 프로세서 이중화 시스템.
2. 제 1 항에 있어서, 상기 제 1 데이터 저장부 또는 제 2 데이터 저장부 각각은,

   상기 프로그램 운용상에 필요한 각종 변수 및 데이터를 기록하고 갱신하기 위한 램;

   상기 공통버스와 상기 램을 연결하는 자국버스(LOCAL BUS) 상에 로딩된 데이터의 입출력을 제어하기 위한 자국버스용 버퍼; 및

   제어신호에 따라 상기 자국버스용 버퍼의 입출력을 제어하여, 상기 램의 쓰기 동작을 통제하는 버퍼제어부를 포함하는 것을 특징으로 하는 프로세서 이중화 시스템.
3. 제 2 항에 있어서, 상기 버퍼 제어부는

   리셋단자(RESET)를 갖고 전원리셋신호(PW_RST)에 의해 활성화되는 제1 플립플롭;

   쓰기 제어신호(WR_CTL)에 의해 초기화신호(INIT_COM)를 입력받아 상기 제1 플립플롭의 리셋단자로 제공하는 제2 플립플롭;

   상기 제1 플립플롭의 출력신호 및 상태제어신호()를 제공받아 논리합 연산하여 선택신호(SEL_SIN)를 출력하는 OR 게이트; 및

   상기 선택신호(SEL_SIN)에 따라 자국유닛으로부터 제공되는 자국칩선택신호(Local Chip Select; LCS)와, 원격유닛으로부터 제공되는 원격칩선택신호(Remote Chip Select; RCS)중 어느 하나를 칩선택신호(CHIP_SEL)로 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 프로세서 이중화 시스템.
4. 제 2 항에 있어서, 상기 자국버스용 버퍼는,

   상기 칩선택신호(CHIP_SEL)에 의해 어드레스, 데이터, 쓰기 제어신호를 자국버스를 통해 입력받아 상기 램에 저장하는 것을 특징으로 하는 프로세서 이중화 시스템.