KR20010014774A - 빠른 턴-오프 파워 반도체 디바이스 - Google Patents

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Abstract

디바이스의 전하 주입 영역내로 소수 캐리어의 빠른 재결합의 메카니즘에 의해 빠른 턴-오프 특성을 갖는 반도체 스위치가 구비된다. 평행하게 연결된 복수의 그러한 영역들의 영역 그 자체 또는 각각의 부분들은 그레인 사이의 경계에서 연결된 실리콘의 소형 단결정 그레인을 포함하는 고도로 도프된 다결정 실리콘의 바디를 포함한다. 그레인 경계는 다결정 바디내에서 재결합에 의하여 소수 캐리어의 획득과 빠른 소멸을 위한 깊은 레벨의 에너지 트랩을 제공한다. 바디내로 다수 캐리어의 효과적인 주입을 위하여 전극은 저항적으로 하나 또는 각 다결정 실리콘 바디와 접촉한다.

Description

빠른 턴-오프 파워 반도체 디바이스{Fast Turn-Off Power Semiconductor Devices}
본 발명은 일반적으로 전기 파워 제어 반도체 디바이스에 관한 것으로, 보다 상세하게는 빠른 턴-오프 속도를 포함한 원하는 특성의 결합을 갖는 반도체 파워 스위치에 관한 것이다.
파워 반도체 디바이스는 예를 들어, 전기 모터와 같은 변화하는 전기 부하에 대해 전기 동력의 흐름을 제어하기 위해 사용된다. 이러한 디바이스의 원하는 특성들은 예를 들어 낮은 포워드 전압강하 및 낮은 동력소비와 같은 낮은 전기적 손실을 갖는 것이고, 그리고 부하에서 재빨리 동력을 차단하기 위하여 빨리 스위치를 끌 수 있다.
전기회로에 턴-오프 신호를 작용하기 위한 전자공학은 매우 빨라질 수 있다. 그러나, 전기적 턴-오프 신호가 파워 스위칭 디바이스에 작용될 때, 모든 소수 전하 캐리어들이 스위칭 디바이스내에서 제거될 때까지 디바이스는 완전히 오프, 즉 전기적 부하 측면에서 파워의 완전한 오프가 되지 않는다. 다시 말해, 외부에서 가해지는 전압이 없더라도 그러한 전하 캐리어는 시스템을 통한 동력흐름이 비록 감소 중이더라도 계속 제공된다.
파워 반도체 디바이스의 빠른 턴-오프를 얻는데 있는 한 문제점은 1982년 2월 IEEE의 전자장치 논문 Vol ED-29, No. 2의 아메미아(Amemiya) 등에 의한 논문 "이상적인 저항 콘택을 이용한 새로운 저손실 고속 다이오드(Novel Low-Loss and High Speed Diode Utilizing an Ideal Ohmic Contact)" 에 개시되어 있는데, 이는 소수 캐리어의 유동이 중요한 바이폴라 스위칭 디바이스에서, 다수 캐리어들이 통상적으로 주입되는 디바이스 메인 단자에서 소수 캐리어들이 제거되는 문제점을 설명하고 있다. 예를 들어, 여기 도 1에 도시된 바와 같이(논문에서 복사됐음) 저농도로 도프된 p- 영역(12)과 연결된 메인 단자(10)에서, 통상적인 관례는 단자(10)와 p- 영역(12)사이에 좋은 "저항"(비정류) 콘택을 얻기 위하여 영역(12)의 표면(16)에 고농도로 도프된 p+ 영역(14)를 제공하는 것이다. 그러나 문제는 두 영역들(12, 14) 사이의 p+p 접합(16)이 소스영역(12)내에서 영역(15)으로 그리고 단자(10)로의 소수 캐리어(전자)의 흐름에 대해 전기적 장벽으로 작용한다는 것이다. 이러한 전기적 장벽은 도 1a에 도시된 밴드 구조도에 표시되어 있는데, 이는 p+p 접합(16)에서 에너지 전위내의 단계가 (-)전자에는 방해장벽으로, (+)홀에는 인력의 웰로써의 기능을 하는 곳이다. 논문에서 언급된 바와 같이, 전자들은 "p 영역(12)에서 정체되고 축적되며", 턴-오프시 소수 캐리어 제거의 어려움으로 인해 결과적으로 턴-오프 속도를 감소시킨다. 도 2에 도시된 것과 같이 논문에서 설명하는 해답은 p+ 영역(14)을 p+n+ 의 모자이크층(18), 즉 다수의 교호적 p+(20) 및 n+(22)영역으로 구성된 얇은 층으로 대체하는 것이다. 두 영역은 단자에 좋은 저항 콘택을 제공한다; p+ 영역(20)(도 1의 p+영역(14)과 유사)은 다수 캐리어들의 효과적인 주입과 수집을 제공하고, 도 2a에 도시된 바와 같이 n+영역(22)은 소수 캐리어의 효과적인 수집을 제공한다.
논문은 콘택 경계에서의 캐리어 밀도가 항상 반도체의 열역학적 등가에서 유지되도록 이상적인 저항 콘택을 위해 필요한 경계조건은 불확정적인 재결합 속도라고 개시하고 있다. 논문에서 제공하는 해법으로, 소수-캐리어 재결합속도는 콘택 경계에서 "등가의 불확정"이고, 따라서 소수 캐리어 축적의 문제는 회피된다.
본 발명은 소수 캐리어 축적을 피하기 위해 높은 재결합 비율에 역시 의존하나, 다른 구조와 다른 물리적 메카니즘을 사용한다.
본발명과 관련되어 알려진 다른 기술은(높은 재결합율을 포함) 재결합 트랩(trap)으로, 예를 들어 반도체 바디 내에 금 또는 백금과 같은 금속 불순물은 높은 재결합 속도가 얻어지는 곳에서 국부적인 영역을 제공한다. 그러한 트랩에서, 그렇지 않으면, 반대 타입의 이동 전하 캐리어가 포착되고 그리고 재결합되어 전멸된다. 따라서, 디바이스가 턴-오프되는 동안 디바이스내 소수 캐리어가 국부화된 트랩핑 및 전멸에 의하여 매우 빠르게 제거되고, 그렇지 않으면 제거에 오랜 기간 경로를 요구한다.
관련된 기술은 고에너지 입자에 의한 단결정 반도체 재료내, 예를 들어 E-빔과 핵자(Necleon) 빔 조사에서, 결원과 간극 원자들의 형태인 격자 손상의 원인을 일으킨다. 격자 결손 기능은 금속 불순물 확산 트랩과 유사한 전하 캐리어 트랩이다.
고에너지 입자에 의한 금속 불순물 확산과 격자손상을 포함하여 상기 언급한 트랩 기술의 문제점은 결과 트랩이 특정 원하는 곳, 예를 들어 도 1 및 2에 도시된 디바이스의 p+영역(12)내와 같은 곳보다는 반도체 재료의 전체 바디를 통털어 분산된다는 것이다. 원하지 않고 필요치 않는 곳에서, 트랩은 디바이스의 저항과 디바이스의 전기적 손실을 증가시키려는 경향이 있다. 또한 공정을 유도하는 트랩은 비싸다.
본 발명은 고농도로 도프된 다결정 실리콘의 제 3영역을 포함하는 실리콘의 제 2영역과 p-n접합을 이루는 단결정 실리콘의 제 1영역을 포함하고, 상기 제 3영역은 상기 제 2 및 상기 제 1영역들 내로 전하 캐리어의 주입을 위해 상기 p-n접합 위에 직접 놓이지만 떨어진 표면 및 상기 제 3영역의 상기 표면 위에 직접 놓이고 저항적으로 연결된 전극을 갖는 빠른 턴-오프 반도체 파워 제어 스위치를 포함한다.
반도체 파워 스위칭 디바이스는 바디의 제 1표면에 제 1도전타입의 제 1영역을 갖는 단결정 실리콘의 바디를 포함한다. 도프된 다결정 실리콘("폴리실리콘")의 층은 제 1영역과 직접 접촉하는 표면상에 구비된다.
일실시예에서, 폴리실리콘층은 제 2도전타입이 되도록 고농도로 도프되고, 그리고 제 1영역과 p-n접합을 형성한다; 따라서, 폴리실리콘층은 스위치 디바이스에서 전하 주입기 및 디바이스 내의 소수 캐리어의 수명을 제어하는 수단과 같은 기능을 한다.
제 2실시예에서, 고농도로 도프된 폴리실리콘층은 제 1영역과 같은 도전타입이고, 사실상 제 1영역의 연장을 제공한다. 폴리실리콘층은 스스로 p-n접합을 형성하지 않는다. 이보다는 제 1영역이 아래 놓인 제 2영역과 함께 p-n접합을 형성하고, 그리고 폴리실리콘층과 제 1영역의 결합은 스위치 디바이스내에서 전자 주입기와 같은 기능을 한다.
양쪽 실시예에서, 폴리실리콘층은 저항 콘택내의 덮힌 금속 단자에 의해 다결정층과 접촉한다.
제 1 또는 양 실시예에서, 폴리실리콘층은 접지 금속단자에 의해 실리콘 바디의 제 1표면을 따라 이격되고, 예를 들어 병렬로 접촉된 수 많은 층들중 하나일 뿐이다. 다른 실시예에서, 폴리실리콘층은 바디의 반대측 표면을 따라 배열되고 병렬로 연결되고 이격되고 도프된 복수의 영역들과 공통되며 아래 놓이는 바디의 일표면을 따르는 단일층이다.
알려진 바와 같이, "폴리실리콘"(예를 들어, 다결정 실리콘)은 그레인 경계에서 서로서로 들러붙은 실리콘의 단결정 그레인의 덩어리를 이룬다. 단결정 그레인은 "노말" 단결정 실리콘과 같은 구실을 하고, 제 1실시예에서, 병렬로 연결된 소형 "노말" 전하 주입기 영역을 이룬다. 제 2실시예에서, 단결정 그레인은 제 1영역과 금속단자 사이에 저항 콘택을 제공하는 고농도로 도프된 영역을 이룬다. 그러나, 그레인 사이의 경계들은 소수 캐리어들의 원치않는 축적을 막고 빠른 턴-오프를 위해 소수 캐리어의 트랩핑을 위한 높은 재결합의 영역을 제공하는 격자 결손과 같은 역할을 한다. 그러나, 재결합 영역들은 필요한 곳만 배치되고, 그리고 원하는 빠른 스위칭 속도가 얻어지는 동안 디바이스 도전성과 전기적 수행에 어떠한 부작용도 만들어지지 않는다.
도 1a 및 2b는 이곳의 도 1 및 2에 도시된 디바이스와 관련된 아메미아 문건에서의 유사한 그림에 기초한 각각 밴드 구조 도면,
도 3은 본 발명에 따른 디바이스의 제조에서 단계를 도시; 종래의 디바이스를 본 발명에 따라 수정되어질 곳을 도시한 단계이고,
도 4, 6, 및 9는 본 발명에 따라 만들어진 디바이스의 3가지 실시예를 도시하고,
도 5는 다결정 실리콘("폴리실리콘" 이라고도 함) 층의 그레인 구조의 알려진 기호 표시이고,
도 7은 p 도프된 폴리실리콘을 위한 에너지 밴드 그림이고,
도 8은 도 1a 또는 2a와 유사하나 폴리실리콘 그레인 경계영역에 대한 접합 구조 그림이다.
본발명은 첨부된 개략적인 도면을 참조하여 실시예의 형태로 설명되어질 것이고, 도 1-4, 6 및 9는 다양한 반도체 디바이스의 반도체 칩의 부분 측면도이다.
본 발명은 실리콘 바디와 금속 전극 사이의 저항 콘택 경계를 형성하는 도프된 다결정 실리콘("폴리실리콘")의 바디, 예를 들어 층의 사용을 포함한다. 도프된 폴리실리콘의 층들은 유전체 재료의 층 아래 놓여 접촉하는 게이트 전극으로 사용된다. 그러한 게이트 전극은 단결정 실리콘 바디와 접촉하는 저항 콘택을 형성하지 않는다. 그러나, 어느 정도 드물지만, 디바이스가 파워 스위치 보다는 신호 증폭기로 사용되고, 스위칭 속도는 관련이 없다.
발명의 제 1실시예는 도 3과 연계되어 설명된다. 도 3은 개략도로써 알려진 반도체 디바이스 작업편의 부분을 도시하고, 도시된 부분은 완성된 디바이스, 예를 들어 다이오드 정류기의 본질적인 전기적 활성영역 전체 또는 예를 들어 절연된 게이트 바이폴라 트랜지스터(IGBT)처럼 병렬로 연결되고 균일하게 이격된 복수의 부분들중 하나만을 구성한다. 작업편 부분은 본 실시예에서 n타입 도펀트(비소 또는 안티몬) 원자들로 고도로 도프된 실리콘의 층(30)을 구성(알려진 디바이스내 처럼)한다. 층(30)을 덮는 것은 저농도로 (n-)도프된 실리콘의 층(32)에 의하여 차례대로 적절히 (n)도프된 덮어진 층(31)이다. 어떤 디바이스에서 층(31)은 "버퍼"층으로 알려져 있다. 모든 층들(30, 31, 32)은 본질적으로 실리콘의 단일 결정의 부분이고, 만들어진 특별한 디바이스에 의존하여, 도프된 실리콘의 하나 또는 그 이상의 층들은 단결정 기판위에 에피텍셜하게 성장하고, 도프된 영역들은 예를 들어 이온 주입과 같이 도펀트 원자의 도입으로 인해 선택적으로 형성된다. 층(32)의 표면(34)을 덮는 것은 열적으로 성장된 이산화규소인 유전체 층(36)이고, 이는 층(32)의 표면의 일부분(34a)을 노출하는 층(36)을 통해 개구(38)를 제공하기 위하여 포토리소그래픽하게 패턴된다.
도 3에 도시된 작업편은 알려진 공정기술을 이용하여 제조된 종래의 작업편과 동일할 수 있다. 전형적으로, 그러한 종래의 작업편으로 p타입 도펀트 원자들은 나중에 제공되는 전극에 좋은 저항 콘택을 위해 p+층으로 덮힌(도 1과 같이) p타입 전하 주입영역을 형성하기 위하여 예를 들어, 이온주입에 의하여 층(32)내로 들어온다. 역으로 본 실시예에서(설명되어질 제 2실시예는 아님), 고도로 도프된 폴리실리콘(본 실시예에서는 p타입)의 층(40)(도 4)이 작업편상에 증착된다. 바람직하게는 예를 들어 1020원자/cm3을 넘는 매우 높은 도핑 농도가 사용된다.
폴리실리콘 층의 증착은 잘 알려져 있다. 폴리실리콘의 증착후, 예를 들어 화학적 에칭 또는 RIE(Reactive Ion Etching)와 같은 알려진 공정들이 산화물층(36)을 통해 폴리실리콘 재료를 제거하기 위하여 선택적으로 사용된다. 폴리실리콘 증착 및 선택적 제거공정의 결과는 도 4에 도시된다. 폴리실리콘 층(40)은 알려진 바와 같이 단결정 실리콘의 소형 그레인이 함께 접합되어 이루어진다.
p 도프된 폴리실리콘 층(40)은 아래 깔린 n층(32)과 p-n접합(42)을 형성한다. 디바이스를 완성하기 위해(즉, 도시되는 디바이스 부분), 예를 들어 알루미늄, 티타늄, 니켈 및 은과 같은 금속의 층(44)이 폴리실리콘층(40)과 연결된 단자를 제공하기 위하여 알려진 공정에 의하여 증착(및 패턴)된다.
도 4(디바이스의 도시되지 않은 부분들은 종래의 디바이스와 동일하게 대응된다.)에 도시된 완성된 디바이스에서, 폴리실리콘 층(40)은 도시된 디바이스에서 알려진 PIN 다이오드(알파벳 "I"는 전형적인 다이오드로써 "본질적(intrinsic)" 인것을 의미하지만 실제로 n 또는 p타입 도전성중 하나의 저농도로 도프된 영역이다.)에 대응되는(예를 들어) 디바이스의 n-영역(32)과 p-n접합(42)을 형성하는 전자 주입기 영역을 구성한다. 그러한 PIN 다이오드의 사용에서, 디바이스는 낮은 포워드 전압, p도프된 폴리실리콘 층(40)상의 양전압과 n+층(30)(금속 단자를 경유(46)하여)상의 음전압(그러한 PIN 다이오드에서)으로 높은 도전 온동작을 한다. 가해지는 전압의 극성이 역전될 때 디바이스는 역바이어스된 오프조건이 되고, 다시 말해 음전압은 폴리실리콘층(40)에 적용되고, 양전압은 n+층(30)에 적용된다.
온과 오프상태 사이의 전후 디바이스의 스위칭은 종래 알려진 PIN 다이오드와 정확히 일치할 수 있으나, 일반적으로 더 나은 턴-오프 수행력을 갖는다.
앞에서 인용한 아메미아 논문과 연계하여, 이러한 알려진 PIN 다이오드의 턴-오프는 금속 단자(10)와 저항 콘택을 이루는 고농도로 도프된 영역(14)의 출현으로 인해 디바이스의 낮게 도프된 영역(12)(도 1)내의 소수 캐리어의 축적으로 인해 느려진다. 논문에서 설명되는 해법은 소수 캐리어들을 위해 좋은 저항 경로를 구비하는 모자이크 p+ - n+ 콘택영역(18)(도 2)의 사용이다. 제조상의 어려움을 포함하는 많은 이유들로 인해, 그러한 모자이크 콘택영역은 널리 상업적으로 사용되지 못하곤 한다.
실질적으로 아메미아 논문의 모자이크 콘택영역에 의해 이루어지는 스위칭 속도에서의 개선이 동일하게 이루어지나 예를 들어, 전하 캐리어 트랩핑 vs 모자이크 콘택의 개선된 저항 경로와 같은 다른 메카니즘을 사용한다.
도 5는 도 4에 도시된 폴리실리콘층(40)의 단면을 현미경적으로 나타낸 것이다. 층(40)은 그레인 경계(52)에서 고도로 도프된 단결정 실리콘 묶음끼리의 소형 그레인(50)을 이룬다. 모자이크 콘택과 비교하여, 다수 전하 캐리어를 위한 좋은 저항 경로, 즉 p 도프된 실리콘 그레인을 통한 홀의 기능을 한다.
모자이크 콘택(18)과 비교하여, p+ 그레인을 통하는 소수 캐리어를 위한 비교될 만한 좋은 저항 경로는 존재하지 않는다. 금속 단자(44)(도 4)에 대한 전도의 소수 캐리어보다는, 그레인들 사이의 경계(52)가 트랩된 다수 캐리어의 결합에 의하여 소수 전하 캐리어가 트랩되고 전멸되어진 곳의 실리콘 에너지 캡에서 깊은 트랩(+표시로 지정됨) 역할을 한다. 트랩의 충분한 농도 제공이 유효하고, 소수 캐리어의 수명이 매우 실질적으로 감소되어서 폴리실리콘층(40)내의 소수 캐리어들이 디바이스 턴-오프때 매우 빠르게 사라지고 매우 빠른 턴-오프 스위칭 속도를 이끌어낸다.
도 4에 도시된 발명의 실시예에서, p도프된 폴리실리콘의 층(40)은 설명되었듯이 인접한 n-층(32)과 함께 p-n접합(42)을 형성하고, 그리고 폴리실리콘층(40)은 예를 들어 p 에미터와 같이 디바이스의 전하 주입기와 같은 기능을 한다. 그러나, 폴리실리콘과 실리콘 사이에 형성된 p-n 접합의 문제점은 폴리실리콘 내의 트랩이 상대적으로 큰 접합 역누설 전류를 일으킨다는 것이다. 그러한 누설전류를 줄이기 위하여, 추가적인 실시예가 설명된다.
도 6은 도 4에 도시된 디바이스의 수정을 도시한다. 도 4의 디바이스와 비교할 목적으로 도 6의 디바이스 역시 PIN 다이오드이나 p 에미터 영역(60)이 예를 들어 에피-층의 상부내로 붕소를 확산시킴으로써 형성된 종래의 도프된 영역을 포함한다. p 영역(60)은 n-층(32)과 함께 p-n 접합(62)을 형성한다. 영역들(60, 32)이 둘다 단결정 실리콘이기 때문에, 낮은 역누설 전류가 나타난다. p 영역(60)(도 1과 같이 좋은 저항 콘택을 위해 p+층 사이를 지남)과 접촉하며, 예를 들어 알루미늄 또는 유사한 간단한 도전성 금속 전극으로, 디바이스는 개선된 턴-오프 스위칭 속도를 갖지 않는 종래의 PIN 다이오드를 구성하게 될 것이다.
그러나, p 타입, 고농도로 도프된 폴리실리콘층(64)은 p 영역(60)과 접촉한 채로 제공되고, 추가적인 금속층(66)이 폴리실리콘층(64) 위에 직접 놓이고 접촉하도록 마련된다. 폴리실리콘층(64)과 금속층(66)을 제공하기 위해 설명되는 공정들은 도 4에 도시된 디바이스에서 폴리실리콘(40)과 금속층(44)을 제공하기 위해 사용되는 것들과 동일할 수 있다. 도 6 디바이스에서, 고도로 도프된 폴리실리콘 층 (64)은 그 자체가 도 4의 디바이스와 같이 에미터 영역의 기능을 하는 것은 아니나, 단지 p 영역(60)과 금속층(66)사이의 경계와 같은 구실을 한다. 폴리실리콘 층(64)의 기능들은 앞서 설명한 것과 같이, 예를 들어 다수 캐리어를 위해 좋은 저항 경로를 제공하고, 소수 캐리어를 위해 빠른 재결합 위치를 제공하는 것이다.
바람직하게는, p-n 접합(62)(층(32,60)의 사이)과 폴리실리콘 층(64) 사이의 간격은 디바이스가 역바이어스 조건일 때 폴리실리콘층(64)이 p-n 접합(62)으로 부터 p 영역(60)내로 퍼지는 공핍영역의 외곽에 남도록 충분히 커야만 한다. 만약 이러한 것이 발생한다면 상대적으로 높은 누설전류가 흐른다.
도 4와 6에서 각각의 폴리실리콘층(40, 64)의 존재는 소수 캐리어의 고속 재결합을 제공하고 그렇지 않으면 고전도성(도 1의 영역(14))의 중간영역을 통하는 전극에 의해 접촉하는 고도로 도프된 영역(예를 들어, 도 1의 영역(12))으로 부터 제거하기 어렵다. 따라서, 폴리실리콘층(40, 64)은 p+p 접합(16)(도 1 및 도 1a)에 의해 제공되는 에너지 장벽에 의하여 소수캐리어의 흐름을 방해하기 보다는 직접 그러한 중간의 고도전 영역들을 대체하나, 실질적으로 소수 전하 캐리어의 제거를 위한 좋은 저항 경로를 제공하기 위하여 모자이크 층(18)(도 2 및 2a)과 같은 기능을 한다. 그러나, 모자이크층(18)이 콘택 전극(10)에 대한 전자의 전도(도 4와 도 6에 도시된 실시예들에서의 소수 캐리어)를 위하여 n+영역(22)을 제공하는 반면, 폴리실리콘층의 그레인 경계 트랩은 소수 캐리어가 트랩퍼 또는 재결합된 곳과 같은 위치로 작용한다. 고속 스위칭을 제공하기 위한 소수 캐리어의 제거라는 면에서, 결과는 소수캐리어가 모자이크 층(18)과 같이 전극으로의 전도에 의해 제거되는지, 또는 폴리실리콘층에 의한 트랩핑과 재결합에 의한 전멸에 의해 제거되는지 의 여부에 무관하게 동일하다.
그레인 경계 트랩의 기능은 p 도프된 폴리실리콘을 위한 에너지 밴드 그림인 도 7, 그리고 이전에 설명되어지고 도 1a 및 2a에 도시된 그림과 유사한 밴드 구조 그림인 도 8에 지적되어 있다.
트랩핑 및 전멸에 의한 소수 전하 캐리어의 제거로, 더 빠르고 효과적인 디바이스 스위칭을 위해 소수 캐리어의 수명은 줄어든다. 폴리실리콘에서 소수 캐리어의 수명(t)은 다음과 같이 알려진 근사값에 의하여 추정될 수 있다: t = 1/υσN, 이고, 여기서, N은 효과적인 트랩 밀도, υ은 소수캐리어의 열속도, 그리고 σ은 소수를 위해 포착한 단면이다. 입방형 그레인의 경우, 단위 체적당 재결합 센터의 수는 N = 6nㆍd 에 의하여 주어지고, 여기서 n은 그레인 경계에서 단위 면적당 재결합 센터의 농도이고, d 는 그레인 크기이다. n - 1.6ⅹ1013㎝-2, υ- 107㎝/s, σ- 2ⅹ1016㎝2(응용물리, 51(1980) 446, A.K. Ghosh, C. Fishman 및 T.Fens, J.을 참조)을 택하면, 수명이 -0.5ⅹ10-5d 임을 발견할 수 있다. 달리 말하면, 수명은 그레인 크기에 비례한다. 그레인 크기로 1.0㎛를 택하면, 수명은 약 5ⅹ10-11초이고, 크기는 피코초의 단위이다.
일반적으로, 소수 캐리어의 수명이 짧을수록, 더 빨리 디바이스가 턴-오프한다. 실제 필요한 턴-오프 속도는 특별한 응용을 위해 만들어진 특별한 디바이스에 의존한다.
알려진 파워 디바이스에서, 10-6초와 10-9초 사이의 수명이 일반적으로 얻어진다.
사실상, 그리고 어느 정도 간단히 말하면, 본 발명은 반도체 칩(트랩 자리를 도입하기 위한 알려진 종래의 공정들의 결과로써) 전체를 통해 트랩을 갖는 대신, 수정 또는 트랩위치가 필요한 곳에만 배치되는 곳에서의 종래기술이라고 볼 수 있다. 그러한 수단에 의해, 예를 들어 더 높은 포워드 전압 강하 및 날카로운 역회복 시간과 같은 트랩 위치의 제어되지 않은 전체 칩 분포와 관련된 문제점들이 회피되는 동안, 원하는 빠른 스위칭 시간이 얻어진다.
전하 캐리어 트랩이 그레인 경계에서 출현한다는 사실이 잘 알려져 있다. 그레인 경계는 결정격자의 붕괴로부터 발생하는 매달린 수많은 본드, 결원과 그 밖의 결함들로 인한 전형적인 높은 재결합의 영역이다. 이러한 격자 불완전성은 어닐링, 즉 수소 열처리를 통해 줄일수 있다는 것 역시 알려져 있고, 수소 열처리란 수소가 이들 위치에서 결원을 채우고 재결합 비율을 줄이기 위하여 매달린 본드 위치와 결합되어지는 것이다. 산소, 질소 및/또는 도핑된 종류 역시 그레인 경계에서 축적하려고 한다. 그러한 의도되지 않은 불순물 축적은 그레인 경계 재결합 비율을 증가시키거나 또는 감소시킨다.
단지 전기적 도체인 반도체 디바이스내 폴리실리콘의 보다 통상적인 사용에있어서, 불순물의 축적은 회피하려고는 하지만 중요하지는 않다. 그러나, 원하는 곳과 재생될 수 있는 결과는 미리 선택된 트랩 자리의 최소 농도에 의존하고, 청결이 특히 중요하다. 이것은 반도체 작업편의 노출된 표면상에 자연적이고 빠르게 형성된 "자체" 산화물의 제거라는 관점에서 특히 중요하다.
반도체 디바이스내에 도프된 폴리실리콘의 층 사용은 언급한 바와 같이 잘 알려져 있고, 알려진 증착공정은 본 발명에 따른 디바이스를 제조하는데 사용될 수 있다. 예를 들어, 알려진 한 증착기술은 저온(<600℃) 화학적 증기 증착(CVD)이다. CVD 점착에 앞서, 작업편(도 3)은 "자체"의 산화물 코팅의 n층(32)의 노출된 표면(34a)을 깨끗이 하기 위하여 희석된 HF에 담궈진다. 그 후, 적어도 폴리실리콘 증착후까지 작업편의 재산화를 막기 위해 관리가 이뤄진다. 붕소와 같은 불순물 원자는 증착공정의 일부로써 제공되어질 수 있고, 이 경우에 도프된 폴리실리콘의 층이 증착되거나, 또는 도프되지 않은 폴리실리콘의 층이 증착될 수 있고, 붕소 원자와 같은 것은 나중에 이온 주입으로 더해진다.
교호적으로, 폴리실리콘 p 타입을 균일하게 도핑하기 위하여 폴리실리콘 층(40)은 붕소 원자가 동시에 증착하는 동안 알려진 스퍼터(sputter) 증착에 의하여 제공될 수 있다. 그러한 스퍼터 증착의 준비에서, n 층(32)의 표면(34a)상의 자체 산화물은 스퍼터 에칭에 의하여 제거된다. 이러한 후자 공정의 장점은 산화물 청소와 폴리실리콘 증착단계 사이에서 스퍼터링 장치로부터 작업편이 제거되지 않는다는 것이다.
폴리실리콘의 증착후에, 어닐링 공정(앞서 설명됨)이 약 400℃ - 600℃ 의 온도에서 수소가스 또는 성형가스(수소와 질소)로 전형적으로 수행된다. 이러한 어닐링 공정은 폴리실리콘 내에서 그레인 크기와 트랩 밀도를 제어하거나 수정하는데 사용된다. 일반적으로, 그레인 경계 트랩의 유효성은 어닐링 온도에서 감소한다.
발명의 디바이스에서, 금속 전극이 폴리실리콘 층과 연결되고 그리고, 좋은 저항 접촉을 위해 폴리실리콘 층이 1020원자/㎝3를 넘도록 가능한 한 높게 도프되는 것이 바람직하다. 도시된 디바이스에서, p 도프된 폴리실리콘 층이 도시된 반면, n 도프된 폴리실리콘이 n 타입 전하 주입기와 연결되어 사용되어질 수 있다. 포스포러스와 같이 알려진 도펀트가 사용될 수 있다.
다른 두께의 폴리실리콘 층이 디바이스에 따라 사용될 수 있다. 도 4의 실시예에서, 예를 들어, 폴리실리콘 층이 디바이스 에미터인 곳에서 전형적인 두께는 0.5㎛ 내지 2㎛ 범위가 될 수 있다. 도 6의 실시예에서, 0.2㎛ 내지 2㎛ 범위의 두께가 사용될 수 있다.
도 4와 6에 도시된 실시예가 단지 실례로서일 뿐이나, 두 실시예들은 반도체 칩의 "윗면" 상에 폴리실리콘 층을 도시한다. "윗면"이 복수의 이격된 부분, 예를 들어 도 6의 부분(60)들로 세분화되는 칩 표면을 의미하고, 이러한 부분은 IGBT와 같은 파워 제어 스위치에서 병렬로 연결된 많은 영역들의 한 전하 주입영역이 될 뿐이다. 도 6에서, 칩의 "바닥" 표면은 금속의 단일층(46)에 의해 접촉되고, 이는 IGBT 또는 그러한 종류에서 칩의 "윗면"에서 병렬로 함께 연결된 모든 서브-디바이스를 위해 접지 전극과 같은 역할을 하다.
본 발명은 칩의 "바닥"에서 단일 폴리실리콘 층(70)(도 9)으로 실시될 수 있다(칩의 "윗면"에서 병렬로 함께 연결된 복수의 서브-디바이스를 포함하는 도 4 또는 도 6에 따른 디바이스에서, 대응되는 각 복수의 폴리실리콘 층(40, 60) 역시 나타난다). 도 9에 도시된 디바이스는 단결정 기판상에 에피텍셜하게 성장한 층내로 도펀트의 표준 이온 주입에 의해 형성된 도 6의 p+ 단결정 실리콘의 층(72)과 대체된 폴리실리콘 p+층(60)을 제외하고 도 6에 도시된 디바이스와 근본적으로 동일할 수 있다. 도 6의 단결정 실리콘의 n+ 층(30)이 도 9 디바이스의 폴리실리콘의 n+ 층(70)으로 대체된다. 도 9 디바이스에서, 폴리실리콘 층(70)이 덮힌 모든 병렬 영역(72)에 대해 연속적이고 공통 영역의 역할을 함에 따라 상부영역(72)은 지적한 바와 같이 칩의 윗면에서 수차례 복제된다. 금속의 층(76)은 폴리실리콘 층(70)의 "아랫면"에 접촉한다.
도 9 디바이스에서, 소수 캐리어의 수명 제어는, 더 빠른 디바이스 스위칭 시간을 위한, 도 4와 도 6의 각 디바이스에서 폴리실리콘 층(40, 60)에 의한 것과 유사하게 폴리실리콘 층(70)에 의해 얻어진다.
디바이스의 전하 주입영역내로 소수 캐리어의 빠른 재결합의 메카니즘에 의해 빠른 턴-오프 특성을 갖는 반도체 스위치가 구비된다. 평행하게 연결된 복수의 그러한 영역들의 영역 그 자체 또는 각각의 부분들은 그레인 사이의 경계에서 연결된 실리콘의 소형 단결정 그레인을 포함하는 고도로 도프된 다결정 실리콘의 바디를 포함한다. 그레인 경계는 다결정 바디내에서 재결합에 의하여 소수 캐리어의 획득과 빠른 소멸을 위한 깊은 레벨의 에너지 트랩을 제공한다. 바디내로 다수 캐리어의 효과적인 주입을 위하여 전극은 저항적으로 하나 또는 각 다결정 실리콘 바디와 접촉한다.

Claims (6)

  1. 고농도로 도프된 다결정 실리콘의 제 3영역을 특징으로 하는 실리콘의 제 2영역과 p-n접합을 이루는 단결정 실리콘의 제 1영역을 포함하고, 상기 제 3영역은 상기 p-n접합 위에 직접 놓이지만 떨어진 표면 및 상기 제 2 및 상기 제 1영역들 내로 전하 캐리어의 주입을 위해 상기 제 3영역의 상기 표면 위에 직접 놓이고 저항적으로 연결된 전극을 갖는 빠른 턴-오프 반도체 파워 제어 스위치.
  2. 제 1항에 있어서, 상기 제 2영역은 단결정 실리콘의 상기 제 1영역과 다결정 실리콘의 상기 제 3영역 사이에 형성되어진 p-n접합으로 상기 제 3영역의 전체를 구성하는 것을 특징으로 하는 스위치.
  3. 제 2항에 있어서, 상기 제 2 및 제 3 영역은 동일한 도전타입이고, 상기 제 3영역은 상기 제 2영역에 의해 상기 p-n접합으로 부터 분리되고, 그리고 상기 제 3영역은 상기 제 2영역보다 큰 전기적 도전성을 갖는 것을 특징으로 하는 스위치.
  4. 제 3항에 있어서, 미리 선택된 역전압 항복 수용력에 의해, 상기 p-n접합으로부터 상기 제 3영역의 간격은, 상기 스위치가 최대 비율의 역전압에서 동작되어질 때, 상기 제 3영역이 상기 p-n접합으로부터 시작하는 상기 제 2영역내에서 공핍영역으로부터 떨어진 것이 되는 것을 특징으로 하는 스위치.
  5. 제 4항에 있어서, 인접하는 제 1 및 제 2 영역이 그들 사이에서 p-n접합을 형성하는 것을 포함하는 단결정 실리콘의 바디에 의하여, 다결정 실리콘의 제 3영역은 상기 제 1영역과 인접하고, 상기 제 1 및 제 3영역은 상기 제 3영역 및 상기 제 1영역내로 전하 캐리어를 주입하기 위하여 상기 p-n접합 위에 직접 놓인 상기 제 3영역의 표면과 저항 콘택을 형성하는 금속 전극으로 동일한 도전타입이 되고, 그리고 상기 제 2영역은 상기 제 1영역 보다 높은 도전성을 갖는 것을 특징으로 하는 스위치.
  6. 제 1항에 있어서, 상기 제 1영역은 상기 제 1영역들이 배치된 단결정 실리콘의 바디의 제 1표면을 따라 이격된 복수의 동일한 제 1영역들중 하나를 포함하고, 상기 제 3영역은 상기 제 1표면에 반대인 상기 바디의 제 2표면과 인접한 연속층을 포함하고, 상기 층은 상기 모든 제 1영역들의 위에 놓이는 것을 특징으로 하는 스위치.
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