KR20010011354A - 반도체 장치의 출력 임피던스 조절 회로 - Google Patents

반도체 장치의 출력 임피던스 조절 회로 Download PDF

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Abstract

본 발명에 따른 반도체 장치는 출력 버퍼 및 출력 임피던스 조절 회로를 포함한다. 상기 출력 임피던스 조절 회로는 제 1 로드 회로, 스위치 제어 회로, 저항 스트링, 스위치 회로, 제 2 로드 회로, 기준 전압 발생 회로, 비교 회로 및 조합 회로를 포함하며, 상기 출력 버퍼로부터의 출력 신호의 임피던스 값이 전송 라인의 임피던스 값보다 낮을 경우에 상기 출력 신호의 임피던스 값을 조절하여, 상기 전송 라인의 높은 임피던스 값에 의한 상기 출력 신호의 상실을 방지함으로써, 고속으로 동작하는 반도체 장치의 신뢰성이 향상된다.

Description

반도체 장치의 출력 임피던스 조절 회로{A CIRCUIT FOR REGULATING OUTPUT IMPEDANCE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 출력 임피던스 조절 회로에 관한 것이다.
최근에 들어, 퍼스널 컴퓨터(personal computer), 휴대폰(cellular telephone) 등과 같이 고속으로 동작되는 시스템들이 등장하면서, 고속 송/수신 로직(high speed tranceiver logic; 이하, HSIL이라 칭함)에 대한 관심이 점차 고조되고 있다. 상기 고속 송/수신 로직(HISL) 등과 같이, 고속으로 동작되는 장치들의 입/출력 버퍼(input output buffer)들은 외부에 연결되는 전송 라인(transemission line; 이하, TL이라 칭함)의 임피던스(impedance value)에 대해 많은 영향을 받는다.
도 1을 참조하면, 일반적인 반도체 집적 회로(semiconductor integrated circuit; IC; 1, 2)들의 입/출력 버퍼들(10, 20)은 전송 라인(TL)을 통해 상호 전기적으로 연결된다. 상기 각 입/출력 버퍼(10, 20)는 출력 신호를 구동하기 위한 출력 버퍼(11, 21) 및 입력 신호를 받아들이기 위한 입력 버퍼(12, 22)를 구비한다. 그런데, 상기한 바와 같이, 상기 입/출력 버퍼들(10, 20)을 전기전으로 연결하는 전송 라인(TL)은 자체적으로 저항 값(resistance value; RT), 커패시턴스 값(vapacitance value; CT; 도시되지 않음) 및 인덕턴스 값(inductance value; LT; 도시되지 않음)을 포함하는 임피던스 값을 가지고 있다.
이러한 전송 라인(TL)의 임피던스 값은 입/출력 버퍼들(10, 20)의 출력 버퍼들(11, 21)로부터 출력되는 신호에 많은 영향을 준다. 다시 말하면, 상기 출력 버퍼들(11, 21)의 출력 임피던스(RI/O) 값과 상기 전송 라인(TL)의 임피던스 값(RT)이 일치되지 않고, 전송 라인(TL)의 임피던스 값(RT)이 출력 버퍼들(11, 21)의 임피던스 값(RI/O)보다 작으면, 상기 출력 버퍼들(11, 21)로부터 출력되는 상기 출력 신호(Vout)는 상기 전송 라인(TL)의 높은 임피던스 값에 의해 반사(reflection)되는 출력 신호(Vout)의 손실이 발생되어, 결국 시스템의 신뢰도가 낮아지고 그리고 전류 소모가 증가되는 문제점이 발생된다.
이러한 입/출력 버퍼(10, 20)의 임피던스 값(RI/O)과 전송 선로(TL)의 임피던스 값(RT)을 일치시키기 위해 반도체 집적 회로(IC)의 출력 단자와 전송 선로(TL) 사이에 임피던스 조절용 저항을 직렬 또는 병렬로 연결시키는 방법이 사용된다. 그러나, 이러한 방법 또한 반도체 제조 공정 상에서 온도, 습도 등의 공정 변화와 그리고 동작(operation) 동안의 온도 등의 외부 변화에 의해 반도체 집적 회로(IC)를 이루는 소자들의 특성 값들과 저항의 특성 값이 가변되므로, 사실상 높은 효과를 나타내지 못한다.
본 발명의 목적은 전송 라인의 임피던스와 일치되는 임피던스를 가지는 반도체 장치를 제공하는 것이다.
도 1은 일반적인 반도체 집적 회로들 간의 연결 구성을 보여주는 회로도;
도 2는 본 발명에 따른 출력 임피던스 조절 회로의 구성을 보여주는 상세 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
1, 2 : 반도체 집적 회로 10, 20, 100 : 입/출력 버퍼
200 : 출력 임피던스 조절 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 및 제 2 반도체 집적 회로들 간을 전기적으로 연결하는 전송 라인을 포함하는 반도체 장치의 상기 제 1 및 제 2 반도체 집적 회로들 각각은, 입력 신호를 받아들이거나 출력 신호를 출력하는 입/출력 버퍼 및, 상기 입/출력 버퍼로부터의 상기 출력 신호를 받아들여서 상기 출력 신호의 임피던스 값이 상기 전송 라인의 임피던스 값과 일치되도록 조절하는 임피던스 조절 수단을 포함한다. 여기서, 상기 임피던스 조절 수단은 전원 전압을 받아들여서 소정의 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 출력 신호와 상기 기준 전압의 전압 레벨을 비교한 비교 신호를 발생하는 비교 회로와, 외부로부터의 클럭 신호 및 상기 비교 신호를 조합한 조합 신호를 발생하는 조합 회로와, 외부로부터의 리셋 신호에 응답해서 초기화되고 그리고 상기 조합 신호에 응답해서 순차적으로 활성화/비활성화되는 복수 개의 스위치 신호들을 발생하는 스위치 제어 회로와, 상기 출력 신호를 받아들이는 제 1 로드 회로와, 복수 개의 저항들이 직렬로 연결된 저항 스트링과, 상기 스위치 신호들에 응답해서 상기 제 1 로드 회로를 통해 전달되는 상기 출력 신호를 상기 저항 스트링의 저항의 일 단자로 선택적으로 전달하는 스위치 회로 및, 상기 저항 스트링을 통해 전달되는 상기 출력 신호를 상기 전송 라인으로 전달하는 제 2 로드 회로를 포함한다.
(작용)
이와 같은 장치에 의해서, 출력 버퍼의 출력 임피던스 값이 전송 선로의 임피던스 값과 일치되도록 조절됨으로써, 고속으로 전송되는 출력 신호의 손실이 방지되어 반도체 장치의 신뢰성이 높아진다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명에 따른 반도체 장치는 출력 버퍼(100) 및 출력 임피던스 조절 회로(200)를 포함한다. 상기 출력 임피던스 조절 회로(200)는 제 1 로드 회로(210), 스위치 제어 회로(220), 저항 스트링(230), 스위치 회로(240), 제 2 로드 회로(250), 기준 전압 발생 회로(260), 비교 회로(270) 및 조합 회로(280)를 포함하며, 상기 출력 버퍼(100)로부터의 출력 신호(Vout)의 임피던스 값이 전송 라인(TL)의 임피던스 값보다 낮을 경우에 상기 출력 신호(Vout)의 임피던스 값을 조절하여, 상기 전송 라인(TL)의 높은 임피던스 값에 의한 상기 출력 신호(Vout)의 상실을 방지함으로써, 고속으로 동작하는 반도체 장치의 신뢰성이 향상된다.
도 2를 참조하면, 본 발명에 따른 반도체 장치는 출력 버퍼(100) 및 출력 임피던스 조절 회로(200)를 포함한다. 상기 출력 버퍼(100)는 MOS 트랜지스터(NM6)를 포함한다. 물론, 도시되지는 않았지만, 상기 출력 버퍼(100)는 인버터로 구성된다. 상기 MOS 트랜지스터(NM6)는 전원 전압(VCC)과 상기 출력 임피던스 조절 회로(200)의 제 1 로드 회로(21)의 저항(Rdr)의 일 단자 사이에 형성된 전류 통로 및 출력 신호(Vout)에 의해 제어되는 게이트를 가진다.
상기 출력 임피던스 조절 회로(200)는 제 1 로드 회로(210), 스위치 제어 회로(220), 저항 스트링(230), 스위치 회로(240), 제 2 로드 회로(250), 기준 전압 발생 회로(260), 비교 회로(270) 및 조합 회로(280)를 포함한다. 상기 제 1 로드 회로(210)는 저항(Rdr)을 포함한다. 상기 저항(Rdr)의 일 단자는 상기 MOS 트랜지스터(NM6)의 소오스에 연결되고 그리고 타 단자는 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)의 드레인에 연결된다. 상기 스위치 제어 회로(220)는 쉬프트 레지스터(shift registor; SR)를 포함한다. 상기 쉬프트 레지스터(SR)의 입력 단자들은 외부로부터의 리셋 신호(reset signal; RST)와 상기 조합 회로(280)에 연결되고 그리고 출력 단자들은 상기 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)의 게이트에 연결된다.
상기 저항 스트링(230)은 직렬 연결된 저항들(R1, R2, R3, R4; 여기서, 저항들의 수는 회로 구성에 따라 가변되는 것은 물론이다.)을 포함한다. 상기 스위치 회로(240)는 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)을 포함한다. 상기 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5) 각각은 상기 제 1 로드 회로(210)의 저항(Rdr)의 타 단자와 상기 저항 스트링(230)의 저항들(R1, R2, R3, R4) 중 대응되는 저항(R) 사이에 형성되는 전류 통로 및 상기 스위치 제어 회로(220)의 대응되는 출력 단자에 연결되는 게이트를 가진다. 상기 제 2 로드 회로(250)는 저항(Resd)을 포함한다. 상기 저항(Resd)의 일 단자는 상기 저항 스트링(230)의 저항(R1)의 일 단자에 연결되고 그리고 타 단자는 전송 라인(TL)에 연결된다.
상기 기준 전압 발생 회로(260)는 저항들(Rref1, Rref2)을 포함한다. 상기 저항들(Rref1, Rref2)은 전원 전압(VCC)과 접지 전압(VSS) 사이에 직렬로 연결되며, 비교 회로(270)의 제 2 입력 단자에 공통으로 연결된 일 단자들을 가진다. 상기 비교 회로(270)의 제 1 입력 단자는 제 2 로드 회로(250)의 저항(Resd)의 타 단자에 연결되고, 제 2 입력 단자는 기준 전압 발생 회로(260)의 저항들(Rref1, Rref2)의 일 단자들에 공통으로 연결되고 그리고 출력 단자는 조합 회로(270)의 앤드 게이트(280)의 제 2 입력 단자에 연결된다. 상기 조합 회로(280)는 앤드 게이트(280)를 포함한다. 상기 앤드 게이트(280)의 제 1 입력 단자는 외부로부터의 클럭 신호(clock signal; CLK)을 받아들이고, 제 2 입력 단자는 상기 비교 회로(270)의 출력 단자에 연결되고 그리고 출력 단자는 상기 스위치 제어 회로(220)의 입력 단자에 연결된다.
이하, 도 2를 참조하여 본 발명에 따른 반도체 장치의 출력 임피던스 조절 동작이 상세하게 설명된다.
다시, 도 2를 참조하면, 본 발명에 따른 반도체 장치는 상기 출력 임피던스 조절 회로(200)를 가짐으로써, 출력 버퍼(100)로부터의 출력 신호(Vout)의 임피던스 값이 전송 라인(TL)의 임피던스 값과 일치되어, 전송 라인(TL)의 낮은 임피던스 값에 의해 발생되는 출력 신호(Vout)의 전송 손실이 방지된다. 이로써, 반도체 장치의 신뢰성이 향상된다.
우선, 상기 출력 버퍼(100)의 MOS 트랜지스터(NM6)를 통해 점차적으로 전원 전압(VCC) 레벨로 상승되는 출력 신호(Vout)가 상기 출력 임피던스 조절 회로(200)로 입력되고 그리고 상기 출력 신호(Vout)가 상기 출력 임피던스 조절 회로(200)로 입력될 때, 상기 스위치 제어 회로(220)로는 로직 하이 레벨(logic high level)의 리셋 신호(RST)가 입력된다고 가정하자. 상기 리셋 신호(RST)가 입력되면, 상기 스위치 제어 회로(220)는 로직 하이 레벨의 스위치 신호(SC1) 및 로직 로우 레벨(logic low level)의 스위치 신호들(SC2, SC3, SC4, SC5)을 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)로 출력한다.
상기 스위치 신호들(SC1, SC2, SC3, SC4, SC5)이 상기 스위치 회로(240)로 제공되면, 상기 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5) 중 MOS 트랜지스터(NM1)의 전류 통로는 로직 하이 레벨의 상기 스위치 신호(SC1)의 제어에 의해 도통되고 그리고 나머지 MOS 트랜지스터들(NM2, NM3, NM4, NM5)의 전류 통로들은 로직 로우 레벨의 상기 스위치 제어 신호들(SC2, SC3, SC4, SC5)의 제어에 의해 차단된다. 이로써, 상기 출력 버퍼(100)로부터의 출력 신호(Vout)는 저항 스트링(230)의 저항(R1)의 일 단자에 인가되어 제 2 로드 회로(250)의 저항(Resd)을 통해 전송 라인(TL)로 전달된다. 이때, 반도체 장치의 출력 패드(output pad) 즉, 노드(N1)에 인가되는 상기 출력 신호(Vout)의 출력 임피던스는 'Rdr + R1 + Resd'가 된다.
이때, 상기 기준 전압 발생 회로(260)는 전원 전압(VCC)보다 낮은 소정의 전압 레벨(예를 들어, VCC/2)을 가지는 기준 전압(Vref)을 발생하며, 상기 비교 회로(270)는 상기 기준 전압(Vref)과 상기 노드(N1)의 전압 레벨을 비교한 비교 신호(COM)를 출력한다. 만약, 노드(N1)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨을 초과하면, 상기 비교 회로(220)는 로직 하이 레벨의 비교 신호(COM)를 출력하고 그리고 노드(N1)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮으면, 상기 비교 회로(220)는 로직 로우 레벨의 비교 신호(COM)를 출력한다.
상기 조합 회로(280) 즉 앤드 게이트(280)는 상기 비교 회로(220)로부터의 비교 신호(COM)와 외부로부터의 클럭 신호(CLK)를 조합한 조합 신호(COMB)를 상기 스위치 제어 회로(220) 즉 쉬프트 레지스터(SR)로 제공한다. 상기 앤드 게이트(280)는 상기 비교 신호(COM)가 로직 하이 레벨 즉, 노드(N1)의 전압 레벨이 기준 전압(Vref) 레벨보다 높고 그리고 상기 클럭 신호(CLK)가 로직 하이 레벨일 때, 로직 하이 레벨의 상기 조합 신호(COMB)를 출력한다. 상기 스위치 제어 회로(220)는 상기 조합 신호(COMB)의 제어에 의해 로직 하이 레벨의 스위치 신호(SC2)와 로직 로우 레벨의 스위치 신호들(SC1, SC3, SC4, SC5)을 상기 스위치 회로(240)로 제공한다.
이로써, 스위치 회로(240)의 MOS 트랜지스터(NM2)의 전류 통로는 도통되고 그리고 나머지 MOS 트랜지스터들(NM1, NM3, NM4, NM5)의 전류 통로들은 차단되어, MOS 트랜지스터(NM1)를 통해 저항 스트링(230)의 저항(R1)의 일 단자에 인가되는 상기 출력 신호(Vout)는 MOS 트랜지스터(NM2)를 통해 저항(R2)의 일 단자로 쉬프트되어 인가된다. 이때, 상기 노드(N1)에 인가되는 출력 신호(Vout)의 출력 임피던스는 'Rdr + R1 + R2 + Resd'가 된다. 이와 같이, 상기 노드(N1)에 인가되는 출력 신호(Vout)의 전압 레벨이 상기 기준 전압(Vref) 레벨을 초과하면, 상기 스위치 제어 회로(220)로부터의 스위치 신호들(SC1, SC2, SC3, SC4, SC5)의 전압 레벨들이 순차적으로 로직 하이 레벨로 쉬프트되어, 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)이 순차적으로 턴-온(turn-on)된다.
이와 같이, 스위치 회로(240)의 MOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5)이 순차적으로 턴-온되면, 노드(N1)에 인가되는 출력 신호(Vout)의 출력 임피던스는 'Rdr + R1 + R2 + Resd'에서 'Rdr + R1 + R2 + R3 + Resd'로 그리고 'Rdr + R1 + R2 + R3 + Resd'에서 'Rdr + R1 + R2 + R3 + R4 + Resd'로 그리고 'Rdr + R1 + R2 + R3 + R4 + Resd'에서 'Rdr + R1 + R2 + R3 + R4 + R5 + Resd'로 순차적으로 높아진다. 즉, 전송 라인(TL)의 저항(Rext)에 의한 임피던스 값과 상기 반도체 장치의 출력 임피던스 값이 일치되려면, 노드(N1)의 전압 레벨이 상기 기준 전압(Vref)에 일치되어야 한다.
만약, 노드(N1)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높다면, 상기 반도체 장치의 출력 임피던스가 전송 라인(TL)의 임피던스 값보다 상대적으로 낮은 것이므로, 상기 출력 임피던스 조절 회로(200)는 상기 저항 스트링(230)의 저항 값을 조절하여 반도체 장치의 출력 임피던스 값을 조절한다. 그리고, 상기 노드(N1)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮거나 같다면, 상기 스위치 제어 회로(220)는 스위치 신호들(SC1, SC2, SC3, SC4, SC5)의 전압 레벨을 유지시키고, 이에 따라 상기 저항 스트링(230)의 저항 값이 유지되어, 반도체 장치의 출력 임피던스 값이 유지되어 출력 임피던스 조절 동작이 완료된다.
상기한 바와 같이, 출력 버퍼(100)의 출력 임피던스 값이 출력 임피던스 조절 회로(200)에 의해서 가변됨으로써, 고속으로 전송되는 출력 신호(Vout)의 손실이 방지되고, 이에 따라 반도체 장치의 신뢰성이 높아진다.
이상에서, 본 발명에 따른 반도체 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 출력 버퍼의 출력 임피던스 값이 전송 선로의 임피던스 값과 일치되도록 조절됨으로써, 고속으로 전송되는 출력 신호의 손실이 방지되어 반도체 장치의 신뢰성이 높아진다.

Claims (2)

  1. 제 1 및 제 2 반도체 집적 회로들 간을 전기적으로 연결하는 전송 라인을 포함하는 반도체 장치에 있어서:
    상기 제 1 및 제 2 반도체 집적 회로들 각각은,
    입력 신호를 받아들이거나 출력 신호를 출력하는 입/출력 버퍼 및,
    상기 입/출력 버퍼로부터의 상기 출력 신호를 받아들여서 상기 출력 신호의 임피던스 값이 상기 전송 라인의 임피던스 값과 일치되도록 조절하는 임피던스 조절 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 임피던스 조절 수단은,
    전원 전압을 받아들여서 소정의 전압 레벨을 가지는 기준 전압을 발생하는 기준 전압 발생 회로와,
    상기 출력 신호와 상기 기준 전압의 전압 레벨을 비교한 비교 신호를 발생하는 비교 회로와,
    외부로부터의 클럭 신호 및 상기 비교 신호를 조합한 조합 신호를 발생하는 조합 회로와,
    외부로부터의 리셋 신호에 응답해서 초기화되고 그리고 상기 조합 신호에 응답해서 순차적으로 활성화/비활성화되는 복수 개의 스위치 신호들을 발생하는 스위치 제어 회로와,
    상기 출력 신호를 받아들이는 제 1 로드 회로와,
    복수 개의 저항들이 직렬로 연결된 저항 스트링과,
    상기 스위치 신호들에 응답해서 상기 제 1 로드 회로를 통해 전달되는 상기 출력 신호를 상기 저항 스트링의 저항의 일 단자로 선택적으로 전달하는 스위치 회로 및,
    상기 저항 스트링을 통해 전달되는 상기 출력 신호를 상기 전송 라인으로 전달하는 제 2 로드 회로를 포함하는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100627944B1 (ko) * 2001-08-29 2006-09-22 자링크 세미컨덕터, 인크 통신시스템에서 서브밴드 에코 위치 탐지 및 더블토크검출 장치 및 방법
KR100652398B1 (ko) * 2005-02-01 2006-12-01 삼성전자주식회사 출력 임피던스회로 및 이를 적용한 출력버퍼회로
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100627944B1 (ko) * 2001-08-29 2006-09-22 자링크 세미컨덕터, 인크 통신시스템에서 서브밴드 에코 위치 탐지 및 더블토크검출 장치 및 방법
KR100652398B1 (ko) * 2005-02-01 2006-12-01 삼성전자주식회사 출력 임피던스회로 및 이를 적용한 출력버퍼회로
US7471109B2 (en) 2005-02-01 2008-12-30 Samsung Electronics Company, Ltd. Output impedance circuit and output buffer circuit including the same
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로

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