KR20000076811A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 공정을 단순화시키는 동시에 반도체 칩의 고밀도화 및 박형화(薄型化)를 실현할 수 있는 반도체 장치 및 제조 방법을 제공한다.The present invention provides a semiconductor device and a manufacturing method which can simplify the manufacturing process of the semiconductor device and at the same time realize the high density and thinning of the semiconductor chip.
반도체 장치는 기판과, 집적 회로를 가지는 반도체 칩으로 이루어진다. 반도체 칩은 제1 표면이 상기 기판에 접합되고 다른 표면에 외부와 접속되는 전극부를 가진다. 밀봉층은 상기 반도체 칩의 측벽 및 다른 표면 상에 형성되며 상기 반도체 칩의 상기 전극부가 형성되어 있는 부위에 개구를 가진다. 배선 패턴은 상기 반도체 칩의 상기 전극부와 접속하기 위해 상기 개구 내 및 상기 밀봉층 상에 형성된다. 이로 인해, 상기 반도체 장치의 제조 방법도 설명된다.The semiconductor device comprises a substrate and a semiconductor chip having an integrated circuit. The semiconductor chip has an electrode portion having a first surface bonded to the substrate and connected to the outside on the other surface. The sealing layer is formed on the sidewalls and the other surface of the semiconductor chip and has an opening in a portion where the electrode portion of the semiconductor chip is formed. A wiring pattern is formed in the opening and on the sealing layer to connect with the electrode portion of the semiconductor chip. For this reason, the manufacturing method of the said semiconductor device is also demonstrated.
Description
본 발명은 반도체 장치 및 그 제조 방법, 특히 기판에 내장된 칩 사이즈 패키지에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, in particular a chip size package embedded in a substrate.
근래 휴대 전화나 이른 바 모바일 기기(mobile apparatus) 등의 PHS(Personal Handyphone System；PHS)나 PDA(Personal Digital Assistant；PDA)라는 정보 기기가 개발되어 있다. 이러한 전자 기기는 사용자가 휴대하기 편리하도록 소형화, 경량화가 진행되고 있다.In recent years, information devices such as PHS (Personal Handyphone System; PHS) and PDA (Personal Digital Assistant; PDA) such as mobile phones and so-called mobile devices have been developed. Such electronic devices are being miniaturized and lightened to be convenient for the user to carry.
따라서, 이 전자 기기를 구성하는 LSI(large scale integrated circuit；LSI) 칩에서도 소형화, 고밀도화 및 경량화가 요구되게 되어, LSI가 형성된 반도체 칩과 대략 동등한 크기로 마더 보드(mother board) 등에 실장(實裝)할 수 있는 칩 사이즈 패키지(chip-size package；CSP)가 제안되어 있다.Therefore, the LSI (large scale integrated circuit; LSI) chip constituting the electronic device is required to be miniaturized, high density, and lightweight, and is mounted on a motherboard or the like with a size substantially the same as that of a semiconductor chip on which an LSI is formed. A chip-size package (CSP) is proposed.
도 9는 종래의 반도체 장치의 일례를 도시한 단면도이며 도 9를 참조하여 반도체 장치(1)에 대해 설명한다.FIG. 9 is a cross-sectional view showing an example of a conventional semiconductor device, and the semiconductor device 1 will be described with reference to FIG. 9.
도 9의 반도체 장치(1)는 기판(2), 반도체 칩(다이(die))(3), 배선(4), 밀봉층(encapsulating layer)(5) 등을 가지고 있다. 기판(2)에는 전극부(2a)가 형성되어 있고 이 전극부(2a)에 의해 기판(2)과 반도체 칩(3) 및 기판(2)과 외부의 전기적 접속이 이루어진다. 반도체 칩(3)은 수동 소자(passive element)나 능동 소자(active element)로 이루어지는 집적 회로가 형성되어 있고, 기판(2) 상에 예를 들면 접착제를 사용하여 접착되어 있다. 반도체 칩(3)과 기판(2)은 배선(4)을 통하여 전기적으로 접속되어 있다.The semiconductor device 1 of FIG. 9 has a substrate 2, a semiconductor chip (die) 3, a wiring 4, an encapsulating layer 5, and the like. The electrode part 2a is formed in the board | substrate 2, and the electrode part 2a makes external electrical connection with the board | substrate 2, the semiconductor chip 3, and the board | substrate 2. As shown in FIG. The semiconductor chip 3 is formed with an integrated circuit composed of a passive element or an active element, and is bonded to the substrate 2 using, for example, an adhesive. The semiconductor chip 3 and the board | substrate 2 are electrically connected through the wiring 4.
다음에, 도 9에 도시한 반도체 장치(1)의 제조 방법의 일례에 대해 설명한다.Next, an example of the manufacturing method of the semiconductor device 1 shown in FIG. 9 is demonstrated.
먼저 웨이퍼 상에 집적 회로가 형성되고 이 웨이퍼가 소정 크기로 다이싱(절단)되어 반도체 칩(3)이 형성된다(반도체 칩 제조 공정).First, an integrated circuit is formed on a wafer, and the wafer is diced (cut) into a predetermined size to form a semiconductor chip 3 (semiconductor chip manufacturing process).
한편, 이 반도체 칩(3)을 탑재하는 기판(2)이 미세 관통공 구성(fine through-hole fabrication), 플레이팅(plating), 에칭(ethching) 등을 실시함으로써 제작된다(기판 제조 공정).On the other hand, the substrate 2 on which the semiconductor chip 3 is mounted is produced by performing fine through-hole fabrication, plating, etching, or the like (substrate manufacturing process).
그리고 이 반도체 칩(3)이 기판(2) 상에 접착제에 의해 접착되고, 반도체 칩(3)과 기판(2)의 전극부(2a)에 배선(4)이 접속된다. 그후 반도체 칩(3) 상에 수지 등을 충전하고 밀봉하여 기판(2)을 소정 크기로 절단함으로써, 반도체 장치(1)가 완성된다(본딩 공정).The semiconductor chip 3 is bonded to the substrate 2 with an adhesive, and the wiring 4 is connected to the semiconductor chip 3 and the electrode portion 2a of the substrate 2. Thereafter, the semiconductor device 1 is completed by bonding a resin or the like on the semiconductor chip 3 and sealing it to cut the substrate 2 to a predetermined size (bonding step).
전술한 방법에서는, 반도체 칩 제조 공정과 기판 제조 공정이 각각 별도로 존재하고 있다. 이로 인해, 반도체 칩 제조 공정의 작업 시간 및 제조 코스트와 기판 제조 공정의 작업 시간 및 제조 코스트가 별도로 필요하게 되어, 반도체 장치의 제조 코스트가 높아지고 작업 시간이 길어진다는 문제가 있다.In the above-described method, the semiconductor chip manufacturing process and the substrate manufacturing process exist separately. For this reason, the working time and manufacturing cost of a semiconductor chip manufacturing process, and the working time and manufacturing cost of a board | substrate manufacturing process are needed separately, and there exists a problem that manufacturing cost of a semiconductor device becomes high and working time becomes long.
한편, 최근 웨이퍼 레벨 CSP(wafer level CSP)로 불리는 새로운 반도체 장치의 제조 방법이 제안되어 있다. 이것은 웨이퍼 프로세스의 최종 공정으로서 밀봉층의 형성 및 전극 형성이 이루어지고, 그후 웨이퍼를 다이싱하여 CSP로서의 반도체 장치(1)가 완성되는 방법이다. 이 방법에 의하면, 제조 코스트나 작업 시간의 감소를 도모할 수 있다.On the other hand, a method of manufacturing a new semiconductor device called a wafer level CSP has recently been proposed. This is a method in which the sealing layer is formed and the electrode is formed as a final step of the wafer process, and then the wafer is diced to complete the semiconductor device 1 as a CSP. According to this method, manufacturing cost and work time can be reduced.
그러나, 웨이퍼 상에서 전극을 형성하기 때문에, 반도체 칩(3)의 크기에 의해 배치할 수 있는 전극의 수가 제한된다는 문제가 있다. 즉, 반도체 칩(3)의 크기에 비해 전극의 수가 많은 경우에는 전극을 배치할 수 없어 고집적화된 CSP로서는 사용할 수 없다는 문제가 있다.However, since the electrodes are formed on the wafer, there is a problem that the number of electrodes that can be arranged is limited by the size of the semiconductor chip 3. That is, when the number of electrodes is large compared with the size of the semiconductor chip 3, there is a problem that the electrodes cannot be disposed and cannot be used as a highly integrated CSP.
따라서 본 발명은 상기 과제를 해소하여, 반도체 장치의 제조를 효율화시키는 동시에 반도체 칩의 고밀도화 및 박형화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can solve the above-mentioned problems, improve the manufacturing of the semiconductor device, and at the same time realize the high density and thinning of the semiconductor chip.
도 1은 본 발명의 반도체 장치의 바람직한 실시예를 도시한 단면도.1 is a cross-sectional view showing a preferred embodiment of the semiconductor device of the present invention.
도 2 (A) 내지 2 (D)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도.2 (A) to 2 (D) are process drawings showing a preferred embodiment of the method for manufacturing a semiconductor device of the present invention.
도 3 (A) 및 3 (B)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도.3 (A) and 3 (B) are process drawings showing a preferred embodiment of the method for manufacturing a semiconductor device of the present invention.
도 4 (A) 내지 4 (C)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도.4 (A) to 4 (C) are process drawings showing a preferred embodiment of the method for manufacturing a semiconductor device of the present invention.
도 5 (A) 및 5 (B)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도.5 (A) and 5 (B) are process drawings showing a preferred embodiment of the method for manufacturing a semiconductor device of the present invention.
도 6 (A) 및 6 (B)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도.6 (A) and 6 (B) are process drawings showing a preferred embodiment of the method for manufacturing a semiconductor device of the present invention.
도 7 (A) 내지 7 (D)는 본 발명의 반도체 장치의 제조 방법의 다른 실시예를 도시한 공정도.7A to 7D are process drawings showing another embodiment of the method for manufacturing a semiconductor device of the present invention.
도 8 (A) 내지 8 (E)는 본 발명의 반도체 장치의 제조 방법의 또 다른 실시예를 도시한 공정도.8A to 8E are process drawings showing still another embodiment of the method for manufacturing a semiconductor device of the present invention.
도 9는 종래의 반도체 장치의 일례를 도시한 단면도.9 is a cross-sectional view showing an example of a conventional semiconductor device.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10：반도체 장치(CSP), 11：기판, 12：반도체 칩, 12c：전극부, 13：밀봉층, 13a：절연층, 13b：방열층, 14：배선층, 15：외부 단자, 16：접착 부재, 17：배선 보호층, 18：개구, 20：도전체DESCRIPTION OF SYMBOLS 10 Semiconductor device (CSP), 11: board | substrate, 12: semiconductor chip, 12c: electrode part, 13: sealing layer, 13a: insulating layer, 13b: heat radiation layer, 14: wiring layer, 15: external terminal, 16: adhesive member 17: wiring protective layer, 18: opening, 20: conductor
이 때문에, 본 발명의 일 양상에 의하면, 기판,For this reason, according to one aspect of the present invention,
집적 회로를 가지며 반도체 칩의 제1 표면에서 상기 기판에 접합되고 상기 제1 표면과 대향하는 반도체 칩의 제2 표면 상에 외부와 전기적으로 접속하기 위한 전극부를 가지는 반도체 칩,A semiconductor chip having an integrated circuit and having an electrode portion electrically connected to the outside on a second surface of the semiconductor chip which is bonded to the substrate at a first surface of the semiconductor chip and faces the first surface,
상기 반도체 칩을 밀봉(encapsulating)하기 위해 상기 반도체 칩의 측벽 및 제2 표면 상에 형성되며 상기 반도체 칩의 전극부가 형성되어 있는 부위에 개구(opening)를 가지는 밀봉층(encapsulating layer), 및An encapsulating layer formed on the sidewalls and the second surface of the semiconductor chip for encapsulating the semiconductor chip and having an opening in a portion where an electrode portion of the semiconductor chip is formed, and
상기 반도체 칩의 전극부와 전기적으로 접속하기 위해 상기 개구 내 및 상기 밀봉층 상에 형성되는 배선 패턴(wiring pattern)Wiring pattern formed in the opening and on the sealing layer for electrically connecting with the electrode portion of the semiconductor chip.
을 포함하는 반도체 장치가 제공된다.There is provided a semiconductor device comprising a.
상기 본 발명의 일 양상에 의하면, 반도체 칩의 전극부의 배열이 배선 패턴에 의해 소정 패턴으로 재배치되게 된다. 즉, 반도체 칩의 전극 패턴이 외부와 배선되기 쉽도록 형성되게 된다. 또 기판은 반도체 칩이 내장된 상태에서 제조되고 있으므로, 반도체 칩에서의 온도 사이클에 의한 스트레스가 경감된다.According to one aspect of the present invention, the arrangement of the electrode portion of the semiconductor chip is rearranged in a predetermined pattern by the wiring pattern. That is, the electrode pattern of the semiconductor chip is formed to be easily wired to the outside. Moreover, since the board | substrate is manufactured in the state in which the semiconductor chip was embedded, the stress by the temperature cycle in a semiconductor chip is reduced.
전술한 반도체 장치의 구성에서, 상기 반도체 장치는 상기 반도체 칩의 측벽에 형성되어 있으며 상기 반도체 칩으로부터 발생하는 열을 외부로 방출하기 위한 방열층(heat dissipation layer)을 포함하는 밀봉층이 형성된 반도체 칩을 가질 수도 있다..In the above-described configuration of the semiconductor device, the semiconductor device is formed on the sidewall of the semiconductor chip and the semiconductor chip is formed with a sealing layer including a heat dissipation layer for dissipating heat generated from the semiconductor chip to the outside May have
상기 구성에 따르면, 반도체 칩이 동작함으로써 발생하는 열을 방열층이 효과적으로 외부로 방출함으로써 반도체 칩의 성능 저하를 방지한다.According to the above configuration, the heat dissipation layer effectively radiates heat generated by the operation of the semiconductor chip to the outside, thereby preventing performance degradation of the semiconductor chip.
또, 상기 배선 패턴 상에는 상기 배선 패턴을 보호하기 위한 배선 보호층(wire-protection layer)이 형성될 수도 있다.In addition, a wire-protection layer may be formed on the wiring pattern to protect the wiring pattern.
상기 구성에 따르면, 배선 보호층이 배선 패턴을 덮도록 형성되어 있어 배선 파손(wire-breakage) 등에 의한 반도체 장치의 불량 발생을 방지할 수도 있다.According to the above structure, the wiring protection layer is formed so as to cover the wiring pattern, so that the occurrence of defects in the semiconductor device due to wire-breakage or the like can be prevented.
본 발명의 다른 양상에서, 내부에 집적 회로를 가지는 반도체 칩을 반도체 칩의 제1 표면에서 기판에 접합하는 단계,In another aspect of the invention, bonding a semiconductor chip having an integrated circuit therein to a substrate at a first surface of the semiconductor chip,
상기 반도체 칩의 측벽 및 상기 반도체 칩의 제1 표면과 대향하는 제2 표면 상에 상기 반도체 칩을 밀봉하기 위한 밀봉층을 형성하는 단계,Forming a sealing layer for sealing the semiconductor chip on sidewalls of the semiconductor chip and on a second surface opposite the first surface of the semiconductor chip,
상기 밀봉층에서 상기 반도체 칩의 제2 표면 상에 형성되어 있는 전극부 부위에 개구를 형성하는 단계, 및Forming an opening in an electrode portion portion formed on the second surface of the semiconductor chip in the sealing layer, and
상기 개구 내 및 상기 밀봉층 상에 도전 물질로 이루어지는 배선층을 소정 패턴으로 형성하는 단계Forming a wiring layer made of a conductive material in the opening and on the sealing layer in a predetermined pattern;
를 포함하는 반도체 장치의 제조 방법이 제공된다.A method for manufacturing a semiconductor device is provided.
상기 반도체 장치의 제조 방법에서, 반도체 장치는 극소 가공 기술(micro-fabrication technique), 플레이팅 및 에칭 등의 기판 제조 기술을 이용하여 반도체 칩을 밀봉하는 밀봉층 및 반도체 칩과 외부 단자를 전기적으로 접속하는 배선층을 형성한다. 또 반도체 칩의 전극부는 배선층에 의해 소정 패턴으로 형성된다.In the method of manufacturing the semiconductor device, the semiconductor device electrically connects the semiconductor chip and an external terminal with a sealing layer that seals the semiconductor chip using a substrate manufacturing technique such as micro-fabrication technique, plating and etching. A wiring layer is formed. The electrode portion of the semiconductor chip is formed in a predetermined pattern by the wiring layer.
이에 따라서, 기판을 제조하는 공정과 반도체 칩을 밀봉(내장)하는 공정을 동시에 행하면서 반도체 장치를 제조할 수 있다.Thereby, a semiconductor device can be manufactured, carrying out the process of manufacturing a board | substrate, and the process of sealing (embedding) a semiconductor chip simultaneously.
상기 반도체 장치의 제조 방법은 상기 배선층 상에는 상기 배선층을 보호하기 위해 배선 보호층을 형성하는 단계를 추가로 포함할 수도 있다.The method of manufacturing the semiconductor device may further include forming a wiring protection layer on the wiring layer to protect the wiring layer.
상기 반도체 장치의 제조 방법에서, 상기 배선층을 형성하는 단계는 상기 개구에 수지(resin)로 이루어지는 도전 물질 또는 수지로 이루어지며 탄력성을 가지는 도전 물질을 충전시키는 단계와, 상기 밀봉층 상에 상기 배선층을 형성하는 단계를 포함할 수도 있다.In the method of manufacturing the semiconductor device, the forming of the wiring layer may include filling the opening with a conductive material made of resin or a conductive material made of resin and having elasticity, and forming the wiring layer on the sealing layer. It may also comprise the step of forming.
상기 반도체 장치의 제조 방법에서, 상기 밀봉층을 형성하는 단계는 상기 반도체 칩의 측벽에 상기 반도체 칩으로부터 발생하는 열을 외부로 방출하기 위한 방열층을 형성하는 단계와, 상기 반도체 칩 및 상기 방열층 상에 절연층을 형성하는 단계를 포함할 수도 있다.In the method of manufacturing the semiconductor device, the forming of the sealing layer may include forming a heat dissipation layer on the sidewall of the semiconductor chip for dissipating heat generated from the semiconductor chip to the outside, the semiconductor chip and the heat dissipation layer. It may include forming an insulating layer on.
본 발명의 또 다른 양상에서, 내부에 집적 회로를 가지는 반도체 칩을 반도체 칩의 제1 표면에서 기판에 접합하는 단계,In another aspect of the invention, bonding a semiconductor chip having an integrated circuit therein to a substrate at a first surface of the semiconductor chip,
상기 반도체 칩의 측벽 및 상기 반도체 칩의 제1 표면과 대향하는 제2 표면 상에 상기 반도체 칩을 밀봉하기 위한 밀봉층을 형성하는 단계,Forming a sealing layer for sealing the semiconductor chip on sidewalls of the semiconductor chip and on a second surface opposite the first surface of the semiconductor chip,
상기 반도체 칩을 외부와 전기적으로 접속시키기 위해 상기 절연층 상에 도전 물질로 이루어지는 배선층을 형성하는 단계,Forming a wiring layer made of a conductive material on the insulating layer to electrically connect the semiconductor chip with an outside;
상기 밀봉층 및 상기 배선층에서 상기 반도체 칩의 제2 표면 상에 형성되어 있는 전극부 부위에 개구를 형성하는 단계, 및Forming openings in the electrode portion portions formed on the sealing layer and the wiring layer on the second surface of the semiconductor chip, and
상기 배선층으로부터 상기 개구 내에 형성된 도전 물질을 포함하는 소정 배선 패턴을 형성하는 단계Forming a predetermined wiring pattern including a conductive material formed in the opening from the wiring layer
를 포함하는 반도체 장치의 제조 방법이 제공된다.A method for manufacturing a semiconductor device is provided.
[실시예]EXAMPLE
이하, 본 발명의 바람직한 실시예를 첨부 도면에 따라 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
그리고 이하에 설명하는 실시예는 본 발명의 바람직한 구체예이기 때문에, 기술적으로 바람직한 여러 한정이 부가되어 있지만, 본 발명의 범위는 이하의 설명에서 특별히 본 발명을 한정하는 취지의 기재가 없는 한 이러한 형태로 한정되지 않는다.And since the Example described below is a preferable specific example of this invention, although various technically preferable limitations are added, the scope of the present invention is this aspect unless the meaning of limiting this invention in particular in the following description is limited. It is not limited to.
도 1은 본 발명의 반도체 장치의 바람직한 실시예를 도시한 단면도이며 도 1을 참조하여 반도체 장치(10)에 대해 설명한다.FIG. 1 is a cross-sectional view showing a preferred embodiment of the semiconductor device of the present invention. Referring to FIG. 1, the semiconductor device 10 will be described.
도 1의 반도체 장치(10)는 기판(11), 반도체 칩(다이)(12), 밀봉층(13), 배선 패턴(14a), 외부 단자(15) 등을 가지고 있다. 기판(11)은 예를 들면 동박(銅箔) 등으로 이루어지는 방열층(11a)과, 예를 들면 수지 판(resin sheet)으로 이루어지는 절연층(11b)으로 이루어져 있다. 방열층(11a)은 반도체 칩(12)으로부터 발생하는 열을 외부로 방출하는 것이며, 절연층(11b)은 반도체 칩(12)과 기판(11)을 전기적으로 절연시키는 것이다.The semiconductor device 10 of FIG. 1 has a substrate 11, a semiconductor chip (die) 12, a sealing layer 13, a wiring pattern 14a, an external terminal 15, and the like. The board | substrate 11 consists of the heat dissipation layer 11a which consists of copper foil etc., for example, and the insulating layer 11b which consists of resin sheets, for example. The heat dissipation layer 11a emits heat generated from the semiconductor chip 12 to the outside, and the insulating layer 11b electrically insulates the semiconductor chip 12 from the substrate 11.
절연층(11b) 상에는 접착 부재(16)가 설치되어 있고 접착 부재(16)는 반도체 칩(12)을 기판(11)에 접합시킨다. 반도체 칩(12)은 웨이퍼 상에 능동소자나 수동 소자 등의 집적 회로가 형성된 것이며, 다른 표면(another surface)(12b)에 외부와 전기적 접속을 행하기 위한 전극부(12c)가 형성되어 있다.An adhesive member 16 is provided on the insulating layer 11b, and the adhesive member 16 bonds the semiconductor chip 12 to the substrate 11. The semiconductor chip 12 is formed with an integrated circuit such as an active element or a passive element on a wafer, and an electrode portion 12c for electrical connection with the outside is formed on another surface 12b.
반도체 칩(12)의 측벽 및 다른 표면(12b)을 덮도록 밀봉층(13)이 형성되어 있고, 밀봉층(13)은 예를 들면 방열층(13a)과 절연층(13b)으로 이루어져 있다. 방열층(13a)은 반도체 칩(12)의 측벽 측에 동박 등의 열 도전성이 우수한 재료로 형성되어 있다. 이에 따라서, 반도체 칩(12)에서 발생한 열을 외부로 효과적으로 방출할 수 있다.The sealing layer 13 is formed so that the side wall of the semiconductor chip 12 and the other surface 12b may be covered, and the sealing layer 13 consists of the heat radiation layer 13a and the insulating layer 13b, for example. The heat dissipation layer 13a is formed of the material excellent in thermal conductivity, such as copper foil, in the side wall side of the semiconductor chip 12. Accordingly, heat generated in the semiconductor chip 12 can be effectively released to the outside.
절연층(13b)은 반도체 칩(12)의 다른 표면(12b)을 덮도록 형성되어 있고, 반도체 칩(12)의 각 전극부(12c)가 쇼트(short circuit)되는 것을 방지하고 있다. 절연층(13b)에서 반도체 칩(12)의 전극부(12c)가 형성되어 있는 부위에는 개구(18)가 에칭 등에 의해 형성되어 있다.The insulating layer 13b is formed so that the other surface 12b of the semiconductor chip 12 may be covered, and the short circuit of each electrode part 12c of the semiconductor chip 12 is prevented. The opening 18 is formed in the insulating layer 13b where the electrode portion 12c of the semiconductor chip 12 is formed by etching or the like.
개구(18) 및 절연층(13b) 상에는 배선 패턴(14a)이 적층되어 있다. 배선 패턴(14a)은 반도체 칩(12)과 외부 단자(15)를 전기적으로 접속하는 것이다.The wiring pattern 14a is laminated on the opening 18 and the insulating layer 13b. The wiring pattern 14a electrically connects the semiconductor chip 12 and the external terminal 15.
배선 패턴은 반도체 칩(12)에서의 전극부(12c)의 배열을 재배치하는 것이다. 이에 따라서, 종래의 반도체 칩과 비교하여 반도체 칩(12)의 크기에 의해 배치될 전극부(12c)의 수에 대한 제한이 완화되게 된다. 즉, 예를 들면 반도체 칩(12)의 크기에 비해 배치될 전극부(12c)의 수가 많은 경우에는 배선 패턴(14a)에 의해 반도체 칩(12)의 전극부(12c)를 배열을 재배치시킴으로써, 반도체 칩(12)의 핀 피치(pin pitch)가 실질적으로 넓어지게 되어 각 전극부(12c)와 각 외부 단자(15)를 각각 확실하게 전기적으로 접속할 수 있다.The wiring pattern is to rearrange the arrangement of the electrode portions 12c in the semiconductor chip 12. Accordingly, the restriction on the number of electrode portions 12c to be arranged is relaxed by the size of the semiconductor chip 12 as compared with the conventional semiconductor chip. That is, for example, when the number of the electrode portions 12c to be arranged is larger than the size of the semiconductor chip 12, the electrode portions 12c of the semiconductor chips 12 are rearranged by the wiring pattern 14a. The pin pitch of the semiconductor chip 12 becomes substantially wider, and each electrode portion 12c and each external terminal 15 can be electrically connected reliably.
또 배선 패턴(14a)은 절연 재료로 이루어지는 배선 보호층(17)에 의해 보호되어 있고 이 배선 보호층(17) 상에 외부 단자(15)가 형성되어 있다.The wiring pattern 14a is protected by a wiring protection layer 17 made of an insulating material, and an external terminal 15 is formed on the wiring protection layer 17.
도 2 (A) 내지 2 (D)는 본 발명의 반도체 장치의 제조 방법의 바람직한 실시예를 도시한 공정도이며 도 2 (A) 내지 2 (D)를 참조하여 반도체 장치의 제조 방법의 일례에 대해 설명한다.2A to 2D are process drawings showing a preferred embodiment of the semiconductor device manufacturing method of the present invention, with reference to FIGS. 2A to 2D for an example of a manufacturing method of the semiconductor device. Explain.
먼저 방열층(11a)과 절연층(11b)을 가지는 기판(11)이 제작된다.First, the board | substrate 11 which has the heat radiation layer 11a and the insulating layer 11b is produced.
그리고 도 2 (A)에 도시한 바와 같이, 기판(11) 상에 접착 부재(16) 및 방열층(13a)이 형성된다. 이때, 방열층(13a)은 탑재될 반도체 칩(12)과 대략 동일한 폭을 가지는 개구가 형성되어 있고 이 개구에 접착 부재(16)가 충전된다.As shown in FIG. 2A, an adhesive member 16 and a heat dissipation layer 13a are formed on the substrate 11. At this time, the heat dissipation layer 13a has an opening having substantially the same width as the semiconductor chip 12 to be mounted, and the opening is filled with the adhesive member 16.
그후, 도 2 (B)에 도시한 바와 같이, 접착 부재(16) 상에 반도체 칩(12)의 표면(12a)이 소정 위치에 배치된다. 그리고 기판(11)이 가열되면 접착 부재(16)가 고화(固化)되어 반도체 칩(12)이 기판(11) 상에 접합된다.Thereafter, as shown in FIG. 2B, the surface 12a of the semiconductor chip 12 is disposed at a predetermined position on the adhesive member 16. When the substrate 11 is heated, the adhesive member 16 is solidified and the semiconductor chip 12 is bonded onto the substrate 11.
다음에 도 2 (C)에 도시한 바와 같이, 반도체 칩(12) 상에 절연층(13b)이 형성된다. 이때 절연층(13b)의 두께는 반도체 칩(12)의 전극부(12c)의 피치, 반도체 칩(12)의 특성 및 후술하는 절연층(13b)의 개구 방법을 고려하여 최적화된다.Next, as shown in FIG. 2C, an insulating layer 13b is formed on the semiconductor chip 12. At this time, the thickness of the insulating layer 13b is optimized in consideration of the pitch of the electrode portion 12c of the semiconductor chip 12, the characteristics of the semiconductor chip 12, and the opening method of the insulating layer 13b described later.
그리고, 도 2 (D)에 도시한 바와 같이, 반도체 칩(12)에 형성되어 있는 전극부(12c) 상의 절연층(13b)에 개구(18)가 형성된다. 개구(18)를 형성하는 방법으로는 예를 들면 절연층(13b)이 감광성 수지(photosensitive resin)에 의해 형성된 후 포토레지스트층(photoresist layer)을 에칭하는 방법 또는 레이저광을 조사(照射)하는 방법 등을 들 수 있다.As shown in FIG. 2D, an opening 18 is formed in the insulating layer 13b on the electrode portion 12c formed in the semiconductor chip 12. As a method of forming the opening 18, for example, after the insulating layer 13b is formed of photosensitive resin, a method of etching a photoresist layer or a method of irradiating laser light. Etc. can be mentioned.
도 3 (A)에 도시한 바와 같이, 개구(18)를 가지는 절연층(13b) 상으로부터 예를 들면 동박 등의 도전막이 플레이팅이나 진공 증착(vacuum evaporation) 등의 박막 형성 기술에 의해 성층(成層)되어 배선층(14)이 형성된다. 그리고 도 3 (B)에 도시한 바와 같이 이 배선층(14)이 예를 들면 포토리소그래피 및 에칭에 의해 소정 패턴으로 형성된다.As shown in Fig. 3A, a conductive film such as copper foil is formed on the insulating layer 13b having the opening 18 by a thin film forming technique such as plating or vacuum evaporation. The wiring layer 14 is formed. As shown in Fig. 3B, the wiring layer 14 is formed in a predetermined pattern by, for example, photolithography and etching.
그후 도 4 (A)에 도시한 바와 같이, 배선층(14) 상으로부터 배선 보호층(17) 및 외부 단자용 층(15)이 형성된다. 구체적으로는 배선 보호층(17)과 외부 단자용 층(15)이 적층되어 형성되어 있고, 외부 단자용 층(15)에는 배선 보호층(17)을 관통하고 있는 돌기부(15a)가 형성되어 있다. 그리고, 도 4 (B)에 도시한 바와 같이, 이 돌기부(15a)가 배선층(14)에 관통됨으로써 외부 단자용 층(15)과 배선층(14)이 전기적으로 접속되는 동시에, 배선층(14) 상에 배선 보호층(17)이 형성된다(Buriet Bump Interconnection Technology；B2it 공법).Thereafter, as shown in Fig. 4A, the wiring protection layer 17 and the external terminal layer 15 are formed on the wiring layer 14. Specifically, the wiring protection layer 17 and the external terminal layer 15 are laminated and formed, and the external terminal layer 15 is formed with a projection 15a penetrating the wiring protection layer 17. . As shown in FIG. 4B, the protrusion 15a penetrates through the wiring layer 14 so that the external terminal layer 15 and the wiring layer 14 are electrically connected to each other, and on the wiring layer 14. The wiring protection layer 17 is formed in (Buriet Bump Interconnection Technology; B2it method).
마지막으로 도 4 (C)에 도시한 바와 같이, 외부 단자용 층(15)이 포토리소그래피 및 에칭 등에 의해 소정 패턴으로 형성되는 동시에, 개개의 반도체 칩(12)으로 절단되면 반도체 장치(CSP)(10)가 완성된다.Finally, as shown in Fig. 4C, when the external terminal layer 15 is formed in a predetermined pattern by photolithography, etching, or the like, and cut into individual semiconductor chips 12, the semiconductor device CSP ( 10) is completed.
그리고, 도 3 (A)의 배선층(14)의 형성 및 배선층(14)과 반도체 칩(12)의 전기적 접속은 도 5 (A) 및 5 (B)에 도시한 바와 같은 방법을 이용할 수도 있다.Incidentally, the method as shown in Figs. 5A and 5B may be used for the formation of the wiring layer 14 and the electrical connection between the wiring layer 14 and the semiconductor chip 12 in Fig. 3A.
도 5 (A)에서 절연층(13b)에 형성된 개구(18)에 대해 도전성 볼(conductive ball)(20)이 배치된다. 여기에서 도전성 볼(20)은 예를 들면 탄력성을 가지는 수지 볼에 금도금 피막이 형성된 것이나 금속 볼 등으로 형성되어 있다. 그후 도 5 (B)에 도시한 바와 같이, 도전성 볼(20) 상으로부터 배선층(14)이 압착(壓着)된다. 이렇게 하면, 도전성 볼(20)의 압착에 의해 개구(18) 내에는 도전체가 충전되게 되어 반도체 칩(12)과 배선층(14)이 전기적으로 접속되게 된다. 그후 도 3 (B)에 도시한 바와 같이, 배선층(14)이 소정 패턴으로 되도록 에칭 등이 실시된다.In FIG. 5A, a conductive ball 20 is disposed with respect to the opening 18 formed in the insulating layer 13b. Here, the electroconductive ball 20 is formed with the thing in which the gold plating film was formed in the resin ball which has elasticity, a metal ball, etc., for example. Thereafter, as shown in FIG. 5B, the wiring layer 14 is crimped on the conductive balls 20. In this way, a conductor is filled in the opening 18 by crimping the conductive balls 20 so that the semiconductor chip 12 and the wiring layer 14 are electrically connected. Thereafter, as illustrated in FIG. 3B, etching or the like is performed so that the wiring layer 14 has a predetermined pattern.
도 5 (A) 및 5 (B)에서는 개구(18)에 도전성 볼(20)이 배치되어 있지만, 도 6 (A) 및 (B)에 도시한 바와 같이 예를 들면 수지나 동박 등으로 이루어지는 도전성 부재가 개구(18)에 충전됨으로써 배선층(14)과 반도체 칩(12)을 전기적으로 접속시키도록 할 수도 있다.In FIG. 5 (A) and 5 (B), although the conductive ball 20 is arrange | positioned in the opening 18, as shown to FIG. 6 (A) and (B), for example, electroconductive which consists of resin, copper foil, etc. The member may be filled in the opening 18 to electrically connect the wiring layer 14 and the semiconductor chip 12.
도 7 (A) 내지 7 (D)와 도 8 (A) 내지 8 (E)는 본 발명의 반도체 장치의 제조 방법의 다른 실시예를 도시한 공정도이며 도 7 (A) 내지 7 (D)와 도 8 (A) 내지 8 (E)를 참조하여 반도체 장치의 제조 방법에 대해 설명한다.7 (A) to 7 (D) and 8 (A) to 8 (E) are process drawings showing another embodiment of the manufacturing method of the semiconductor device of the present invention. A method of manufacturing a semiconductor device will be described with reference to FIGS. 8A to 8E.
먼저 도 7 (A)에 도시한 바와 같이, 기판(11) 상에 접착 부재(16) 및 방열층(13a)이 형성된다. 이때, 방열층(13a)은 탑재될 반도체 칩(12)과 대략 동일한 폭을 가지는 개구가 형성되어 있고 이 개구에 접착 부재(16)가 충전된다.First, as shown in FIG. 7A, the adhesive member 16 and the heat dissipation layer 13a are formed on the substrate 11. At this time, the heat dissipation layer 13a has an opening having substantially the same width as the semiconductor chip 12 to be mounted, and the opening is filled with the adhesive member 16.
그후 도 7 (B)에 도시한 바와 같이, 접착 부재(16) 상에 반도체 칩(12)이 소정 위치에 배치된다. 그리고 기판(11)이 가열되면 접착 부재(16)가 고화되어 반도체 칩(12)이 기판(11) 상에 접합된다.Thereafter, as shown in FIG. 7B, the semiconductor chip 12 is disposed at a predetermined position on the adhesive member 16. When the substrate 11 is heated, the adhesive member 16 is solidified and the semiconductor chip 12 is bonded onto the substrate 11.
다음에 도 7 (C)에 도시한 바와 같이, 반도체 칩(12) 상에 절연층(13b)이 형성된다. 이때 절연층(13b)의 두께는 반도체 칩(12)의 전극부(12c)의 피치, 반도체 칩(12)의 특성 및 후술하는 절연층(13b)의 개구 방법을 고려하여 최적화된다. 또 절연층(13b) 상으로부터 예를 들면 동박 등의 도전체가 스퍼터링(sputtering)이나 진공 증착 등의 박막 형성 기술에 의해 성층되어 배선층(14)이 형성된다.Next, as shown in FIG. 7C, an insulating layer 13b is formed on the semiconductor chip 12. At this time, the thickness of the insulating layer 13b is optimized in consideration of the pitch of the electrode portion 12c of the semiconductor chip 12, the characteristics of the semiconductor chip 12, and the opening method of the insulating layer 13b described later. Further, for example, a conductor such as copper foil is formed on the insulating layer 13b by a thin film formation technique such as sputtering or vacuum deposition to form the wiring layer 14.
그리고 도 7 (D)에 도시한 바와 같이, 반도체 칩(12)에 형성되어 있는 전극부(12c) 상의 절연층(13b) 및 배선층(14)에 개구(30)가 형성된다. 개구(30)를 형성하는 방법으로는 포토리소그래피, 에칭 등의 기술을 들 수 있다.As shown in FIG. 7D, an opening 30 is formed in the insulating layer 13b and the wiring layer 14 on the electrode portion 12c formed in the semiconductor chip 12. As a method of forming the opening 30, techniques such as photolithography and etching may be mentioned.
도 8 (A)에 도시한 바와 같이, 개구(30)에 예를 들면 동박 등으로 이루어지는 도전 물질(31)이 충전된다. 그후 도 8 (B)에 도시한 바와 같이, 이 배선층(14)이 에칭 등에 의해 소정 패턴으로 형성된다.As shown in FIG. 8 (A), the opening 30 is filled with a conductive material 31 made of, for example, copper foil. Thereafter, as shown in Fig. 8B, the wiring layer 14 is formed in a predetermined pattern by etching or the like.
그리고 도 8 (C)에 도시한 바와 같이, 배선층(14) 상으로부터 배선 보호층(17) 및 외부 단자용 층(15)이 형성된다. 구체적으로는, 절연 물질로 이루어지는 배선 보호층(17)과 도전 물질로 이루어지는 외부 단자용 층(15)이 적층되어 형성되어 있고, 외부 단자용 층(15)에는 배선 보호층(17)을 관통하는 돌기부(15a)가 형성되어 있다.As shown in FIG. 8C, the wiring protection layer 17 and the external terminal layer 15 are formed on the wiring layer 14. Specifically, the wiring protection layer 17 made of an insulating material and the external terminal layer 15 made of a conductive material are laminated and formed, and the external terminal layer 15 penetrates the wiring protection layer 17. The protruding portion 15a is formed.
그리고 도 8 (D)에 도시한 바와 같이, 이 돌기부(15a)가 배선층(14)에 관통됨으로써, 외부 단자용 층(15)과 배선층(14)이 전기적으로 접속되는 동시에, 배선층(14) 상에는 배선 보호층(17)이 형성된다(B2it 공법).As shown in FIG. 8D, the protrusion 15a penetrates through the wiring layer 14, whereby the external terminal layer 15 and the wiring layer 14 are electrically connected, and on the wiring layer 14. The wiring protection layer 17 is formed (B2it method).
그리고 도 8 (E)에 도시한 바와 같이, 외부 단자용 층(15)이 에칭 등에 의해 소정 패턴으로 형성되는 동시에, 기판(11)이 개개의 반도체 칩(12)으로 절단되면 반도체 장치(CSP)(10)가 완성된다.As shown in Fig. 8E, when the external terminal layer 15 is formed in a predetermined pattern by etching or the like, and the substrate 11 is cut into individual semiconductor chips 12, the semiconductor device CSP (10) is completed.
상기 각 실시예에 의하면, 반도체 장치(10)를 제조할 때 종래의 기판 제조 공정과 본딩 공정이 동시에 행해지기 때문에 제조 코스트의 삭감 및 작업의 효율화를 도모할 수 있다.According to each of the above embodiments, since the conventional substrate manufacturing process and the bonding process are performed simultaneously when the semiconductor device 10 is manufactured, the manufacturing cost can be reduced and the work efficiency can be improved.
또 반도체 장치(10)의 반도체 칩(12)의 핀 수가 증가한 경우에도, 배선 패턴(14a)을 이용함으로써 개개의 전극부(12c)에 대해 확실하게 외부와 전기적 접속을 도모할 수 있어 반도체 칩의 고집적화를 실현할 수 있다.In addition, even when the number of pins of the semiconductor chip 12 of the semiconductor device 10 is increased, by using the wiring pattern 14a, the individual electrode portions 12c can be electrically connected to the outside reliably. High integration can be realized.
또한, 반도체 칩(12)의 주변(측벽, 상면 또는 하면)에 방열층(13a)을 설치함으로써, 반도체 칩(12)으로부터 발생하는 열량을 효과적으로 외부로 방출하여 방열 특성이 우수한 쉴드 효과(shielding effect)가 높은 반도체 장치(10)를 제조할 수 있다.In addition, by providing the heat dissipation layer 13a around the semiconductor chip 12 (side wall, top surface, or bottom surface), the amount of heat generated from the semiconductor chip 12 is effectively released to the outside, thereby providing a shielding effect with excellent heat dissipation characteristics. Can manufacture a semiconductor device 10 with high).
또 반도체 칩(12)이 100㎛ 정도의 두께를 가지는 극박(極薄) 칩(ultra-thin chip)일 때 기판(11)에 내장시킴으로써, 온도 사이클(thermal cycling)에 의해 발생하는 스트레스가 경감되고, 마더 보드에 실장할 때의 접속 신뢰성이 높은 반도체 장치(10)를 공급할 수 있다. 그리고, 기판(11)에 반도체 칩(12)을 내장시킴으로써, 매우 얇은 반도체 장치(10)를 제작할 수 있다.In addition, when the semiconductor chip 12 is an ultra-thin chip having a thickness of about 100 μm, the semiconductor chip 12 is embedded in the substrate 11, thereby reducing stress caused by thermal cycling. The semiconductor device 10 having high connection reliability when mounted on the motherboard can be supplied. The semiconductor device 10 can be manufactured by embedding the semiconductor chip 12 in the substrate 11.
본 발명의 실시예는 상기 실시예에 한정되지 않는다.The embodiment of the present invention is not limited to the above embodiment.
도 1에서 밀봉층(13)은 예를 들면 수지 판으로 이루어지는 절연층(13b)과 예를 들면 동박 등으로 이루어지는 방열층(13a)으로 이루어져 있지만, 절연층만으로 형성되도록 할 수도 있다. 또 기판(11)도 절연층(11b)과 방열층(11a)의 2층으로 이루어져 있지만, 절연층만 또는 방열층만으로 형성되도록 할 수도 있다. 또한 도 2 (A) 내지 도 8 (E)에서 배선층(14)을 패턴 형성할 때, 이른 바 패널 도금의 서브트랙션 방법(subtraction method for panel plating)이 사용되고 있지만, 본 발명은 이에 한정되지 않고 일반적인 기판 제조에서 사용되는 다양한 공법과 조합함으로써 형성할 수 있다.In FIG. 1, although the sealing layer 13 consists of the insulating layer 13b which consists of resin plates, for example, and the heat radiation layer 13a which consists of copper foil, etc., it can also be made only from an insulating layer. In addition, although the board | substrate 11 consists of two layers, the insulating layer 11b and the heat dissipation layer 11a, you may make it consist only of an insulating layer or a heat dissipation layer. In addition, when the wiring layer 14 is pattern-formed in FIGS. 2A to 8E, a so-called subtraction method for panel plating is used, but the present invention is not limited thereto, and the present invention is not limited thereto. It can be formed by combining with various methods used in the manufacture of the substrate.
또 도 1 내지 도 8 (E)에서 배선층(14) 상에 배선 보호층(17)이 적층되어 있지만, 배선층(14)에 직접 솔더 레지스트(solder resist)를 형성함으로써 전극을 형성할 수도 있다.In addition, although the wiring protection layer 17 is laminated | stacked on the wiring layer 14 in FIGS. 1-8 (E), an electrode can also be formed by forming a solder resist directly in the wiring layer 14.
이상 설명한 바와 같이 본 발명에 의하면, 반도체 장치의 제조를 효율화시키는 동시에 반도체 칩의 고밀도화 및 박형화를 실현할 수 있다.As described above, according to the present invention, the manufacturing of the semiconductor device can be made efficient, and the density and thickness of the semiconductor chip can be realized.
Claims (8)
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