KR20000076711A

KR20000076711A - 전원 회로

Info

Publication number: KR20000076711A
Application number: KR1020000008719A
Authority: KR
Inventors: 미끼아쯔노리
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-02-23
Filing date: 2000-02-23
Publication date: 2000-12-26
Also published as: JP2000242346A; KR100355089B1; JP3303823B2; US6256250B1

Abstract

제 1 노드에서 메모리 셀의 독출 (READ) 전압과 기입 (WRITE) 전압을 발생시키는 전원회로가 개시된다. 본 발명에 따르면, 전원회로는, 기입동작이 개시될 때, 제 1 노드의 전압을 제 1 전압으로 승압하기 위한 승압회로, 일단은 제 1 노드에, 다른 일단은 제 2 노드에 접속된 커패시터, 독출 동작이 개시될 때, 제 1 노드의 전압을 제 2 전압에서 제 3 전압으로 변경하기 위한 구동회로, 및 기입 동작이 개시될 때, 제 1 노드를 제 2 노드에 전기 접속하기 위한 접속회로를 구비한다.

Description

전원 회로{POWER SUPPLY CIRCUIT}

본 발명은 데이터 기입 과정중 메모리 셀로 전압을 공급하는 전원회로에 관한 것이며, 특히 승압속도를 개선한 전원회로에 관한 것이다.

집적회로 제작시 향상된 집적도를 제공하기 위하여, 회로 소자의 크기는 계속 축소되고 있다. 그러한 집적회로 가운데 하나가, 데이터의 기입, 삭제, 또는 독출 등의 동작을 위한 전압을 발생시키고, 이 전압을 메모리 셀 및 개별 주변회로에 공급하기 위해 내장되는 전원회로이다.

도 6 은 종래의 전원회로를 나타낸 블록도이다. 종래의 전원회로에서는, 승압 커패시터 (Cboost 1) 의 애노드 (NA1) 에 승압용 구동회로 (11, BOOSTING DRIVER CIRCUIT) 가 접속되고, 캐소드 (NC 1) 에 프리차아지 회로 (12) 와 승압 회로 (13) 가 접속된다. 또한, 캐소드 (NC 1) 에는 각종 전압 발생 회로 및 디코더가 접속된다. 메모리 셀의 데이터 독출, 기입, 또는 삭제 동작이 수행될 때, 전원 공급 전압 (Vcc) 이상의 전압이 캐소드 (NC 1) 에 의해 각종 전압 발생 회로 및 디코더로 공급된다. 전압 발생 회로는, 예를 들어, 검증전압 (VERIFICATION VOLTAGE), 보충전압 (COMPACTION VOLTAGE), 또는 드레인 전압 (DRAIN VOLTAGE) 등을 발생 및 제어한다.

도 7 은 종래 전원회로의 부분인 승압용 구동회로 (11) 를 나타낸 회로도이다. 승압용 구동회로 (11) 에는 단자 (S11) 에 입력되는 전위와 단자 (S12) 에 입력되는 전위를 NAND 연산하여, 결과를 노드 (NA1) 로 출력하는 NAND 회로 (14) 가 구비된다.

프리차아지 회로 (12) 에서, P 채널 트랜지스터는 노드 (NC1) 와 전원전압 (Vcc) 에 접속된다. 승압회로 (13) 및 승압용 구동회로 (11) 가 비활성 상태 (INACTIVE) 일 때, 프리차아지 회로 (12) 에 의해 전원전압 (Vcc) 이 노드 (NC1) 로 인가된다.

도 8 은 종래의 전원회로에 의해 수행되는 메모리 셀 독출 과정을 나타낸 타이밍도이다.

상기 종래의 전원회로에서, 승압회로 (13) 및 승압용 구동회로 (12) 는 메모리 셀 독출 (READ) 동작이 개시되기 전, 비활성 상태이며, 도 8 에 도시한 바와 같이, 프리차아지 회로 (12) 에 의해 전압 (Vcc) 로 노드 (NC1) 의 계속적인 프리차아징이 수행된다. 또한, 도 8 에서, 단자 (S11 및 S12) 의 전위는 Vcc 이며, 노드 (NA1) 에서의 전위는 접지 전위 (Vss) 이다.

메모리 셀로부터의 데이터 독출동작이 실제로 개시되면, 도 8 에 도시한 바와 같이, 단자 (S12) 의 전위는 Vcc 인 반면, 단자 (S11) 의 전위는 Vss 가 되고, Vcc 의 펄스가 노드 (NA1) 로 인가된다. 즉, 승압용 구동회로 (11) 는 전위 (Vss) 를 Vcc 로 변화시킨 후, 노드 (NA1) 로 이를 인가한다. 그러므로, 도 8 에 도시한 바와 같이, 승압 커패시터 (Cboost 1) 는 노드 (NC1) 의 전위를 Vboost 1 (〉 Vcc) 으로 상승시키고, 이 전위가 디코더에 의해 메모리 셀의 게이트로 인가되어, 메모리 셀로부터 데이터가 독출된다. 이 때에, 승압회로 (13) 는 비활성 상태이다.

메모리 셀에서 수행되는 데이터 기입 및 삭제 동작에서, 전압 Vcp (〉Vcc) 가 승압 회로 (13) 에 의해 발생되어 노드 (NC1) 로 인가된다. 이 때, 전원전압 (Vcc) 가 단자 (S11 및 S12) 로 인가되므로, 노드 (NA1) 의 전압은 Vss 로 고정된다. 데이터 기입이 이루어질 때는, 노드 (NC1) 로 인가된 전압 Vcp 가 메모리 셀의 게이트로 전송된다.

종래의 전원회로에서는, 승압회로 (13) 가 활성화 될 때, 승압 커패시터 (Cboost 1) 가 승압회로 (13) 에 용량성 부하를 부과하므로, 전압 (Vcp) 의 승압 속도가 저하된다. 더욱이, 승압 속도가 저하될 경우, 메모리 셀로의 데이터 기입및 삭제에 소요되는 시간이 연장되고, 전류의 소모가 증가한다.

본 발명은 데이터 기입 및 삭제시 빠른 속도를 갖고, 전류의 소모도 줄일 수 있는 전원회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따르면, 제 1 노드에서 메모리 셀의 독출 전압 및 기입 전압을 발생시키는 전원회로는,

기입 동작이 개시될 때, 제 1 노드의 전압을 제 1 전압으로 승압시키는 승압회로,

일단은 제 1 노드에 접속되고, 다른 일단은 제 2 노드에 접속된 커패시터,

데이터 독출 동작이 개시될 때, 제 1 노드의 전압을 제 2 전압에서 제 3 전압으로 변화시키는 구동회로, 및

데이터 독출 동작이 개시될 때, 제 1 노드를 제 2 노드에 전기 접속시키는 접속 회로 등으로 구성된다.

도 1 은 본 발명의 실시예에 따른 전원회로를 나타낸 블록도.

도 2 는 본 발명의 실시예에 따른 승압용 구동회로를 나타낸 회로도.

도 3 은 본 발명의 실시예에 따른 레벨 쉬프터를 나타낸 회로도.

도 4 는 본 발명의 실시예에 따른 프리차아지 (PRECHARGE) 회로를 나타낸 회로도.

도 5 는 본 발명의 실시예에 따른 메모리 셀의 독출 동작을 나타낸 타이밍도.

도 6 은 종래의 전원회로를 나타낸 블록도.

도 7 은 종래의 전원회로에서 승압용 구동회로를 나타낸 회로도.

도 8 은 메모리 셀의 독출 동작 수행을 위해 종래의 전원회로에 의해 인가되는 전원을 나타낸 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 11 : 승압용 구동회로

2, 12 : 프리차아지 회로

3, 13 : 승압 회로

14 : NAND 회로

S1, S2, S3, S11, S12 : 단자

Cboost, Cboost 1 : 승압 커패시터

LS1, LS2, LS3, LS4 : 레벨 쉬프터

IV1, IV2 : 인버터

N1, N2, N3 : N 채널 트랜지스터

P1, P2, P3, P4, P5, P6 : P 채널 트랜지스터

SW : 스위치

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 1 은 본 발명의 실시예에 따른 전원회로를 나타낸 블록도이다.

이 실시예에서, 승압용 구동회로 (1) 는 승압 커패시터 (Cboost) 의 애노드 (NA) 에 접속되고, 프리차아지 회로 (2) 와 승압회로 (3) 는 승압 커패시터 (Cboost) 의 캐소드 (NC) 에 접속된다. 또한, 각종 전압 발생 회로 및 디코더가 노드 (NC) 에 접속되고, 메모리 셀의 데이터 독출, 기입, 및 삭제 동작이 개시될 때, 전원전압 Vcc 이상의 전압이 전압 발생 회로 및 디코더로 노드 (NC) 에 의해 전송된다.

도 2 는 본 발명의 실시예에 따른 승압용 구동회로 (1) 를 나타낸 회로도이다. 3 개의 레벨 쉬프터 (LS1, LS2, 및 LS3) 가 승압용 구동회로에 구비되어, 노드 (NC) 에 접속된다. 단자 (S1) 은 레벨 쉬프터 (LS1) 의 입력 단자에 접속되고, 단자 (S2) 는 레벨 쉬프터 (LS2) 의 입력단자에 접속되며, 또한 인버터 (IV1) 을 통하여 레벨 쉬프터 (LS3) 의 입력단자에도 접속된다.

P 채널 트랜지스터 (P1) 의 게이트는 레벨 쉬프터 (LS1) 의 출력단자에 접속된다. P 채널 트랜지스터 (P2) 의 게이트는 레벨 쉬프터 (LS2) 의 출력단자에 접속된다. P 채널 트랜지스터 (P3) 의 게이트는 레벨 쉬프터 (LS3) 의 출력단자에 접속된다. 전원전압 (Vcc) 는 트랜지스터 (P1 및 P2) 의 소스 (SOURCE) 로 인가되며, 트랜지스터 (P3) 의 소스는 노드 (NC) 로 접속된다.

또한, 드레인은 트랜지스터 P1 의 드레인에 접속되고, 소스는 접지되며, 게이트는 단자 S3 에 접속된, N 채널 트랜지스터 (N1) 가 제공된다. 노드 (NA) 는 트랜지스터 (P1) 의 드레인과 트랜지스터 (N1) 의 드레인과의 접합점에 접속된다.

또한, 노드 (NA) 및 노드 (NC) 를 단락회로 (short-circuiting) 또는 복구 (release) 시키기위한 P 채널 트랜지스터를 포함하는 스위치 (SW) 가 제공된다. 스위치 (SW) 의 게이트는 레벨 쉬프터 LS3 의 출력단자에 접속되며, 트랜지스터 P2 및 P3 의 드레인은 트랜지스터 P1 및 스위치 (SW) 간의 채널상에 위치한 노드 NB 에 공통으로 접속된다.

독출동작이 개시되기 전, 단자 S1 및 S2 가 Vcc 로 설정되고, 독출동작이 개시되면, 전압이 Vss 로 변경된다. 단자 S2 의 전압은 독출 동작 수행 전후에 Vss 에서 변경되지 않고 유지된다.

도 3 은 본 발명의 실시예에 따른 레벨 쉬프터중 한 개의 회로도이다. 레벨 쉬프터 (LS1 내지 LS3) 는 동일한 구조를 가지며, 입력단자 (IN) 에 입력되는 신호만이 상이하다. 레벨 쉬프터 (LS1) 은 단자 (S1) 으로부터 신호를 수신하고, 레벨 쉬프터 (S2) 는 단자 (S2) 로부터 신호를 수신하고, 레벨 쉬프터 (LS3) 는 단자 (S2) 신호의 반전신호를 수신한다. N 채널 트랜지스터 (N2) 의 게이트 및 인버터 (IV2) 의 입력단자는 입력단자 (IN) 으로 접속되며, 트랜지스터 (N2) 의 소스는 접지된다. P 채널 트랜지스터 (P4 및 P5) 가 제공되며, 그 소스측은 노드 (NC) 로 접속된다.

트랜지스터 (N2 및 P4) 의 드레인 및 트랜지스터 (P5) 의 게이트는 공통으로 접속된다. 또한, N 채널 트랜지스터 (N3) 의 게이트는 인버터 (IV2) 의 출력단자로 접속되고, 소스는 접지된다. 트랜지스터 (N3 및 P5) 의 드레인과 트랜지스터 (P4) 의 게이트는 공통으로 접속되며, 출력단자 (OUT) 가 그 접합점으로 접속된다.

도 4 는 본 발명의 실시예에 따른 프리차아지 회로 (2) 를 나타낸 회로도이다. 프리차아지 회로 (2) 에서, P 채널 트랜지스터 (P6 및 P7) 가 제공되며, 노드 (NC) 와 전원전압 (Vcc) 가 인가되는 신호배선 사이에 직렬로 접속된다. 트랜지스터 (P6 및 P7) 의 게이트는 레벨쉬프터 (LS4) 의 출력단자에 공통으로 접속되고, 전압 (Vpp) 이 인가되는 레벨 쉬프터 (LS4) 의 입력단자에는 단자 (S4) 가 접속된다.

레벨 쉬프터 (LS4) 의 구조는 단자 (S4) 의 출력신호가 입력단자 (IN) 로 전송된다는 점을 제외하고는 도 3 에 도시된 바와 동일하다. 노드 NC 의 전압 이상의 전압 (Vpp) 이 레벨 쉬프터 (LS4) 에 인가된다.

승압회로 (3) 및 승압용 구동회로 (1) 가 비활성 상태이면, 전원전압 Vcc 가 프리차아지 회로 (2) 에 의해 노드 (NC) 로 인가된다. 승압회로 (3) 및 승압용 구동회로 (1) 가 활성상태이면, 트랜지스터 (P6 및 P7) 가 OFF 되어 전원 (Vcc) 과 노드 (NC) 의 접속이 개방된다.

이하, 본 발명의 실시예의 상기 구성의 전원회로의 동작을 설명한다. 도 5 는 본 발명의 실시예에 따른 메모리 셀의 데이터 독출 과정을 나타낸 타이밍도이다.

메모리 셀로부터 데이터 독출이 개시되기 전, 승압회로 (3) 및 승압용 구동회로 (1) 가 비활성 상태이며, 도 5 에 도시한 바와 같이, 노드 (NC) 는 프리차아지 회로 (3) 에 의해 전위 (Vcc) 로 계속 프리차아지 된다. 더우기, 도 5 에 도시한 바와 같이, 트랜지스터 (P3) 가 OFF 상태인 동안, 단자 (S2) 의 전위가 Vss 이고, 트랜지스터 (P2) 는 ON 상태이므로, 노드 (NB) 의 전위는 Vcc 이다. 또한, 단자 (S3) 의 전위는 Vcc 이며, 노드 (NA) 의 전위는 접지전위 Vss 이다.

메모리 셀로부터 데이터 독출 동작이 실제로 개시되면, 도 5 에 도시한 바와 같이, 단자 (S1 및 S2) 의 전위는 Vss 로 변경되며, 전위 (Vcc) 가 노드 (NA) 로 인가된다. 즉, 전위가 Vss 에서 Vcc 로 변경되어, 승압용 구동회로 (1) 에 의해 노드 (NA) 로 인가된다. 그 결과, 도 5 에 도시한 바와 같이, 승압 커패시터 (Cboost) 에 의해 노드 (NC) 의 전위가 전위 Vboost (〉 Vcc) 로 승압된다. 다음, 전위 Vboost 는 디코더를 통하여 메모리 셀의 게이트로 인가되어 메모리 셀의 데이터가 독출된다. 이 때, 스위치 (SW) 는 OFF 되고, 노드 (NA) 에서 노드 (NC) 로의 접속이 개방 (OPEN) 되며, 승압회로 (3) 는 비활성 상태가 된다. 그리고, 트랜지스터 P1 의 베이스의 전위가 노드 (NB) 의 전위 (Vcc) 이므로, 트랜지스터 (P1) 은 백 바이어싱 (BACK BIASING) 특성에 의한 악영향을 받지 않는다.

메모리 셀로의 데이터 기입 또는 메모리 셀의 데이터 삭제 동작이 개시되면, 전압 Vcp (〉 Vcc) 가 승압회로 (3) 에 의해 발생되어 노드 (NC) 로 인가된다. 데이터 기입 과정중에는, 전압 (Vcp) 가 각종 전압 발생 회로 및 메모리 셀의 게이트로 인가되고, 데이터 삭제 과정중에는 전압 (Vcp) 가 각종 전압 발생 회로에 인가된다. 이 때, 전원전압 (Vcc) 가 단자 (S2) 에 인가되므로, 스위치 (SW) 는 턴온되고, 트랜지스터 (P3) 는 ON 으로, 트랜지스터 (P2) 는 OFF 로 설정되며, 노드 (NB) 의 전위는 (Vcp) 로 변경된다. 그러므로, 노드 (NA) 와 노드 (NC) 는 단락된다. 그 결과, 승압 커패시터 (Cboost) 는 용량성 부하를 승압회로 (3) 로 부과하지 않으므로, 높은 승압속도를 얻을 수 있다. 더우기, 전위 (Vcp) 에서 전위 (Vcc) 로 소비되는 전류의 역흐름이 발생하지 않는다. 또한, 승압용 구동회로 (1) 는 비활성 상태임을 주지하여야한다.

본 실시예에서, 구동회로 (1) 의 스위치 (SW) 와 레벨 쉬프터 (LS1 내지 LS3) 에 기생하는 전체 용량성 부하 (Csw) 는 승압 커패시터의 커패시턴스 (Cboost) 보다 세자리 수 이상의 상당히 작은 값이 된다. 그러므로, 전체 용량성 부하 (Csw) 는 승압회로 (3) 의 승압 커패시티 (capacity) 에 악영향을 주지 않는다. 그 결과, 종래 기술과 비교하여, 소모전류가 감소되지 않으면서, 승압속도가 향상된다.

전술한 바와 같이, 본 발명에 따르면, 승압회로가 동작할 때 승압 커패시턴스의 캐소드과 애노드의 전위를 일치시키는 전위 조정 수단이 제공된다. 그러므로, 승압 커패시턴스가 승압 회로내에서 용량성 부하로서 역할을 하지 못하게 하여, 데이터 기입 및 삭제 동작 속도가 향상될 수 있다. 따라서, 전류 소모도 감소될 수 있다.

본 발명은 특정 실시예를 참조하여 설명하였지만, 어떠한 방법으로든 명세서의 내용이 발명의 범위를 한정하도록 해석되어서는 안된다. 당업자에게 개시된 실시예의 각종 변형이 용이하도록 본 발명의 명세서를 설명하였으므로, 첨부된 청구항이 본 발명의 실제 범위내의 각종 실시예 및 변형을 포함한다고 할 수 있다.

Claims

승압 커패시터,

상기 승압 커패시터의 캐소드의 전위를 승압하는 승압회로, 및

상기 승압회로가 활성상태가 될 때, 상기 승압 커패시터의 애노드의 전위와 상기 승압 커패시터의 캐소드의 상기 전위를 일치시키는 전위 제어 수단을 구비하는 것을 특징으로 하는 전원회로.
제 1 항에 있어서,

상기 전위 조정 수단은 상기 승압 커패시터의 상기 애노드과 상기 캐소드을 단락시키는 단락 회로 수단을 포함하는 것을 특징으로 하는 전원회로.
제 2 항에 있어서,

상기 승압회로가 비활성 상태일 때, 상기 승압 커패시터의 상기 캐소드을 전원전압으로 프리차아지 (PRECHARGE) 시키는 프리차아지 회로를 더 구비하는 것을 특징으로 하는 전원회로.
제 3 항에 있어서,

상기 프리차아지 회로는 상기 전원전압이 인가되는 신호 배선과 상기 승압 커패시터의 상기 캐소드 사이에 접속되는 스위칭 소자를 포함하는 것을 특징으로 하는 전원회로.
제 2 항에 있어서,

상기 승압회로가 동작하지 않을 때, 상기 승압 커패시터의 상기 애노드에 소정의 전위를 유지하는 구동회로를 더 구비하는 것을 특징으로 하는 전원회로.
제 2 항에 있어서,

상기 단락회로 수단이 상기 승압 커패시터의 애노드과 캐소드 사이에 접속된 전계 효과 트랜지스터 및 이 전계 효과 트랜지스터의 게이트의 전위를 제어하기 위한 제어수단을 구비하는 것을 특징으로 하는 전원회로.
제 1 노드에서 메모리 셀의 기입 전압 및 독출 전압을 발생시키는 전원회로에 있어서,

기입 동작이 개시될 때, 상기 제 1 노드를 제 1 전압으로 승압시키기 위한 승압회로,

일단은 상기 제 1 노드에 접속되고, 다른 일단은 제 2 노드에 접속된 커패시터,

독출 동작이 개시될 때, 상기 제 2 노드를 제 2 전압에서 제 3 전압으로 변경시키기 위한 구동회로, 및

기입 동작이 개시될 때, 상기 제 1 노드를 상기 제 2 노드로 전기 접속하기 위한 접속회로를 구비하는 것을 특징으로 하는 전원회로.
제 7 항에 있어서,

상기 접속회로는 상기 제 1 노드와 상기 제 2 노드 사이에 위치한 스위칭 소자, 및 제어신호를 상기 스위칭 소자의 제어단자로 전송하기 위한 제어신호 발생회로를 포함하는 것을 특징으로 하는 전원 회로.
제 8 항에 있어서,

상기 스위칭 소자는 MOS 트랜지스터이고, 상기 제어 단자는 상기 MOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 전원회로.
제 9 항에 있어서,

상기 제어신호 발생회로는, 상기 기입동작이 개시될 때, 상기 제 1 노드의 전위를 상기 MOS 트랜지스터의 상기 게이트 전극으로 인가하기 위한 레벨 쉬프터를 포함하는 것을 특징으로 하는 전원회로.