KR20000074468A - High voltage driving circuit - Google Patents

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Abstract

PURPOSE: A high voltage driving circuit is provided which is appropriate for a high voltage integrated circuit and has a low power consumption and minimizes the delay of an output voltage and whose process is simplified by being constructed with thin gate oxide power devices. CONSTITUTION: A high voltage driving circuit removes the flow of a standby current as using thin gate oxide power devices, and thus simplifies the process when applied in a high voltage integrated circuit and reduces the power consumption and minimizes the delay of an output voltage. Therefore, the circuit can be applied in a high-speed system. The circuit comprises: the first NMOS transistor(NM1) outputting a ground voltage of a source as a high output voltage of a drain; an inverter(INV1) inverting the second input signal; the second and the third NMOS transistor(NM2,NM3) whose sources are grounded in common and which are controlled by the output signal of the inverter and by the second input signal; the first and the second PMOS transistor(PM1,PM2) which are controlled by a clamp voltage; the third PMOS transistor(PM3) outputting the high voltage of the source to a source of the first PMOS transistor through the first node of a drain; the fourth PMOS transistor(PM4) outputting the high voltage of the source to the second node through a drain; the first and the second zener diode(ZD1,ZD2); the fifth PMOS transistor(PM5) outputting the high voltage of a source to a drain; and the sixth PMOS transistor(PM6) outputting an output voltage of the fifth PMOS transistor as the high output voltage of the drain.

Description

고전압 구동 회로{HIGH VOLTAGE DRIVING CIRCUIT}HIGH VOLTAGE DRIVING CIRCUIT

본 발명은 고전압 구동 회로에 관한 것으로, 특히 고전원전압을 공급하는 고전압 구동 회로에 있어서 얇은 게이트 옥사이드 전력 소자만으로 구성함과 아울러 대기 전류(standby current)의 흐름을 방지함으로써 전력 소모(Static Power Consumption) 및 출력지연을 최소화함과 아울러 공정을 단순화하여 고전압 집적회로(High Voltage Integrated Circuit)에 적합하도록 한 고전압 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage driving circuit. In particular, in a high voltage driving circuit for supplying a high power voltage, it is composed of only a thin gate oxide power element and prevents the flow of standby current. And a high voltage driving circuit which minimizes output delay and simplifies the process to be suitable for a high voltage integrated circuit.

도 1은 일반적인 고전압 구동 회로도로서, 이에 도시된 바와 같이 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 입력받아 이의 전압 레벨을 소정전압레벨로 변환하여 출력하는 전압 레벨 변환부(10)와; 상기 전압 레벨 변환부(10)에서 전압 레벨이 변환된 상기 입력신호(IN2)에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM1)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 내지 도 4를 참조하여 상세히 설명한다.1 is a general high voltage driving circuit diagram, as shown in FIG. 1, an NMOS transistor NM1 which is electrically controlled by an input signal IN1 to output a ground voltage of a source to a high output voltage of a drain; A voltage level converter 10 which receives an input signal IN2 and converts the voltage level thereof into a predetermined voltage level and outputs the converted voltage level; The PMOS transistor PM1 conducts and is controlled by the input signal IN2 of which the voltage level is converted by the voltage level converter 10 to output the high power voltage VDDH of the source to the high output voltage HVout of the drain. It will be described in detail with reference to Figures 2 to 4 attached to the operation process according to the prior art configured as described above.

우선, 고전압 집적회로에서 고출력전압(HVout)은 고전원전압(VDDH)까지 풀업(Pull-Up)해주는 피모스 트랜지스터(PM1)와 접지전압(GND)까지 풀다운(Pull-Down)해주는 엔모스 트랜지스터(NM1)에 의해 접지전압(GND)에서 고전원전압(VDDH)까지 스윙하는 고전압 신호이며, 입력신호(IN1)(IN2)는 상기 고출력전압(HVout)의 출력을 제어하기 위한 로직 레벨의 저전압 신호로서, 각각 상기 엔모스 트랜지스터(NM1) 및 피모스 트랜지스터(PM1)의 문턱전압 이상으로 인가되어 이를 도통제어하게 된다.First, in a high voltage integrated circuit, a high output voltage HVout is a PMOS transistor PM1 that pulls up to a high power supply voltage VDDH and an NMOS transistor that pulls down to a ground voltage GND. The high voltage signal swings from the ground voltage GND to the high power voltage VDDH by NM1, and the input signals IN1 and IN2 are logic level low voltage signals for controlling the output of the high output voltage HVout. Each of the NMOS transistors NM1 and PMOS transistor PM1 is applied above the threshold voltage to control the conduction.

여기서, 상기 엔모스 트랜지스터(NM1)는 문턱전압이 약 1∼2V정도로 인가됨에 따라 상기 입력신호(IN1)에 의해 도통제어되나, 상기 피모스 트랜지스터(PM1)는 문턱전압의 레벨에 따라 상기 전압 레벨 변환부(10)를 다르게 구성하여 도통제어하게 된다.Here, the NMOS transistor NM1 is electrically controlled by the input signal IN1 as the threshold voltage is applied to about 1 to 2V, but the PMOS transistor PM1 has the voltage level according to the level of the threshold voltage. The converter 10 is configured differently to control conduction.

여기서, 상기 입력신호(IN1)(IN2)가 모두 고전위이면, 상기 고출력전압(HVout)은 출력되지 않게 되고, 상기 입력신호(IN1)(IN2)가 모두 저전위이면, 상기 고출력전압(HVout)은 하이 임피던스(Hi-Impedance)상태로 플로팅된다.Here, when the input signals IN1 and IN2 are all high potentials, the high output voltage HVout is not output. When the input signals IN1 and IN2 are all low potentials, the high output voltage HVout. Is plotted in a high-impedance state.

또한, 상기 고출력전압(HVout)은 상기 입력신호(IN1)가 고전위이면 접지전압(GND)이 출력되나, 상기 입력신호(IN2)가 고전위이면 고전원전압(VDDH)이 출력된다.In addition, the high output voltage HVout outputs a ground voltage GND when the input signal IN1 has a high potential, but outputs a high power voltage VDDH when the input signal IN2 has a high potential.

여기서, 상기 피모스 트랜지스터(PM1)의 문턱전압이 1∼2V정도로 낮은 경우, 상기 피모스 트랜지스터(PM1)의 게이트 옥사이드 두께가 엔모스 트랜지스터(NM1)와 동일하므로 같은 공정으로 로직 디바이스와 파워 디바이스의 게이트를 동시에 만들수 있다.Here, when the threshold voltage of the PMOS transistor PM1 is about 1 to 2 V, the gate oxide thickness of the PMOS transistor PM1 is the same as that of the NMOS transistor NM1, so that the logic device and the power device have the same process. You can create gates at the same time.

그러므로, 도 2와 같이 상기 피모스 트랜지스터로 얇은 옥사이드 소자를 이용한 고전압 구동 회로의 구성은 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)에 의해 도통제어되는 엔모스 트랜지스터(NM2)와; 드레인이 노드(N1)를 통해 상기 엔모스 트랜지스터(NM2)의 드레인에 연결되며 게이트와 소오스로 고전원전압(VDDH)을 공통입력받는 피모스 트랜지스터(PM1)와; 상기 엔모스 트랜지스터(NM2)의 소오스에 게이트와 소오스가 공통연결되며 드레인이 접지된 피모스 트랜지스터(PM2)와; 상기 피모스 트랜지스터(PM1)의 드레인과 소오스에 병렬연결된 제너 다이오드(ZD1)와; 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 제3 피모스 트랜지스터로 구성되며, 이를 설명하면 다음과 같다.Therefore, as shown in FIG. 2, the configuration of the high voltage driving circuit using the thin oxide element as the PMOS transistor is conducted and controlled by the input signal IN1 to output the source ground voltage GND to the drain high output voltage HVout. An NMOS transistor NM1; An NMOS transistor NM2 electrically controlled by the input signal IN2; A PMOS transistor PM1 having a drain connected to the drain of the NMOS transistor NM2 through a node N1 and receiving a high input voltage VDDH in common with a gate and a source; A PMOS transistor (PM2) having a gate and a source connected in common to the source of the NMOS transistor (NM2), and having a drain grounded; A Zener diode ZD1 connected in parallel with the drain and the source of the PMOS transistor PM1; A third PMOS transistor, which is electrically controlled by the voltage of the node N1 and outputs the high power voltage VDDH of the source to the high output voltage HVout of the drain, will be described below.

우선, 피모스 트랜지스터(PM1)(PM2)는 공핍형 피모스 트랜지스터로 게이트와 소오스가 공통연결되어 있기 때문에 항시 전류 소스(constant current source)로 동작하게 되며, 상기 피모스 트랜지스터(PM2)가 상기 피모스 트랜지스터(PM1)보다 설계 면적이 넓다.First, since the PMOS transistors PM1 and PM2 are depletion type PMOS transistors, since the gate and the source are commonly connected, the PMOS transistors PM1 and PM2 operate as a constant current source. The design area is wider than that of the MOS transistor PM1.

그리고, 입력신호(IN1)를 저전위로 인가함과 동시에 입력신호(IN2)가 전원전압으로 인가하면, 엔모스 트랜지스터(NM1)는 턴온되나 상기 엔모스 트랜지스터(NM2)가 턴오프된다.When the input signal IN1 is applied at the low potential and the input signal IN2 is applied as the power supply voltage, the NMOS transistor NM1 is turned on but the NMOS transistor NM2 is turned off.

따라서, 상기 피모스 트랜지스터(PM1)(PM2)에 전류가 흐르기 시작하게 되며, 상기 피모스 트랜지스터(PM2)의 싸이즈가 상기 피모스 트랜지스터(PM1)보다 크기 때문에 상기 제2 피모스 트랜지스터(PM2)를 통해 흐르는 전류가 상기 피모스 트랜지스터(PM1)를 통해 흐르는 전류보다 크기 때문에 그 차에 해당하는 전류가 제너 다이오드(ZD1)를 통해 흐르게 된다.Accordingly, current flows in the PMOS transistors PM1 and PM2, and since the size of the PMOS transistor PM2 is larger than that of the PMOS transistor PM1, the second PMOS transistor PM2 is changed. Since the current flowing through is larger than the current flowing through the PMOS transistor PM1, a current corresponding to the difference flows through the zener diode ZD1.

따라서, 상기 제너 다이오드(ZD1)를 통해 흐르는 전류에 의해 피모스 트랜지스터(PM3)의 게이트로 상기 제너다이오드(ZD1)의 역브레이크 다운 전압(reverse breakdown voltage : Vz)이 인가됨에 따라 상기 피모스 트랜지스터(PM3)가 턴온된다.Accordingly, as the reverse breakdown voltage Vz of the zener diode ZD1 is applied to the gate of the PMOS transistor PM3 by the current flowing through the zener diode ZD1, the PMOS transistor ( PM3) is turned on.

또한, 상기 입력신호(IN1)가 접지전압으로 인가되면, 이를 인가받은 상기 엔모스 트랜지스터(NM2)가 턴오프됨에 따라 상기 피모스 트랜지스터(PM3)는 피모스 트랜지스터(PM1)에 의해 고전원전압(VDDH)을 게이트에 인가받아 턴오프됨과 아울러 상기 전원전압으로 인가되는 상기 입력신호(IN1)를 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)가 턴온됨에 따라 상기 고출력전압(HVout)은 접지전압(GND)이 출력된다.In addition, when the input signal IN1 is applied as the ground voltage, the PMOS transistor PM3 is turned off by the PMOS transistor PM1 as the NMOS transistor NM2 is turned off. As the NMOS transistor NM1 receives the VDDH applied to the gate and is turned off and the input signal IN1 applied to the power supply voltage is turned on, the high output voltage HVout becomes the ground voltage GND. ) Is output.

이때, 상기 피모스 트랜지스터(NM3)를 턴오프시키기 위해 게이트에 고전원전압(VDDH)이 인가되나, 이를 턴온시키기 위해서 게이트에 고전원전압(VDDH)에서 전원전압(VDD)을 뺀 전압 레벨이 인가됨에 따라 상기 전압 레벨보다 낮은 전압이 걸리면, 상기 피모스 트랜지스터(PM1)의 게이트 옥사이드에 고전위 전계가 걸려 상기 옥사이드가 파괴된다.At this time, a high power supply voltage VDDH is applied to a gate to turn off the PMOS transistor NM3, but a voltage level obtained by subtracting the power supply voltage VDD from a high power supply voltage VDDH is applied to the gate to turn on the PMOS transistor NM3. As a result, when a voltage lower than the voltage level is applied, a high potential electric field is applied to the gate oxide of the PMOS transistor PM1 to destroy the oxide.

또한, 상기 도 1의 피모스 트랜지스터(PM1)의 문턱전압이 비교적 높은 경우, 즉, 상기 게이트 옥사이드의 두께를 두껍게 한 경우, 상기 피모스 트랜지스터(PM1)를 턴오프시키기 위해 도 3과 같이 고전원전압(VDDH)을 인가하도록 구성하게 된다.In addition, when the threshold voltage of the PMOS transistor PM1 of FIG. 1 is relatively high, that is, when the thickness of the gate oxide is increased, a high power source as shown in FIG. 3 to turn off the PMOS transistor PM1. It is configured to apply a voltage (VDDH).

즉, 도 3과 같이 두꺼운 옥사이드 소자를 이용하여 구성한 고전압 구동 회로는 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 입력신호(IN2)와 인버터(INV1)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM2)(NM3)와; 상기 엔모스 트랜지스터(NM3)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인에 노드(N1)를 통해 연결된 상기 엔모스 트랜지스터(NM2)의 드레인으로 출력하는 피모스 트랜지스터(PM1)와; 상기 노드(N1)를 통해 인가되는 상기 엔모스 트랜지스터(NM2)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인을 통해 상기 노드(N1)로 출력하는 피모스 트랜지스터(PM2)와; 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM3)로 구성되며, 이와 같이 구성된 종래 기술을 설명한다.That is, the NMOS transistor NM1, which is configured to use a thick oxide device as shown in FIG. 3, is electrically controlled by the input signal IN1 to output the source ground voltage GND to the drain high output voltage HVout. )Wow; An inverter INV1 for inverting and outputting the input signal IN2; NMOS transistors NM2 and NM3 each having a common ground and conductingly controlled by the input signal IN2 and the output signal of the inverter INV1; PMOS transistor PM1 that is electrically controlled by the drain voltage of the NMOS transistor NM3 and outputs a high power source voltage VDDH of the source to the drain of the NMOS transistor NM2 connected to the drain through the node N1. )Wow; PMOS transistor PM2 that is electrically controlled by the drain voltage of the NMOS transistor NM2 applied through the node N1 and outputs the high power voltage VDDH of the source to the node N1 through the drain. Wow; Consists of conduction control by the voltage of the node N1, and constitutes a PMOS transistor PM3 for outputting the high power supply voltage VDDH of the source to the high output voltage HVout of the drain. .

우선, 입력신호(IN1)(IN2)로 전원전압(VDD) 및 접지전압(GND)이 인가되면, 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 출력하게 된다.First, when the power supply voltage VDD and the ground voltage GND are applied to the input signals IN1 and IN2, the inverter INV1 inverts and outputs the input signal IN2.

따라서, 각각 고전위의 상기 입력신호(IN1)와 인버터(INV1)의 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM3)는 턴온되나, 상기 저전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM2)는 턴오프된다.Accordingly, the NMOS transistors NM1 and NM3, which receive the input signals IN1 and the output signals of the inverter INV1 having high potentials, are turned on, but the low potential input signals IN2 are turned on the gates. The applied NMOS transistor NM2 is turned off.

그리고, 상기 엔모스 트랜지스터(NM3)가 턴온됨에 따라 접지전압(GND)을 게이트에 인가받은 피모스 트랜지스터(PM1)가 턴온되어 소오스의 고전원전압(VDDH)을 노드(N1)를 통해 피모스 트랜지스터(NM3)의 게이트로 출력하게 된다.As the NMOS transistor NM3 is turned on, the PMOS transistor PM1 applying the ground voltage GND to the gate is turned on, so that the PMOS transistor of the source is driven through the node N1. Output to the gate of (NM3).

따라서, 게이트로 고전원전압(VDDH)을 인가받은 피모스 트랜지스터(PM3)가 턴오프됨에 따라 고출력전압(HVOUT)으로 상기 엔모스 트랜지스터(NM1)를 통해 접지전압(GND)을 출력하게 된다.Therefore, as the PMOS transistor PM3 applied with the high power voltage VDDH is turned off, the ground voltage GND is output through the NMOS transistor NM1 at the high output voltage HVOUT.

그리고, 상기 입력신호(IN1)(IN2)로 접지전압(GND) 및 전원전압(VDD)이 인가되는 경우, 상기 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 출력하게 되며, 저전위의 상기 입력신호(IN1)와 인버터(INV1)의 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM3)는 턴오프되나, 상기 고전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM2)는 턴온된다.When the ground voltage GND and the power supply voltage VDD are applied to the input signals IN1 and IN2, the inverter INV1 inverts and outputs the input signal IN2. The NMOS transistors NM1 and NM3 that receive the input signals IN1 and the output signals of the inverter INV1 are turned off, but the NMOS transistors that have applied the high potential input signal IN2 to the gate are turned off. NM2 is turned on.

그리고, 상기 엔모스 트랜지스터(NM2)가 턴온됨에 따라 접지전압(GND)을 노드(N1)를 통해 각각 게이트에 인가받은 상기 피모스 트랜지스터(PM2)(PM3)가 턴온됨에 따라 소오스의 고전원전압(VDDH)을 드레인으로 출력하게 된다.As the NMOS transistor NM2 is turned on, the PMOS transistors PM2 and PM3 applied to the gates through the node N1 are turned on, respectively, so that the high-power voltage of the source is turned on. VDDH) is output to the drain.

따라서, 게이트로 고전원전압(VDDH)을 인가받은 상기 피모스 트랜지스터(PM1)가 턴오프되나 상기 엔모스 트랜지스터(NM2)가 턴온됨에 따라 게이트로 접지전압(GND)을 인가받은 상기 피모스 트랜지스터(PM3)를 통해 고출력전압(HVout)으로 고전원전압(VDDH)이 출력된다.Accordingly, the PMOS transistor PM1 that receives the high power supply voltage VDDH is turned off, but the PMOS transistor that receives the ground voltage GND is applied to the gate as the NMOS transistor NM2 is turned on. The high power supply voltage VDDH is output at the high output voltage HVout through PM3).

따라서, 상기 엔모스 트랜지스터(NM2)(NM3) 중 하나만 턴온되므로, 이에 따라 상기 피모스 트랜지스터(PM1)(PM2)중 하나 턴온됨에 따라 대기 상태에서 전류가 흐르지 않는다.Accordingly, since only one of the NMOS transistors NM2 and NM3 is turned on, current does not flow in the standby state as one of the PMOS transistors PM1 and PM2 is turned on.

그리고, 도 4는 종래 저전압 소자를 사용한 고전압 구동 회로도로서, 이에 도시된 바와 같이 입력신호(IN1)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 입력신호(IN1)와 인버터(INV1)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM1)(NM2)와; 클램프 전압(Vclamp)에 의해 도통제어되어 드레인의 상기 엔모스 트랜지스터(NM1)(NM2)의 출력전압을 전달하는 피모스 트랜지스터(PM1)(PM2)와; 상기 엔모스 트랜지스터(NM2)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VCCH)을 상기 피모스 트랜지스터(PM1)의 소오스로 출력하는 피모스 트랜지스터(PM3)와; 상기 엔모스 트랜지스터(NM1)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VCCH)을 드레인을 통해 상기 피모스 트랜지스터(NM2) 및 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM4)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 설명한다.4 is a high voltage driving circuit diagram using a conventional low voltage device, and an inverter INV1 for inverting and outputting the input signal IN1 as shown therein; NMOS transistors NM1 and NM2 each having a common ground and conductingly controlled by the input signal IN1 and the output signal of the inverter INV1; PMOS transistors PM1 and PM2 which are electrically controlled by a clamp voltage Vclamp to transfer the output voltages of the NMOS transistors NM1 and NM2 at drains; A PMOS transistor PM3 that is electrically controlled by the drain voltage of the NMOS transistor NM2 and outputs a high power source voltage VCCH of the source to a source of the PMOS transistor PM1; Conducted and controlled by the drain voltage of the NMOS transistor NM1 to the PMOS transistor PM4 which outputs the source high power voltage VCCH to the PMOS transistor NM2 and the high output voltage HVout through the drain. The operation process according to the prior art configured as described above will be described.

우선, 클램프 신호(Vclamp)가 저전위로 인가되면, 이를 각각 게이트에 인가받은 피모스 트랜지스터(PM1)(PM2)가 턴온된다.First, when the clamp signal Vclamp is applied at a low potential, the PMOS transistors PM1 and PM2 applied to the gates are turned on.

그리고, 입력신호(IN1)가 저전위로 인가되는 경우, 이를 인버터(INV1)에서 반전하며, 각각 엔모스 트랜지스터(NM1)(NM2)의 게이트로 저전위 입력신호(IN1) 및 상기 인버터(INV1)의 고전위 출력신호가 인가된다.When the input signal IN1 is applied at the low potential, the inverter inverts it at the inverter INV1, and the gates of the NMOS transistors NM1 and NM2 are respectively used as the gates of the low potential input signal IN1 and the inverter INV1. A high potential output signal is applied.

따라서, 상기 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM2)를 통해 접지전압(GND)을 인가받은 피모스 트랜지스터(PM3)가 턴온되며, 그에 따라 상기 피모스 트랜지스터(PM3)를 통해 고전원전압(VDDH)을 게이트에 인가받은 피모스 트랜지스터(PM4)가 턴오프된다.Accordingly, the PMOS transistor PM3 applied with the ground voltage GND through the PMOS transistor PM2 and the NMOS transistor NM2 is turned on, and thus, the high power voltage through the PMOS transistor PM3 is turned on. PMOS transistor PM4 having VDDH applied to its gate is turned off.

이에 고출력전압(HVout)으로 상기 피모스 및 엔모스 트랜지스터(PM2)(NM2)를 통해 접지전압(GND)이 출력된다.Accordingly, the ground voltage GND is output through the PMOS and NMOS transistors PM2 and NM2 at the high output voltage HVout.

또한, 상기 입력신호(IN1)가 고전위로 인가되는 경우, 상기 엔모스 트랜지스터(NM1)는 턴온되나 상기 엔모스 트랜지스터(NM2)가 턴오프됨에 따라 상기 피모스 트랜지스터(PM4)는 턴온된다.In addition, when the input signal IN1 is applied at high potential, the NMOS transistor NM1 is turned on but the PMOS transistor PM4 is turned on as the NMOS transistor NM2 is turned off.

따라서, 상기 피모스 트랜지스터(PM4)를 통해 게이트에 고전원전압(VDDH)을 인가받은 상기 피모스 트랜지스터(PM3)가 턴오프됨에 따라 상기 고출력전압(HVout)으로 상기 피모스 트랜지스터(PM4)를 통해 인가되는 고전원전압(VDDH)이 출력된다.Accordingly, as the PMOS transistor PM3 applied to the gate through the PMOS transistor PM4 is turned off, the PMOS transistor PM4 is turned into the high output voltage HVout. The applied high power supply voltage VDDH is output.

여기서, 저전압 소자의 크기가 고압 전력 소자보다 아주 작기 때문에 저압 소자로 레벨 변환 기능을 만들면 칩 면적을 크게 줄일 수 있으며, 또한, 모든 소자가 저전압용이므로, 상기 피모스 트랜지스터(PM1)(PM2)가 추가됨에 따라 상기 피모스 트랜지스터(PM3)(PM4)의 드레인과 게이트 사이의 전압이 떨어질 수 있는 한계를 갖게 된다.Here, since the size of the low voltage device is much smaller than that of the high voltage power device, making the level conversion function with the low voltage device can greatly reduce the chip area, and since all the devices are for the low voltage, the PMOS transistors PM1 and PM2 As it is added, the voltage between the drain and the gate of the PMOS transistors PM3 and PM4 may drop.

따라서, 상기 피모스 트랜지스터(PM1)(PM2)의 게이트는 각각 클램프 전압(Vclamp)에 의해 고정되어 있기 때문에 상기 피모스 트랜지스터(PM1)(PM2)의 게이트와 드레인은 각각 클램프 전압(Vclamp)과 피모스 트랜지스터(PM1)(PM2)의 문턱전압의 합(Vclmap+Vtp)이하로 떨어질 수 없으므로, 상기 클램프 전압(Vclamp)이 전원전압 (VDD)정도의 전압이라면 고전원전압(VDDH)을 2배의 전원전압(VDD)까지 올려도 상기 피모스 트랜지스터(PM3)(PM4)에는 열 전자 효과(hot carrier effect)등의 현상을 일으킬 만큼의 과전은 걸리지 않는다.Accordingly, since the gates of the PMOS transistors PM1 and PM2 are fixed by the clamp voltage Vclamp, the gates and the drains of the PMOS transistors PM1 and PM2 are respectively clamped and clamped. Since the sum of the threshold voltages Vclmap + Vtp of the MOS transistors PM1 and PM2 cannot be lowered or lower, if the clamp voltage Vclamp is about the power supply voltage VDD, the high power voltage VDDH is doubled. Even when the power supply voltage VDD is raised, the PMOS transistors PM3 and PM4 do not take overelectricity enough to cause a phenomenon such as a hot carrier effect.

상기와 같이 종래의 기술에 있어서 얇은 옥사이드 소자를 이용한 고전압 구동 회로를 구성한 경우, 고전원전압과 접지전압사이에 직접 전류 패스(direct current path)가 형성됨에 따라 대기전류가 흘러 약 40∼60개의 전압 레벨 이동회로를 사용하는 플라즈마 디스플래이 패널 구동 회로와 같은 고전원 집적회로에 적용시 상기 대기 전류가 약 4∼6mA정도가 소모되며, 사용되는 고전원전압의 레벨이 100V이상 됨에 따라 상기 대기 전류를 통해 약 400∼600mW의 전력이 소모되는 문제점이 있었다.As described above, when a high voltage driving circuit using a thin oxide device is constructed in the related art, a standby current flows as a direct current path is formed between a high power supply voltage and a ground voltage, and thus, about 40 to 60 voltages are applied. When applied to a high power integrated circuit such as a plasma display panel driving circuit using a level shifting circuit, the standby current is consumed about 4 to 6 mA, and as the level of the high power voltage used is 100V or more, There was a problem that the power consumption of about 400 ~ 600mW.

또한, 두꺼운 옥사이드 소자를 이용한 고전압 구동 회로의 경우, 피모스 트랜지스터에 게이트-소오스간에 인가되는 고전원전압에 의해 출력 전류가 변동됨에 따라 게이트의 전압이 낮아지면서 고출력전압이 상승하는 과정에서 게이트와 드레인사이의 기생 커패시턴스(parasitic capacitance)에 의한 밀러 효과(miller effect)의 영향으로 상기 고출력전압이 지연되어 출력됨과 아울러 피타입 전력 디바이스의 문턱전압이 높기 때문에 고전원전압이 이보다 낮아지면 상기 고전압 구동 회로가 동작하지 않는 문제점이 있었다.In addition, in the case of a high voltage driving circuit using a thick oxide device, as the output current is changed by the high power voltage applied between the gate and the source to the PMOS transistor, the gate voltage and the drain are increased while the gate voltage is decreased. Since the high output voltage is delayed and output due to the miller effect due to parasitic capacitance between the high power voltage and the high threshold voltage of the type-type power device, the high voltage driving circuit is reduced. There was a problem that did not work.

그리고, 저전압 소자만으로 구성한 경우, 저전압소자의 로직레벨이 5V임에 따라 상기 저전압 소자에 브레이크 다운(breakdown)이 발생되지 않고 수백V의 고출력전압을 출력할 수 없는 문제점이 있었다.In addition, when the low voltage device is configured only, since the logic level of the low voltage device is 5V, breakdown does not occur in the low voltage device and a high output voltage of several hundred V may not be output.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 스탠바이 전류가 없어서 전력 소모가 작고 지연이 최소화함과 동시에 얇은 게이트 옥사이드 전력소자만으로 구성하여 공정이 단순화되며 고전원 집적회로에 적합하도록 한 고전압 구동 회로를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned conventional problems, and there is no standby current, thereby minimizing power consumption and minimizing delay, and simplifying the process by using only a thin gate oxide power device. It is an object of the present invention to provide a high voltage driving circuit that is suitable.

도 1은 일반적인 고전압 구동 회로도.1 is a general high voltage drive circuit diagram.

도 2는 종래 얇은 옥사이드 소자를 이용한 고전압 구동 회로도.2 is a high voltage driving circuit diagram using a conventional thin oxide device.

도 3은 종래 두꺼운 옥사이드 소자를 이용한 고전압 구동 회로도.3 is a high voltage driving circuit diagram using a conventional thick oxide device.

도 4는 종래 저전압 소자를 사용한 고전압 구동 회로도.4 is a high voltage driving circuit diagram using a conventional low voltage device.

도 5는 본 발명 고전압 구동 회로도.5 is a high voltage driving circuit diagram of the present invention;

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

NM1∼NM3 : 엔모스 트랜지스터 PM1∼PM6 : 피모스 트랜지스터NM1-NM3: NMOS transistor PM1-PM6: PMOS transistor

ZD1,ZD2 : 제너다이오드 INV1 : 인버터ZD1, ZD2: Zener Diode INV1: Inverter

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제1 입력신호에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 제1 엔모스 트랜지스터와; 제2 입력신호를 반전하여 출력하는 인버터와; 소오스가 공통접지되어 각각 상기 인버터의 출력신호와 제2 입력신호에 의해 도통제어되는 제2,제3 엔모스 트랜지스터와; 각각 드레인이 상기 제2,제3 엔모스 트랜지스터의 드레인에 연결되어 클램프 전압에 의해 도통제어되는 제1,제2 피모스 트랜지스터와; 제2 노드를 통해 인가되는 상기 제2 피모스 트랜지스터의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 제1 노드를 통해 상기 제1 피모스 트랜지스터의 소오스로 출력하는 제3 피모스 트랜지스터와; 상기 제1 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인을 통해 상기 제2 노드로 출력하는 제4 피모스 트랜지스터와; 애노드가 각각 상기 제1,제2 노드에 연결되어 캐소드로 고전원전압에 공통입력받는 제1,제2 제너다이오드와; 상기 제2 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 출력하는 제5 피모스 트랜지스터와; 상기 클램프 전압에 의해 도통제어되어 소오스로 입력되는 상기 제5 피모스 트랜지스터의 출력전압을 드레인의 상기 고출력전압으로 출력하는 제6 피모스 트랜지스터로 구성하여 된 것을 특징으로 한다.A configuration of the present invention for achieving the above object is a first NMOS transistor for conducting the control by the first input signal and outputs the ground voltage of the source to the high output voltage of the drain; An inverter for inverting and outputting a second input signal; Second and third NMOS transistors each having a common ground and conductingly controlled by an output signal and a second input signal of the inverter; First and second PMOS transistors each having a drain connected to a drain of the second and third NMOS transistors and electrically controlled by a clamp voltage; A third PMOS that is conductively controlled by a source voltage of the second PMOS transistor applied through a second node and outputs a high power source voltage of the source to a source of the first PMOS transistor through a first node as a drain; A transistor; A fourth PMOS transistor configured to be conductively controlled by the voltage of the first node and output a high power voltage of a source to the second node through a drain; First and second zener diodes whose anodes are connected to the first and second nodes, respectively, to receive a common input to a high power voltage as a cathode; A fifth PMOS transistor configured to be conductively controlled by the voltage of the second node and output a high power voltage of the source to a drain; And a sixth PMOS transistor for outputting the output voltage of the fifth PMOS transistor, which is electrically controlled by the clamp voltage and input to the source, to the high output voltage of the drain.

여기서, 상기 복수의 피모스 및 엔모스 트랜지스터는 각각 얇은 게이트 옥사이드 전력 소자를 사용하여 된 것을 특징으로 한다.Here, the plurality of PMOS and NMOS transistors are characterized in that each using a thin gate oxide power device.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 5는 본 발명 고전압 구동 회로도로서, 이에 도시한 바와 같이 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 인버터(INV1)의 출력신호와 입력신호(IN2)에 의해 도통제어되는 엔모스 트랜지스터(NM2)(NM3)와; 각각 드레인이 상기 엔모스 트랜지스터(NM2)(NM3)의 드레인에 연결되어 클램프 전압(Vclamp)에 의해 도통제어되는 피모스 트랜지스터(PM1)(PM2)와; 제2 노드(N2)를 통해 인가되는 상기 피모스 트랜지스터(PM2)의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)로 제1 노드(N1)를 통해 상기 피모스 트랜지스터(PM1)의 소오스로 출력하는 피모스 트랜지스터(PM3)와; 상기 제1 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인을 통해 상기 제2 노드(N2)로 출력하는 피모스 트랜지스터(PM4)와; 애노드가 각각 상기 제1,제2 노드(N1)(N2)에 연결되어 캐소드로 고전원전압(VDDH)에 공통입력받는 제너다이오드(ZD1)(ZD2)와; 상기 제2 노드(N2)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인으로 출력하는 피모스 트랜지스터(PM5)와; 상기 클램프 전압(Vclmap)에 의해 도통제어되어 소오스로 입력되는 상기 피모스 트랜지스터(PM5)의 출력전압을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM6)로 구성하며, 상기 피모스 및 엔모스 트랜지스터(PM1∼PM6)(NM1∼NM3)는 각각 얇은 게이트 옥사이드 전력 소자로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.FIG. 5 is a high voltage driving circuit diagram of the present invention. As shown in FIG. 5, the NMOS transistor NM1 outputs a ground voltage GND of a source to a high output voltage HVout of a drain. ; An inverter INV1 for inverting and outputting the input signal IN2; NMOS transistors NM2 and NM3 each having a common ground and conductingly controlled by an output signal and an input signal IN2 of the inverter INV1; PMOS transistors PM1 and PM2 each having a drain connected to the drains of the NMOS transistors NM2 and NM3 and electrically controlled by a clamp voltage Vclamp; The conduction is controlled by the source voltage of the PMOS transistor PM2 applied through the second node N2 to the PMOS transistor PM1 through the first node N1 at the source high voltage VDDH. A PMOS transistor PM3 output with a source of; A PMOS transistor (PM4) which is electrically controlled by the voltage of the first node (N1) and outputs a high power voltage (VDDH) of a source to the second node (N2) through a drain; A zener diode (ZD1) (ZD2) having an anode connected to the first and second nodes (N1) and (N2), respectively, and having a common input to a high power voltage (VDDH) as a cathode; A PMOS transistor PM5 which is electrically controlled by the voltage of the second node N2 and outputs a high power voltage VDDH of the source as a drain; The PMOS transistor PM6 outputs the output voltage of the PMOS transistor PM5 that is electrically controlled by the clamp voltage Vclmap and is input to the source to the high output voltage HVout of the drain. And the NMOS transistors PM1 to PM6 (NM1 to NM3) each constitute a thin gate oxide power device, and the operation process according to the present invention configured as described above will be described in detail.

우선, 클램프전압(Vclamp)을 게이트에 인가받은 피모스 트랜지스터(PM1)(PM2)(PM6)가 턴온된 후, 입력신호(IN1)(IN2)를 각각 고전위 전원전압(VDD)과 저전위 접지전압(GND)으로 인가하는 경우, 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 고전위를 출력한다.First, after the PMOS transistors PM1 (PM2) and PM6 having applied the clamp voltage Vclamp to the gate are turned on, the input signals IN1 and IN2 are respectively set to the high potential power voltage VDD and the low potential ground. When applied with the voltage GND, the inverter INV1 inverts the input signal IN2 and outputs a high potential.

따라서, 상기 고전위의 입력신호(IN1)와 상기 인버터(INV1)의 고전위 출력신호를 각각 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM2)는 턴온되나, 저전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM3)가 턴오프됨에 따라 상기 턴온된 피모스 트랜지스터(PM1)(PM2)를 통해 제1 노드(N1)가 접지되어 턴온된 피모스 트랜지스터(PM4)에 의해 고전원전압(VDDH)을 피모스 트랜지스터(PM5)의 게이트에 인가한다.Accordingly, the NMOS transistors NM1 and NM2 applied to the gate of the high potential input signal IN1 and the high potential output signal of the inverter INV1 are turned on, but the low potential input signal IN2 is turned on. As the NMOS transistor NM3 applied to the gate is turned off, the first node N1 is grounded through the turned-on PMOS transistor PM1 (PM2) and turned on by the PMOS transistor PM4 turned on by the high power source. The voltage VDDH is applied to the gate of the PMOS transistor PM5.

즉, 상기 엔모스 트랜지스터(NM2)(NM3)의 게이트에 인버터(INV1)에 의해 항상 반대극성의 전압 레벨로 인가됨에 따라 상기 엔모스 트랜지스터(NM2)가 턴온되면, 피모스 트랜지스터(PM4)의 게이트 전압이 떨어지기 시작한다.That is, when the NMOS transistor NM2 is turned on as the voltage level of the opposite polarity is always applied to the gates of the NMOS transistors NM2 and NM3 by the inverter INV1, the gate of the PMOS transistor PM4 is turned on. The voltage begins to drop.

그러므로, 상기 피모스 트랜지스터(PM)가 턴오프됨에 따라 고출력전압(HVout)으로 상기 엔모스 트랜지스터(NM1)를 통해 인가되는 접지전압(GND)을 출력한다.Therefore, as the PMOS transistor PM is turned off, the ground voltage GND applied through the NMOS transistor NM1 is output at the high output voltage HVout.

그러나, 상기 입력신호(IN)(IN2)가 각각 저전위의 접지전압(GND)과 고전위의 전원전압(VDD)이 인가되는 경우, 상기 엔모스 트랜지스터(NM1)(NM2)는 턴오프되나 상기 엔모스 트랜지스터(NM3)가 턴온됨에 따라 상기 피모스 트랜지스터(PM2)를 통해 접지전압(GND)을 상기 피모스 트랜지스터(PM3)(PM5)의 게이트에 인가한다.However, when the input signal IN (IN2) is applied with the low potential ground voltage GND and the high potential power voltage VDD, respectively, the NMOS transistors NM1 and NM2 are turned off, but As the NMOS transistor NM3 is turned on, the ground voltage GND is applied to the gate of the PMOS transistor PM3 and PM5 through the PMOS transistor PM2.

따라서, 상기 피모스 트랜지스터(PM3)가 턴온됨에 따라 상기 피모스 트랜지스터(PM4)는 게이트에 고전원전압(VDDH)이 인가받아 턴오프되며, 상기 피모스 트랜지스터(PM5)가 턴온됨에 따라 상기 고출력전압(HVout)으로 상기 피모스 트랜지스터(PM5)(PM6)를 통해 고전원전압을 출력한다.Accordingly, as the PMOS transistor PM3 is turned on, the PMOS transistor PM4 is turned off by applying a high power voltage VDDH to a gate, and the high output voltage as the PMOS transistor PM5 is turned on. A high power voltage is output to the HVout through the PMOS transistors PM5 and PM6.

여기서, 상기 엔모스 트랜지스터(NM2)가 턴온되면 피모스 트랜지스터(PM3)가 턴오프되고, 엔모스 트랜지스터(NM3)가 턴온되면 피모스 트랜지스터(PM4)가 턴오프되기 때문에 어느 경우든지 고전원전압(VDDH)에서 접지전압(GND)으로 직접 전류 경로(Direct Current Path)가 형성되지 않기 때문에 대기 전류가 없다.Here, the PMOS transistor PM3 is turned off when the NMOS transistor NM2 is turned on, and the PMOS transistor PM4 is turned off when the NMOS transistor NM3 is turned on. There is no standby current because no direct current path is formed from VDDH) to the ground voltage GND.

또한, 제너다이오드(ZD1)(ZD2)는 피모스 트랜지스터(PM3)(PM4)의 드레인 전압이 커패시티브 커플링(Capacitive Coupling)의 영향으로 지나치게 떨어지는 것을 방지하는 것으로, 정상적인 경우 동작하지 않는다.In addition, the zener diodes ZD1 and ZD2 prevent the drain voltage of the PMOS transistors PM3 and PM4 from dropping excessively under the influence of capacitive coupling, and do not operate normally.

그리고, 상기 피모스 트랜지스터(PM5)의 게이트 전압이 떨어져 턴온되면, 고출력전압(HVout)은 고전원전압(VDDH)까지 풀업되며, 이때, 상기 피모스 트랜지스터(PM5)의 드레인은 상기 피모스 트랜지스터(PM6)에 의해 고전원전압(VDDH)과 분리되어 있기 때문에 고출력전압(HVout)이 치고 올라오는 영향을 덜 받아서 상기 피모스 트랜지스터(PM2)(PM3)(PM5)의 동작속도가 빨라진다.When the gate voltage of the PMOS transistor PM5 is turned off, the high output voltage HVout is pulled up to the high power voltage VDDH, and the drain of the PMOS transistor PM5 is the PMOS transistor PM Since the PM6 is separated from the high power supply voltage VDDH, the operation speed of the PMOS transistors PM2, PM3, and PM5 is increased due to less influence of the high output voltage HVout.

상기에서 상세히 설명한 바와 같이, 본 발명은 얇은 게이트 옥사이드 전력 소자만을 사용하면서 대기전류의 흐름을 제거함으로써, 고전압 집적회로에 적용시 공정을 단순화시킴과 아울러 소모 전력을 감소시키고, 또한, 출력전압의 지연을 최소화하여 고속으로 동작하는 시스템에 적용 가능한 효과가 있다.As described in detail above, the present invention eliminates the flow of standby current while using only a thin gate oxide power device, thereby simplifying the process and reducing power consumption when applied to a high voltage integrated circuit, and also delaying the output voltage. By minimizing this, there is an effect applicable to a system operating at high speed.

Claims (2)

제1 입력신호에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 제1 엔모스 트랜지스터와; 제2 입력신호를 반전하여 출력하는 인버터와; 소오스가 공통접지되어 각각 상기 인버터의 출력신호와 제2 입력신호에 의해 도통제어되는 제2,제3 엔모스 트랜지스터와; 각각 드레인이 상기 제2,제3 엔모스 트랜지스터의 드레인에 연결되어 클램프 전압에 의해 도통제어되는 제1,제2 피모스 트랜지스터와; 제2 노드를 통해 인가되는 상기 제2 피모스 트랜지스터의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 제1 노드를 통해 상기 제1 피모스 트랜지스터의 소오스로 출력하는 제3 피모스 트랜지스터와; 상기 제1 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인을 통해 상기 제2 노드로 출력하는 제4 피모스 트랜지스터와; 애노드가 각각 상기 제1,제2 노드에 연결되어 캐소드로 고전원전압에 공통입력받는 제1,제2 제너다이오드와; 상기 제2 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 출력하는 제5 피모스 트랜지스터와; 상기 클램프 전압에 의해 도통제어되어 소오스로 입력되는 상기 제5 피모스 트랜지스터의 출력전압을 드레인의 상기 고출력전압으로 출력하는 제6 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 고전압 구동 회로.A first NMOS transistor electrically conductively controlled by the first input signal to output a ground voltage of the source to a high output voltage of the drain; An inverter for inverting and outputting a second input signal; Second and third NMOS transistors each having a common ground and conductingly controlled by an output signal and a second input signal of the inverter; First and second PMOS transistors each having a drain connected to a drain of the second and third NMOS transistors and electrically controlled by a clamp voltage; A third PMOS that is conductively controlled by a source voltage of the second PMOS transistor applied through a second node and outputs a high power source voltage of the source to a source of the first PMOS transistor through a first node as a drain; A transistor; A fourth PMOS transistor configured to be conductively controlled by the voltage of the first node and output a high power voltage of a source to the second node through a drain; First and second zener diodes whose anodes are connected to the first and second nodes, respectively, to receive a common input to a high power voltage as a cathode; A fifth PMOS transistor configured to be conductively controlled by the voltage of the second node and output a high power voltage of the source to a drain; And a sixth PMOS transistor for outputting the output voltage of the fifth PMOS transistor, which is electrically controlled by the clamp voltage and input to the source, to the high output voltage of the drain. 제1항에 있어서, 상기 복수의 피모스 및 엔모스 트랜지스터는 각각 얇은 게이트 옥사이드 전력 소자를 사용하여 된 것을 특징으로 하는 고전압 구동 회로.The high voltage driving circuit according to claim 1, wherein the plurality of PMOS and NMOS transistors each use a thin gate oxide power device.
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