KR20000060788A - Method of manufacturing soi device - Google Patents
Method of manufacturing soi device Download PDFInfo
- Publication number
- KR20000060788A KR20000060788A KR1019990009402A KR19990009402A KR20000060788A KR 20000060788 A KR20000060788 A KR 20000060788A KR 1019990009402 A KR1019990009402 A KR 1019990009402A KR 19990009402 A KR19990009402 A KR 19990009402A KR 20000060788 A KR20000060788 A KR 20000060788A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- silicon
- silicon substrate
- forming
- oxidation layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
Description
본 발명은 에스오아이(SOI) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 지지기판의 본딩 안정화를 도모할 수 있는 에스오아이 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a SOI device, and more particularly, to a method for manufacturing a SIO device capable of stabilizing bonding of a support substrate.
반도체 메모리 소자의 고속화 및 저전력화에 대한 요구가 증가함에 따라, 이에 대한 다각적인 연구가 소자 및 회로 측면에서 진행되고 있다. 한 예로, 소자 측면에서, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 이용하는 통상의 반도체 집적 기술로는 고속화 및 저전력화의 반도체 메모리 소자를 얻는데, 그 한계가 있기 때문에, 최근에는, 실리콘 온 인슐레이터(Silicon On Insulator : 이하, SOI) 웨이퍼를 이용한 반도체 집적 기술이 진행되고 있다.As the demand for higher speed and lower power of semiconductor memory devices increases, various researches on them are being conducted in terms of devices and circuits. For example, in terms of devices, a conventional semiconductor integrated technology using a silicon wafer made of bulk silicon obtains a high speed and low power semiconductor memory device, and because of its limitation, recently, a silicon on insulator (Silicon On Insulator): Hereinafter, a semiconductor integration technology using an SOI) wafer is being advanced.
여기서, SOI 웨이퍼는 전체를 지지하는 지지기판과, 소자가 형성되는 실리콘층 사이에 매몰산화막이 개재된 구조로서, 이러한 SOI 웨이퍼를 이용하여 반도체 메모리 소자를 제조할 경우에는 낮은 접합 용량 및 큰 드레인 전류 특성을 갖도록 할 수 있기 때문에, 반도체 메모리 소자의 고속화 및 저전력화 특성을 향상시킬 수 있다.Here, the SOI wafer has a structure in which a buried oxide film is interposed between the supporting substrate supporting the whole and the silicon layer on which the device is formed. When manufacturing a semiconductor memory device using such an SOI wafer, a low junction capacity and a large drain current are used. Since it is possible to have characteristics, it is possible to improve the speed and the power reduction characteristics of the semiconductor memory device.
한편, 반도체 메모리 소자의 고속화 및 저전력화의 요구와 더불어, 고집적화에 요구도 증가되고 있는데, 이에 부응하기 위해서는 소자 면적을 감소시켜야만 한다. 그런데, 소자 면적을 감소시킬 경우에는 캐패시터 용량의 감소가 수반되기 때문에, 반도체 메모리 소자에서 만족할만한 캐패시터 용량을 얻기 위해서 캐패시터의 높이를 증가시켜야만 한다. 즉, 캐패시터의 용량은 일반적으로 캐패시터 전극들간의 거리에 반비례하고, 캐패시터 전극의 면적 및 유전체막의 유전상수에 비례하게 되는데, 소자 면적이 감소되면, 캐패시터 전극의 면적도 감소되기 때문에, 이를 보상하기 위해서는, 캐패시터 전극의 높이를 증가시켜야만 함으로써, 결과적으로는, 캐패시터 높이의 증가를 초래하게 된다.On the other hand, along with the demand for higher speed and lower power of semiconductor memory devices, there is an increasing demand for high integration. However, when the device area is reduced, the capacitor capacity is reduced, so that the height of the capacitor must be increased in order to obtain a satisfactory capacitor capacity in the semiconductor memory device. That is, the capacitance of the capacitor is generally inversely proportional to the distance between the capacitor electrodes, and is proportional to the area of the capacitor electrode and the dielectric constant of the dielectric film. When the device area is reduced, the area of the capacitor electrode is also reduced. , The height of the capacitor electrode must be increased, resulting in an increase in the capacitor height.
그러나, 상기와 같이 캐패시터의 높이를 증가시킬 경우에는, 만족할만한 캐패시터 용량은 얻을 수 있으나, 반면에, 셀 영역과 주변회로 영역간의 단차가 증가됨으로써, 후속의 금속배선 공정시에, 주변회로 영역에 콘택홀을 형성하기가 매우 어려운 문제가 초래된다.However, when the height of the capacitor is increased as described above, a satisfactory capacitor capacity can be obtained. On the other hand, the step difference between the cell region and the peripheral circuit region is increased, so that in the subsequent metallization process, the peripheral circuit region is increased. It is very difficult to form contact holes.
따라서, 셀 영역과 주변 영역간의 단차를 감소시키기 위한 방법으로서, 매몰된 형태로 캐패시터를 구비시키는 방법, 즉, SOI 소자를 제조함에 있어서, 캐패시터를 먼저 형성한 후에, 지지기판과의 본딩을 수행하여 SOI 웨이퍼를 제조하고, 이후, 실리콘층에 트랜지스터를 형성하는 방법이 제안되었다.Accordingly, as a method for reducing the step difference between the cell region and the peripheral region, a method of providing a capacitor in a buried form, that is, in manufacturing an SOI device, after forming a capacitor first, bonding with a supporting substrate is performed. A method of fabricating an SOI wafer and then forming a transistor in a silicon layer has been proposed.
그러나, 상기와 같은 종래의 SOI 소자의 제조방법은, 지지기판과의 본딩 강도가 취약한 문제점이 있고, 아울러, SOI 소자의 전기적 특성 저하가 유발되는 문제점이 있다.However, the conventional method for manufacturing a SOI device as described above has a problem in that bonding strength with a support substrate is weak, and in addition, a decrease in electrical characteristics of the SOI device is caused.
자세하게, 일반적으로 SOI 소자의 제조 공정에서는 지지기판의 본딩시에 본딩 매개체로서 산화막, 특히, CVD 산화막을 이용하고 있다. 그런데, CVD 산화막을 지지기판의 본딩 매개체로서 이용하는 경우, 본딩 공정을 완료한 후에 후속 공정에서 950℃ 이상의 고온 열처리를 수행하게 되면, 상기한 CVD 산화막의 자체적인 열화가 발생됨은 물론, CVD 산화막으로부터의 아우트개싱(Outgassing)에 의해 본딩 계면에 보이드(Void)가 발생하게 되고, 이 결과, 보이드에 의해 소자의 전기적 특성 저하가 발생하게 됨은 물론, 심한 경우에는, 본딩 강도의 저하로 인하여 지지기판이 탈착되는 결과가 초래된다.In detail, in the manufacturing process of the SOI element, an oxide film, in particular, a CVD oxide film, is used as a bonding medium in bonding the support substrate. However, when the CVD oxide film is used as a bonding medium for the support substrate, when the high temperature heat treatment of 950 ° C. or higher is performed in a subsequent step after the bonding process is completed, the CVD oxide film does not deteriorate itself but also from the CVD oxide film. Voids are generated at the bonding interface due to outgassing, and as a result, the voids cause deterioration of the electrical characteristics of the device, and in severe cases, the support substrate is detached due to the decrease in the bonding strength. Results.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 지지기판의 본딩 안정화를 도모할 수 있는 SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing an SOI device capable of stabilizing bonding of a support substrate.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 에스오아이 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing an SOH element according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : 실리콘 기판 2 : 필드 산화막1: silicon substrate 2: field oxide film
3 : 매몰 산화막 4 : 캐패시터 하부 전극3: buried oxide film 4: capacitor lower electrode
5 : 유전체막 6 : 캐패시터 상부 전극5: dielectric film 6: capacitor upper electrode
7 : 산화막 10 : 캐패시터7 oxide film 10 capacitor
11 : 실리콘막 12 : 저온 열산화막11 silicon film 12 low temperature thermal oxide film
21 : 지지기판 22 : 열산화막21: support substrate 22: thermal oxide film
23 : 게이트 산화막 24 : 게이트 전극23 gate oxide film 24 gate electrode
25a : 소오스 영역 25b : 드레인 영역25a: source region 25b: drain region
C : 콘택홀C: contact hole
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자의 제조방법은, 일측면에 필드 산화막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 일측면 상에 상기 필드 산화막을 덮도록 매몰 산화막을 형성하는 단계; 상기 매몰 산화막의 소정 부분을 식각하여, 상기 매몰 산화막에 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 매몰 산화막 상에 노출된 실리콘 기판 부분과 콘택되는 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 실리콘 기판의 일측면 상에 표면 평탄화가 이루어진 산화막을 형성하는 단계; 상기 산화막 상에 실리콘막을 형성하는 단계; 상기 실리콘막에 대한 저온 열 공정을 수행하여, 상기 실리콘막의 표면 일부 및 그 상부에 제1열산화막을 형성하는 단계; 일측면에 제2열산화막이 형성된 지지기판을 마련하고, 상기 제2열산화막과 상기 제1열산화막이 접촉되도록, 상기 실리콘 기판과 지지기판을 본딩시키는 단계; 상기 필드 산화막을 연마정지층으로 하여 상기 실리콘 기판의 타측면을 연마하는 단계; 및 잔류된 실리콘 기판에 트랜지스터를 형성하는 단계를 포함하여 이루어진다.Method of manufacturing an SOI device of the present invention for achieving the above object, the step of providing a silicon substrate having a field oxide film on one side; Forming a buried oxide film on one side of the silicon substrate to cover the field oxide film; Etching a portion of the buried oxide film to form a contact hole in the buried oxide film exposing a portion of the silicon substrate; Forming a capacitor in contact with the exposed portion of the silicon substrate on the buried oxide film; Forming an oxide film having a surface planarized on one side of the silicon substrate including the capacitor; Forming a silicon film on the oxide film; Performing a low temperature thermal process on the silicon film to form a first thermal oxide film on a portion of and on the surface of the silicon film; Bonding a support substrate to a support substrate having a second thermal oxide film formed on one side thereof, and contacting the second thermal oxide film with the first thermal oxide film; Polishing the other side of the silicon substrate using the field oxide film as a polishing stop layer; And forming a transistor in the remaining silicon substrate.
본 발명에 따르면, 일반적인 CVD 산화막 대신에, 열적으로 안정된 저온 열산화막을 본딩 매개체로 이용하기 때문에, 본딩 계면에서 보이드가 발생되는 것을 방지할 수 있고, 이에 따라, 지지기판의 본딩 안정화를 도모할 수 있다According to the present invention, instead of the general CVD oxide film, since a thermally stable low temperature thermal oxide film is used as the bonding medium, it is possible to prevent the generation of voids at the bonding interface, and thereby to stabilize the bonding of the supporting substrate. have
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1G are cross-sectional views illustrating a method of manufacturing an SOI device according to an exemplary embodiment of the present invention.
우선, 도 1a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 실리콘 기판(1)을 마련하고, 상기 실리콘 기판(1)의 표면에 국부 산화 공정으로 필드 산화막(2)으로 형성한다. 그런 다음, 필드 산화막(2)을 포함한 실리콘 기판(1)의 전면 상에 실리콘 산화막, 실리콘 질화막, BPSG막, PSG막, 또는, USG막 중에서 선택되는 하나의 막으로된 매몰 산화막(3)을 형성한 후, 상기 매몰 산화막(3)에 대한 식각 공정을 수행하여, 상기 매몰 산화막(3)의 소정 부분에 상기 실리콘 기판(1)의 일부분을 노출시키는 콘택홀(C)을 형성한다. 이때, 콘택홀(C)은 실리콘 기판(1)의 특정 부분, 바람직하게는, 후속 공정에서 트랜지스터의 소오스 영역이 될 부분을 노출시키도록 형성한다.First, as shown in FIG. 1A, a silicon substrate 1 made of bulk silicon is provided, and formed on the surface of the silicon substrate 1 as a field oxide film 2 by a local oxidation process. Then, a buried oxide film 3 made of one film selected from a silicon oxide film, a silicon nitride film, a BPSG film, a PSG film, or a USG film is formed on the entire surface of the silicon substrate 1 including the field oxide film 2. Thereafter, an etching process is performed on the investment oxide layer 3 to form a contact hole C exposing a portion of the silicon substrate 1 in a predetermined portion of the investment oxide layer 3. In this case, the contact hole C is formed to expose a specific portion of the silicon substrate 1, preferably, a portion to be a source region of the transistor in a subsequent process.
이어서, 매몰 산화막(3) 상에 콘택홀(C)을 통하여 실리콘 기판(1)과 콘택되는 캐패시터 하부 전극(4)과, 상기 캐패시터 하부 전극(4)을 감싸는 형태의 유전체막(5), 및 상기 유전체막(5)을 감싸는 형태의 캐패시터 상부 전극(6)으로 이루어지는 캐패시터(10)를 형성한다. 여기서, 캐패시터 하부 전극(4)은 콘택홀(C)이 매립되도록 매몰 산화막(3) 상에 도핑된 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 패터닝하여 형성하며, 캐패시터 상부 전극(6)은 캐패시터 하부 전극(4)과 마찬가지로 유전체막(5)를 포함한 매몰 산화막(3) 상에 도핑된 폴리실리콘막을 증착한 후, 상기 도핑된 폴리실리콘막을 식각하여 형성한다. 이때, 캐패시터 상부 전극(6)을 형성하기 위한 식각시에는 노출된 매몰 산화막(3) 부분도 함께 식각한다.Subsequently, the capacitor lower electrode 4 which is in contact with the silicon substrate 1 on the buried oxide film 3 through the contact hole C, the dielectric film 5 which surrounds the capacitor lower electrode 4, and A capacitor 10 including a capacitor upper electrode 6 that surrounds the dielectric film 5 is formed. Here, the capacitor lower electrode 4 is formed by depositing a doped polysilicon film on the buried oxide film 3 so that the contact hole C is embedded, and then patterning the polysilicon film, and the capacitor upper electrode 6 is a capacitor Like the lower electrode 4, the doped polysilicon film is deposited on the buried oxide film 3 including the dielectric film 5, and then the doped polysilicon film is etched. At this time, during the etching for forming the capacitor upper electrode 6, the exposed buried oxide film 3 is also etched together.
그리고 나서, 표면 평탄화를 위하여, 전체 상부에 LPCVD, APCVD, PECVD, Photo-CVD, ECR-CVD(Electron Cyclotron Resonance - Chemical Vapor Deposition), 또는, Spin-On-Glass 등의 공정으로 산화막(7)을 형성한다.Then, in order to planarize the surface, the oxide film 7 is formed on the whole by LPCVD, APCVD, PECVD, Photo-CVD, ECR-Electron Cyclotron Resonance-Chemical Vapor Deposition, or Spin-On-Glass. Form.
다음으로, 도 1b에 도시된 바와 같이, 산화막(7) 상에 폴리실리콘막, 또는, 비정질 실리콘막으로된 실리콘막(11)을 형성하고, 이어서, 약 400℃ 이하, 바람직하게는, 250 내지 400℃ 정도의 온도에서 저온 열 공정을 수행하여, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막(11)의 상부 표면 및 그 상부에 저온 열산화막(12)을 형성한다.Next, as shown in FIG. 1B, a polysilicon film or a silicon film 11 made of an amorphous silicon film is formed on the oxide film 7, and then about 400 ° C. or less, preferably, 250 to By performing a low temperature thermal process at a temperature of about 400 ℃, as shown in Figure 1c, to form a low temperature thermal oxide film 12 on the upper surface and the upper portion of the polysilicon film 11.
여기서, 400℃ 이하의 온도로 열 공정을 수행하는 것은, 통상의 습식 또는 건식 산화 공정과 같은 고온 산화 공정을 수행할 경우에는, 열 공정이 수행되는 동안에 캐패시터(10)가 열화되어, 오히려, 소자 특성이 저하되기 때문이다. 따라서, 캐패시터(10)의 열화를 방지하기 위하여, 400℃ 이하의 저온 열 공정을 수행하는 것은 필수적이며, 저온 열 공정의 하나의 예로서, ECR-CVD(Electron Cyclotron Resonance - Chemical Vapor Deposition) 공정을 이용한다.Here, performing the thermal process at a temperature of 400 ° C. or less means that when performing a high temperature oxidation process such as a conventional wet or dry oxidation process, the capacitor 10 deteriorates while the thermal process is performed. This is because the characteristics are deteriorated. Therefore, in order to prevent deterioration of the capacitor 10, it is essential to perform a low temperature thermal process of 400 ° C. or lower, and as an example of the low temperature thermal process, an ECR-CVD (Electron Cyclotron Resonance—Chemical Vapor Deposition) process is used. I use it.
다음으로, 도 1d에 도시된 바와 같이, 지지기판(21)을 마련하고, 상기 지지기판(21)의 일측면 상에 통상적인 방법으로 열산화막(22)을 형성한 후, 실리콘 기판(1)의 최상부에 형성된 저온 열산화막(22) 상에 상기 지지기판(21)을 본딩시킨다. 이때, 지지기판(21)은 그의 일측면 상에 형성된 열산화막(22)이 상기 저온 열산화막(12)과 접촉되도록 본딩시킨다.Next, as shown in FIG. 1D, after the support substrate 21 is formed, the thermal oxide film 22 is formed on one side of the support substrate 21 by a conventional method, and then the silicon substrate 1 is formed. The support substrate 21 is bonded on the low temperature thermal oxide film 22 formed at the top of the substrate. At this time, the support substrate 21 bonds the thermal oxide film 22 formed on one side thereof to be in contact with the low temperature thermal oxide film 12.
다음으로, 도 1e에 도시된 바와 같이, 실리콘 기판의 후면을 1차로 그라인딩(Grinding)하고, 이어서, 필드 산화막(2)을 연마정지층으로 하는 CMP 공정으로 연마하여 소자가 형성될 실리콘층(1a)를 얻는다. 그런 다음, 상기 실리콘층(1a) 상에 공지된 반도체 제조 공정으로 게이트 산화막(23)이 개재된 게이트 전극(24)을 형성하고, 이어서, 상기 게이트 전극(24) 양측의 실리콘층(1a) 부분에 이온주입 공정을 통해 소오스 및 드레인 영역(25a, 25b)을 형성하여, 트랜지스터를 구성한다. 이때, 소오스 영역(25a)은 캐패시터(10)와 콘택되게 형성한다.Next, as shown in FIG. 1E, the back surface of the silicon substrate is primarily ground, and then the silicon layer 1a to be formed by polishing the field oxide film 2 by a CMP process using the polishing stop layer. Get) Then, the gate electrode 24 having the gate oxide film 23 interposed therebetween is formed on the silicon layer 1a by a known semiconductor manufacturing process, and then the silicon layer 1a on both sides of the gate electrode 24 is formed. The source and drain regions 25a and 25b are formed in the ion implantation process to form a transistor. In this case, the source region 25a is formed to be in contact with the capacitor 10.
상기와 같은 본 발명의 실시예에 따른 SOI 소자의 제조방법은, 지지기판의 본딩 매개체로서 CVD 산화막에 비해 열적으로 안정된 저온 열산화막을 이용하기 때문에, 후속의 고온 열처리 공정, 예컨데, 게이트 산화막의 형성 공정, 게이트 전극용 도전막의 증착 공정, 또는, 소오스 및 드레인 영역을 형성하기 위한 열 공정 등과 같은 공정시에, 상기 저온 열산화막의 자체적인 열화는 물론, 막 계면에서 보이드가 발생되는 것을 방지할 수 있고, 이에 따라, 본딩 강도의 저하로 인한, 지지기판의 탈착을 방지할 수 있다.Since the method for manufacturing the SOI device according to the embodiment of the present invention as described above uses a low temperature thermal oxide that is thermally stable compared to the CVD oxide film as a bonding medium of the support substrate, subsequent high temperature heat treatment processes, for example, formation of a gate oxide film. During the process, the process of depositing the conductive film for the gate electrode, or the heat process for forming the source and drain regions, the deterioration of the low-temperature thermal oxide film as well as the generation of voids at the film interface can be prevented. As a result, the detachment of the support substrate can be prevented due to the decrease in the bonding strength.
이상에서와 같이, 본 발명의 SOI 소자의 제조방법은 CVD 산화막 보다 열적으로 안정된 저온 열산화막을 지지기판의 본딩 매개체로서 이용하기 때문에, 후속의 고온 열 공정에서 막 자체의 열화 및 본딩 계면에서 보이드가 발생되는 것을 방지할 수 있고, 이에 따라, 지지기판의 본딩 안정화를 향상시킴은 물론, SOI 소자의 전기적 특성 저하를 방지할 수 있다.As described above, since the method of manufacturing the SOI device of the present invention uses a low temperature thermal oxide film which is more thermally stable than the CVD oxide film as a bonding medium of the support substrate, voids at the deterioration and bonding interface of the film itself in the subsequent high temperature thermal process. It can be prevented from occurring, thereby improving the bonding stabilization of the support substrate, as well as preventing the deterioration of the electrical characteristics of the SOI device.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009402A KR100286777B1 (en) | 1999-03-19 | 1999-03-19 | Method of manufacturing soi device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009402A KR100286777B1 (en) | 1999-03-19 | 1999-03-19 | Method of manufacturing soi device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060788A true KR20000060788A (en) | 2000-10-16 |
| KR100286777B1 KR100286777B1 (en) | 2001-04-16 |
Family
ID=19577075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009402A KR100286777B1 (en) | 1999-03-19 | 1999-03-19 | Method of manufacturing soi device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100286777B1 (en) |
-
1999
- 1999-03-19 KR KR1019990009402A patent/KR100286777B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100286777B1 (en) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100290787B1 (en) | Manufacturing Method of Semiconductor Memory Device | |
| KR102330115B1 (en) | Method for forming a semiconductor-on-insulator(soi) substrate | |
| US5939745A (en) | Dynamic access memory using silicon-on-insulator | |
| US5442223A (en) | Semiconductor device with stress relief | |
| US8053897B2 (en) | Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components | |
| US4963505A (en) | Semiconductor device and method of manufacturing same | |
| US5661063A (en) | Semiconductor memory device provided with capacitors formed above and below a cell transistor and method for manufacturing the same | |
| JP4467628B2 (en) | Manufacturing method of semiconductor device | |
| TWI251342B (en) | Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same | |
| KR100244825B1 (en) | Semiconductor device and manufacturing method thereof | |
| US6879002B2 (en) | Semiconductor device having an SOI substrate | |
| US6410973B2 (en) | Thin film SOI MOSFET | |
| KR100724199B1 (en) | Method for forming shallow trench isolation of soi | |
| KR100286777B1 (en) | Method of manufacturing soi device | |
| JP2000058780A (en) | Semiconductor device and manufacture thereof | |
| JP3278944B2 (en) | SOI semiconductor device and method of manufacturing the same | |
| JPH09260679A (en) | Semiconductor device and manufacture thereof | |
| KR100286775B1 (en) | Method of manufacturing soi device | |
| KR100282216B1 (en) | Soi DRAM and its manufacturing method | |
| KR100286776B1 (en) | Method of manufacturing silicon on insulator wafer | |
| US20210327902A1 (en) | Semiconductor wafer with devices having different top layer thicknesses | |
| KR100532942B1 (en) | Semiconductor memory device having a vertical structure type transistor and method of manufacturing the same | |
| KR100532943B1 (en) | Method of manufacturing semiconductor memory device | |
| KR100265327B1 (en) | Soi device without floating body effect and method for fabricating the same | |
| US5714397A (en) | Process for producing lateral bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |