JPH09260679A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH09260679A JPH09260679A JP8088755A JP8875596A JPH09260679A JP H09260679 A JPH09260679 A JP H09260679A JP 8088755 A JP8088755 A JP 8088755A JP 8875596 A JP8875596 A JP 8875596A JP H09260679 A JPH09260679 A JP H09260679A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁体上に形成さ
れた半導体層上のＭＩＳＦＥＴを用いた半導体装置およ
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a MISFET on a semiconductor layer formed on an insulator and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】絶縁体上に形成された半導体上のトラン
ジスタは、通常、ソースドレインの拡散容量を、半導体
に形成されたトランジスタよりも小さくすることが出来
ることから、高速動作回路への応用が注目されている。
また、ＤＲＡＭ（ダイナミック・ランダムアクセス・メ
モリ）に対して適用した場合は、拡散層の面積を縮小す
ることにより、リーク電流を減らすことができる。2. Description of the Related Art Generally, a transistor formed on an insulator on a semiconductor can have a smaller source / drain diffusion capacitance than a transistor formed on a semiconductor, and therefore is applicable to a high-speed operation circuit. Attention has been paid.
When applied to a DRAM (Dynamic Random Access Memory), the leak current can be reduced by reducing the area of the diffusion layer.
【０００３】一方、トランジスタのチャネル領域が全て
空乏化するトランジスタ（以下、これを完全空乏化トラ
ンジスタと呼ぶ）があるが、この完全空乏化トランジス
タでは、ゲート下の基板容量も低下するため、スイッチ
ング特性が向上するという利点がある反面、ドレイン端
の衝突電離によって生じたキャリアがボディ領域に蓄積
し、トランジスタ特性を劣化させるという欠点を持って
いる。On the other hand, there is a transistor in which the channel region of the transistor is completely depleted (hereinafter referred to as a fully depleted transistor). However, in this fully depleted transistor, the substrate capacitance under the gate is also reduced, so that the switching characteristics On the other hand, it has the disadvantage that carriers generated by impact ionization at the drain end are accumulated in the body region and deteriorate the transistor characteristics.
【０００４】そこで、近年、ドレイン電圧印加が小さい
回路では完全空乏化トランジスタを用いるようにし、ド
レイン電圧印加が大きい回路では、ボディコンタクトが
容易にとれるトランジスタ、特に、チャネル領域の空乏
層が埋め込み絶縁膜まで及んでいないトランジスタ（以
下、部分空乏化トランジスタと呼ぶ）を用いるようにす
ることが、検討されている。Therefore, in recent years, a fully depleted transistor is used in a circuit to which a drain voltage is small, and a transistor in which a body contact is easily formed in a circuit to which a large drain voltage is applied, particularly a depletion layer in a channel region is filled with an insulating film. It has been considered to use a transistor that has not reached the limit (hereinafter referred to as a partially depleted transistor).
【０００５】さて、この場合に、完全空乏化トランジス
タと部分空乏化トランジスタを同一の絶縁膜上に形成す
る必要も生じることになるが、その方法として、従来の
技術を適用するとすれば、完全空乏化トランジスタの領
域を単結晶半導体のエッチングによって部分的に形成す
ることになる。しかし、このような従来の方法には、次
のような問題点があった。In this case, it is necessary to form the fully depleted transistor and the partially depleted transistor on the same insulating film. If the conventional technique is applied as the method, the complete depletion will be performed. The region of the patterned transistor is partially formed by etching the single crystal semiconductor. However, such a conventional method has the following problems.
【０００６】図１８を用いてこの問題点を説明する。This problem will be described with reference to FIG.
【０００７】図１８の（ａ）は完全空乏化トランジスタ
をパタ−ニングする時の製造工程断面図であり、（ｂ）
は従来例の断面図を示すものであって、絶縁体膜上に形
成されたトランジスタの断面図である。図１８におい
て、５は絶縁膜、８はゲート電極、９はソースドレイン
電極、１０は支持基板、１１はレジスト、１２は絶縁体
基板、１４は単結晶半導体層、１７はゲート絶縁膜を示
している。なお、ここでは説明を簡単にするために、ｎ
型のＭＩＳＦＥＴ（金属／絶縁物／半導体型のＦＥＴ
（電界効果トランジスタ））を例にとる。FIG. 18A is a sectional view of a manufacturing process when a fully depleted transistor is patterned, and FIG.
[FIG. 8] is a cross-sectional view of a conventional example, which is a cross-sectional view of a transistor formed on an insulating film. In FIG. 18, 5 is an insulating film, 8 is a gate electrode, 9 is a source / drain electrode, 10 is a supporting substrate, 11 is a resist, 12 is an insulating substrate, 14 is a single crystal semiconductor layer, and 17 is a gate insulating film. There is. In addition, here, for simplification of description, n
Type MISFET (metal / insulator / semiconductor type FET
(Field effect transistor)) is taken as an example.
【０００８】表面が平坦な支持基板１０上に、表面が平
坦な絶縁体基板１２が形成され、この絶縁体基板１２上
にｐ型の単結晶半導体層１４が形成され、この単結晶半
導体層１４上にゲート絶縁膜１７を介してゲート電極８
が形成されている。そして、ゲート電極８はその周面を
絶縁膜５で覆われて絶縁されている。単結晶半導体層１
４にはゲート電極８の近傍にｎ型のソースドレイン電極
９が形成されている。An insulating substrate 12 having a flat surface is formed on a supporting substrate 10 having a flat surface, a p-type single crystal semiconductor layer 14 is formed on the insulating substrate 12, and the single crystal semiconductor layer 14 is formed. The gate electrode 8 with the gate insulating film 17 interposed therebetween.
Are formed. The peripheral surface of the gate electrode 8 is covered with the insulating film 5 to be insulated. Single crystal semiconductor layer 1
4, an n-type source / drain electrode 9 is formed near the gate electrode 8.
【０００９】この例の場合、トランジスタは２つ示して
あり、一方は単結晶半導体層１４における膜厚の厚い領
域に、他方は膜厚の薄い領域に形成してあり、前者が部
分空乏化トランジスタ、後者が完全空乏化トランジスタ
である。In the case of this example, two transistors are shown, one is formed in a thick film region of the single crystal semiconductor layer 14, and the other is formed in a thin film region. The former is a partially depleted transistor. The latter is a fully depleted transistor.
【００１０】このようなトランジスタを形成するため
に、従来においては、図１８（ａ）に示すように、厚み
の均一な支持基板１０上に厚みの均一な絶縁体基板１２
を形成した基板を用い、絶縁体基板１２上に部分空乏化
トランジスタが作製できるように膜厚の厚い単結晶半導
体層１４を形成したうえで、完全空乏化トランジスタの
作製に必要な薄い半導体層を形成するための領域につい
ては、この膜厚の厚い単結晶半導体層１４をエッチング
することにより、薄くする。In order to form such a transistor, conventionally, as shown in FIG. 18A, an insulating substrate 12 having a uniform thickness is formed on a supporting substrate 10 having a uniform thickness.
The single crystal semiconductor layer 14 having a large film thickness is formed on the insulator substrate 12 so that the partially depleted transistor can be formed using the substrate on which the thin semiconductor layer necessary for the production of the fully depleted transistor is formed. The region to be formed is thinned by etching the single crystal semiconductor layer 14 having a large thickness.
【００１１】すなわち、厚い単結晶半導体層１４上にレ
ジスト１１を塗布し、これをパタ−ニングした後、この
パターニングしたレジスト１１をマスクに単結晶半導体
層１４をエッチングすることにより、完全空乏化トラン
ジスタ形成に必要な薄い半導体層を形成する。That is, a resist 11 is applied on the thick single crystal semiconductor layer 14, patterned, and then the single crystal semiconductor layer 14 is etched using the patterned resist 11 as a mask to complete the depletion transistor. A thin semiconductor layer necessary for formation is formed.
【００１２】この従来方法では、厚みのある単結晶半導
体層１４形成を基本としており、これをエッチングして
膜厚を調整する手法であることから、厚い単結晶半導体
層と薄い単結晶半導体層の段差が避けられない。そし
て、この段差のため、例えば、ポリッシングといったウ
エハ全面の巨視的平坦性を確保する方法を適用すること
が出来ない。This conventional method is basically based on the formation of a thick single crystal semiconductor layer 14, and since this is a method of adjusting the film thickness by etching the single crystal semiconductor layer 14, a thick single crystal semiconductor layer and a thin single crystal semiconductor layer are formed. A step is unavoidable. Due to this step, it is not possible to apply, for example, a method of securing macroscopic flatness of the entire surface of the wafer, such as polishing.
【００１３】そのため、単結晶半導体層１４の厚みはエ
ッチング工程におけるエッチングの成り行きに任される
ことになり、薄膜化した後の単結晶半導体層１４の厚さ
ｘは、ウエハ内の位置によって種々に変動することとな
る。これは、例えば、エッチング速度の面内分布や微細
化したときのエッチング速度の劣化（ローディング効
果）、また、もともと厚い半導体層を形成したときの膜
厚変動から生じる。Therefore, the thickness of the single crystal semiconductor layer 14 depends on the etching process in the etching process, and the thickness x of the single crystal semiconductor layer 14 after thinning varies depending on the position in the wafer. It will fluctuate. This is caused by, for example, the in-plane distribution of the etching rate, the deterioration of the etching rate when miniaturized (loading effect), and the variation in the film thickness when a thick semiconductor layer is originally formed.
【００１４】完全空乏化したトランジスタでは、単結晶
半導体層１４の厚さによってトランジスタのしきい値が
大きく変化するため、厚さｘの変動は、均一なしきい値
のトランジスタを形成するためには大きな障害となる。In a fully depleted transistor, the threshold value of the transistor greatly changes depending on the thickness of the single crystal semiconductor layer 14, so that the variation of the thickness x is large in order to form a transistor having a uniform threshold value. It becomes an obstacle.
【００１５】また、ソースドレイン領域９で単結晶半導
体層１４の厚さｘが小さくなるような厚さ変動が生じる
と、ソースドレイン直列抵抗が上昇し、ソースドレイン
に対するコンタク卜形成のエッチング深さ余裕も小さく
なるため、コンタクト抵抗も上昇する。また、完全空乏
化トランジスタ形成に必要な薄い半導体層を確保するた
めに、膜厚の厚い単結晶半導体層をエッチングすること
から、薄膜化された半導体層は、エッチングされた底の
領域になり、絶縁体基板１２に近い部分となって、完全
空乏化トランジスタ領域にエッチングダメージおよび汚
染が生じ易く、トランジスタ特性が悪化する。Further, when the thickness variation of the single crystal semiconductor layer 14 in the source / drain region 9 becomes smaller, the series resistance of the source / drain increases and the etching depth margin for contact formation with respect to the source / drain increases. Since it also becomes smaller, the contact resistance also increases. Further, in order to secure a thin semiconductor layer necessary for forming a fully depleted transistor, a thin single crystal semiconductor layer is etched, so that the thinned semiconductor layer becomes an etched bottom region, In the portion close to the insulator substrate 12, etching damage and contamination are likely to occur in the fully depleted transistor region, and the transistor characteristics deteriorate.
【００１６】[0016]
【発明が解決しようとする課題】同一の単結晶半導体層
上に完全空乏化トランジスタと部分空乏化トランジスタ
を混在して形成しようとする場合、従来の手法を適用す
ると、絶縁体基板上にまず部分空乏化トランジスタを形
成するための厚い単結晶半導体層を形成し、その後にこ
の厚い単結晶半導体層をパタ−ニングしてエッチングす
ることにより、完全空乏化トランジスタを形成するに必
要な薄い半導体層を確保することになる。When a fully depleted transistor and a partially depleted transistor are to be formed on the same single crystal semiconductor layer in a mixed manner, when the conventional method is applied, the partially depleted transistor is first formed on the insulator substrate. By forming a thick single crystal semiconductor layer for forming a depletion transistor and then patterning and etching this thick single crystal semiconductor layer, a thin semiconductor layer necessary for forming a fully depleted transistor is formed. Will be secured.
【００１７】しかしこのような完全空乏化トランジスタ
の領域を単結晶半導体のエッチングによって部分的に形
成する従来の方法および構造では、完全空乏化トランジ
スタ形成に必要な薄い単結晶半導体層の厚さ変動が避け
られず、この厚さ変動の低減が出来ないために、その領
域に形成された完全空乏化トランジスタはしきい値の変
動が避けられず、また、ソースドレイン抵抗、ソースド
レインに対するコンタクト抵抗が上昇するなど、素子特
性のばらつきが大きくなるという問題があった。However, in the conventional method and structure in which the region of such a fully depleted transistor is partially formed by etching the single crystal semiconductor, the thickness variation of the thin single crystal semiconductor layer necessary for forming the fully depleted transistor is reduced. It is unavoidable that this variation in thickness cannot be reduced, and therefore the threshold voltage of the fully depleted transistor formed in that region cannot be avoided, and the source / drain resistance and the contact resistance to the source / drain increase. However, there is a problem in that variations in element characteristics become large.
【００１８】さらに、完全空乏化トランジスタを形成す
る領域に、薄膜化エッチングのダメージが導入され易い
という問題があった。Further, there is a problem that damage due to thinning etching is likely to be introduced into a region where a fully depleted transistor is formed.
【００１９】そこで、この発明の目的とするところは、
上記の問題を解決すべく、部分空乏化トランジスタと完
全空乏化トランジスタの双方を混在して形成する場合
に、完全空乏化トランジスタの素子特性のばらつきがな
く、また、ソースドレイン抵抗、ソースドレインに対す
るコンタクト抵抗を低くできるようにすると共に、結晶
欠陥の少ない領域を確保できるようにして完全空乏化ト
ランジスタの素子特性悪化を回避できるようにした半導
体装置およびその製造方法を提供することにある。Therefore, an object of the present invention is as follows.
In order to solve the above problem, when both partially depleted transistors and fully depleted transistors are formed in a mixed manner, there is no variation in the device characteristics of the fully depleted transistors, and the source / drain resistance and contact to the source / drain It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same that can reduce the resistance and can secure a region with few crystal defects to prevent deterioration of the element characteristics of a fully depleted transistor.
【００２０】[0020]
【課題を解決するための手段】本発明の骨子は、絶縁体
層上に形成される単結晶半導体層に、少なくとも第１お
よび第２の２種のトランジスタ（例えば、完全空乏化ト
ランジスタと部分空乏化トランジスタの２種のトランジ
スタ）を形成してなる半導体装置において、完全空乏化
トランジスタを形成する膜厚の薄い単結晶半導体層を先
に絶縁体層上に形成し、厚い単結晶半導体層を必要とす
る部分空乏化トランジスタ形成領域は、前記薄い単結晶
半導体層上に選択的にエピタキシャル成長により形成さ
れたエピタキシャル単結晶成長層を用い、このエピタキ
シャル単結晶成長層上に部分空乏化トランジスタを形成
するようにすることにある。The gist of the present invention is that at least two transistors of a first type and a second type (for example, a fully depleted transistor and a partially depleted transistor) are formed in a single crystal semiconductor layer formed on an insulator layer. In a semiconductor device in which a fully-depleted transistor is formed, a thin single-crystal semiconductor layer for forming a fully-depleted transistor is first formed on an insulator layer, and a thick single-crystal semiconductor layer is required. As the partially depleted transistor formation region, an epitaxial single crystal growth layer selectively formed by epitaxial growth on the thin single crystal semiconductor layer is used, and a partially depleted transistor is formed on the epitaxial single crystal growth layer. Is to
【００２１】すなわち、絶縁層上にまず初めに薄膜単結
晶半導体層を形成するようにしたので、完全空乏化トラ
ンジスタ形成用として必要な膜厚の薄い単結晶半導体層
を形成するのに、巨視的な膜厚均一性を得られるように
なる。これは、絶縁層上にまず初めに薄膜単結晶半導体
層を形成することから、薄膜単結晶半導体層に対して例
えば、ポリッシングなどの方法を用いることが可能にな
り、厚膜の単結晶半導体層が必要で、その厚さ均一性が
比較的重要でない部分空乏化トランジスタの領域はエピ
タキシャル成長によって薄膜単結晶半導体層上に選択形
成して利用するようにしたところに、本発明の特徴があ
る。That is, since the thin film single crystal semiconductor layer is first formed on the insulating layer, it is macroscopic to form a thin single crystal semiconductor layer necessary for forming a fully depleted transistor. It is possible to obtain uniform film thickness uniformity. This is because the thin film single crystal semiconductor layer is first formed on the insulating layer, so that a method such as polishing can be used for the thin film single crystal semiconductor layer. The feature of the present invention lies in that the region of the partially depleted transistor, whose thickness uniformity is relatively unimportant, is selectively formed on the thin film single crystal semiconductor layer by epitaxial growth and utilized.
【００２２】すなわち、本発明は、以下の構成を特徴と
している。絶縁体層上に形成される単結晶半導体層に、
少なくとも第１のトランジスタ（完全空乏化トランジス
タ）と、これと別種の第２のトランジスタを形成してな
る半導体装置において、 [1] 絶縁体層上に形成される単結晶半導体層は、薄膜
の単結晶半導体層に、選択的にエピタキシャル成長され
た厚膜単結晶半導体層を形成して構成する。That is, the present invention is characterized by the following configurations. In the single crystal semiconductor layer formed on the insulator layer,
In a semiconductor device including at least a first transistor (fully depleted transistor) and a second transistor of a different type from the first transistor, [1] a single crystal semiconductor layer formed on an insulator layer is a thin film single transistor. A thick film single crystal semiconductor layer selectively epitaxially grown is formed on the crystal semiconductor layer.
【００２３】[2] 第１のトランジスタは、絶縁体層上
の薄膜単結晶半導体層上に形成され、そのチャネル領域
の空乏層は前記絶縁体層まで達し、第２のトランジスタ
は、前記絶縁体層上の単結晶半導体層におけるエピタキ
シャル成長により形成された厚膜単結晶半導体層上に形
成されていることを特徴とする。 [3] 第１と第２のトランジスタは平面状ＭＩＳＦＥＴ
からなることを特徴とする。 [4] 前記絶縁体はシリコン酸化膜からなり、前記半導
体はシリコンまたはシリコンゲルマニウム混晶からなる
ことが好ましい。 [5] 前記第２のトランジスタのチャネル領域の空乏層
は前記絶縁体層に到達しないことが好ましい。 [6] 前記絶縁体層と前記単結晶半導体層の界面は、前
記絶縁体層の主平面上にあることが好ましい。[2] The first transistor is formed on the thin film single crystal semiconductor layer on the insulator layer, the depletion layer in its channel region reaches the insulator layer, and the second transistor is formed on the insulator layer. It is characterized in that it is formed on the thick film single crystal semiconductor layer formed by epitaxial growth of the single crystal semiconductor layer on the layer. [3] The first and second transistors are planar MISFETs
It is characterized by consisting of. [4] Preferably, the insulator is made of a silicon oxide film, and the semiconductor is made of silicon or a silicon germanium mixed crystal. [5] It is preferable that the depletion layer in the channel region of the second transistor does not reach the insulator layer. [6] The interface between the insulator layer and the single crystal semiconductor layer is preferably on the main plane of the insulator layer.
【００２４】[7] 絶縁体層上に形成される単結晶半導
体層に、少なくとも第１および第２の２種のトランジス
タを形成してなる半導体装置において、前記単結晶半導
体層は薄膜領域と、薄膜領域およびこの上に選択的に作
成された選択形成領域とからなる厚膜領域とを有し、前
記第１のトランジスタは、前記単結晶半導体層の薄膜領
域上に形成されると共に、そのチャネル領域の空乏層が
前記絶縁体層に達し、前記第２のトランジスタは、前記
単結晶半導体層における前記厚膜領域に形成され、か
つ、前記選択形成領域の酸素濃度は、前記薄膜領域の酸
素濃度より低いことを特徴としている。[7] In a semiconductor device having at least two types of transistors, first and second, formed in a single crystal semiconductor layer formed on an insulator layer, the single crystal semiconductor layer is a thin film region, A thick film region including a thin film region and a selective formation region selectively formed on the thin film region, and the first transistor is formed on the thin film region of the single crystal semiconductor layer and its channel is formed. The depletion layer of the region reaches the insulator layer, the second transistor is formed in the thick film region of the single crystal semiconductor layer, and the oxygen concentration of the selective formation region is the oxygen concentration of the thin film region. It is characterized by being lower.
【００２５】[8] 前記第２のトランジスタは複数個形
成され、チャネル部分に抵抗性接触したボディ電極を有
し、前記ボディ電極が複数のトランジスタで共有される
ことが好ましい。[8] It is preferable that a plurality of the second transistors are formed and have a body electrode in resistive contact with a channel portion, and the body electrode is shared by the plurality of transistors.
【００２６】[9] 絶縁体層上に形成される単結晶半導
体層に、少なくとも第１および第２の２種のトランジス
タを形成してなる半導体装置において、前記絶縁体層は
少なくとも前記第２のトランジスタの形成領域を、前記
第１のトランジスタの形成領域よりも低く形成し、ま
た、この絶縁体層上に形成される前記単結晶半導体層は
薄膜領域と、薄膜領域上におけるエピタキシャル形成に
より選択的に作成された厚膜領域とを有し、前記第１の
トランジスタは、前記単結晶半導体層の薄膜領域上に形
成されると共に、そのチャネル領域の空乏層が前記絶縁
体層に達し、前記第２のトランジスタは、前記単結晶半
導体層における前記厚膜領域に形成されることを特徴と
している。[9] In a semiconductor device in which at least two kinds of transistors, first and second, are formed in a single crystal semiconductor layer formed on an insulator layer, the insulator layer is at least the second transistor. A transistor formation region is formed lower than the first transistor formation region, and the single crystal semiconductor layer formed on the insulator layer is selectively formed by a thin film region and epitaxial formation on the thin film region. And a thick film region formed in the first transistor, the first transistor is formed on a thin film region of the single crystal semiconductor layer, and a depletion layer of a channel region of the first transistor reaches the insulator layer. The second transistor is formed in the thick film region of the single crystal semiconductor layer.
【００２７】また、本発明は、以下の製造方法を特徴と
している。The present invention is also characterized by the following manufacturing method.
【００２８】[10] 絶縁体層上に単結晶半導体層を形成
し、この単結晶半導体層は薄膜領域と厚膜領域を有する
と共に、薄膜領域に第１のトランジスタが形成され、そ
のチャネル領域の空乏層は前記絶縁体層に達し、第２の
トランジスタは、前記厚膜領域に形成された半導体装置
の製造方法において、絶縁体層上に厚みのほぼ等しい単
結晶半導体の薄膜領域を形成する工程と、前記薄膜領域
上に絶縁膜を形成する工程と、前記絶縁膜をパタ−ニン
グして、前記単結晶半導体の領域を露出させる工程と、
前記単結晶半導体の露出された領域上にエピタキシャル
成長により、選択的に単結晶半導体を堆積させて厚膜領
域を得る工程と、前記パタ−ニングされた絶縁膜を除去
する工程と、第１と第２のトランジスタを形成する工程
とを具備する。[10] A single crystal semiconductor layer is formed on the insulator layer, and this single crystal semiconductor layer has a thin film region and a thick film region, and a first transistor is formed in the thin film region, and a channel region of the first transistor is formed. The depletion layer reaches the insulator layer, and the second transistor forms a thin film region of a single crystal semiconductor having substantially the same thickness on the insulator layer in the method for manufacturing a semiconductor device formed in the thick film region. A step of forming an insulating film on the thin film region, and a step of patterning the insulating film to expose the region of the single crystal semiconductor,
A step of selectively depositing a single crystal semiconductor by epitaxial growth on the exposed region of the single crystal semiconductor to obtain a thick film region; a step of removing the patterned insulating film; Forming the second transistor.
【００２９】[11] 前記絶縁膜を除去後に、さらに、単
結晶半導体をエピキシャル成長をする工程を付加する。[11] After removing the insulating film, a step of epitaxially growing a single crystal semiconductor is further added.
【００３０】[12] 前記絶縁膜を形成する前に、第１の
トランジスタと第２のトランジスタを形成する半導体層
を互いに分離する工程を付加する。[12] Before forming the insulating film, a step of separating the semiconductor layers forming the first transistor and the second transistor from each other is added.
【００３１】[13] 絶縁体層上に単結晶半導体層を形成
し、この単結晶半導体層は薄膜領域と厚膜領域を有する
と共に、薄膜領域に第１のトランジスタが形成され、そ
のチャネル領域の空乏層は前記絶縁体層に達し、第２の
トランジスタは、前記厚膜領域に形成された半導体装置
の製造方法において、絶縁体層上に厚みのほぼ等しい単
結晶半導体の薄膜領域を形成する工程と、前記薄膜領域
の表面に絶縁膜を形成する工程と、前記絶縁膜をパタ−
ニングして、前記単結晶半導体の領域を露出させる工程
と、前記単結晶半導体の露出された領域上にアモルファ
ス半導体を堆積する工程と、前記アモルファス半導体を
前記単結晶半導体上で単結晶化させて厚膜領域を得る工
程と、前記単結晶半導体以外の、アモルファス半導体が
転化した半導体を除去する工程と、前記パタ−ニングさ
れた絶縁膜を除去する工程と、第１と第２のトランジス
タを形成する工程と、を具備する。[13] A single crystal semiconductor layer is formed on the insulator layer. The single crystal semiconductor layer has a thin film region and a thick film region, and a first transistor is formed in the thin film region, and a channel region of the first transistor is formed. The depletion layer reaches the insulator layer, and the second transistor forms a thin film region of a single crystal semiconductor having substantially the same thickness on the insulator layer in the method for manufacturing a semiconductor device formed in the thick film region. And a step of forming an insulating film on the surface of the thin film region, and patterning the insulating film.
Exposing a region of the single crystal semiconductor, depositing an amorphous semiconductor on the exposed region of the single crystal semiconductor, and monocrystallizing the amorphous semiconductor on the single crystal semiconductor. A step of obtaining a thick film region, a step of removing a semiconductor other than the single crystal semiconductor in which an amorphous semiconductor is converted, a step of removing the patterned insulating film, and formation of first and second transistors And a step of performing.
【００３２】（作用）本発明の構成では、絶縁体層上
に、完全空乏化トランジスタで必要とされる膜厚の薄い
単結晶半導体層を形成し、部分空乏化トランジスタで必
要とされる膜厚の厚い単結晶半導体層の領域を、当該膜
厚の薄い単結晶半導体層上に選択的にエピタキシャル成
長することによって得ている。このため、先に均一な厚
さの薄い半導体層を形成すれば良く、巨視的な膜厚均一
性を得られる。例えば、形成した膜厚の薄い単結晶半導
体層に対してポリッシングなどの方法を用いることが出
来ることにより、膜厚均一な薄い単結晶半導体層が容易
に得られる。よって、完全空乏化したトランジスタで問
題となる、半導体層の膜厚変動起因のしきい値の変動を
小さく抑えることが出来る。(Operation) In the structure of the present invention, a single crystal semiconductor layer having a thin film thickness required for the fully depleted transistor is formed on the insulator layer, and the film thickness required for the partially depleted transistor is formed. Of the thick single crystal semiconductor layer is obtained by selective epitaxial growth on the thin single crystal semiconductor layer. Therefore, it suffices to first form a thin semiconductor layer having a uniform thickness, and macroscopic film thickness uniformity can be obtained. For example, a thin single crystal semiconductor layer having a uniform film thickness can be easily obtained by using a method such as polishing for the formed single crystal semiconductor layer having a small film thickness. Therefore, it is possible to suppress the fluctuation of the threshold value due to the fluctuation of the thickness of the semiconductor layer, which is a problem in the fully depleted transistor.
【００３３】また、部分空乏化トランジスタがエピタキ
シャル成長により形成した膜厚の厚い単結晶半導体層の
領域に形成されているため、膜厚均一な薄い単結晶半導
体層（ＳＯＩ半導体層）よりも酸素濃度を低くできる。
ここでは典型的には、膜厚均一な薄い単結晶半導体層中
の酵素濃度は１×１０18／ｃｍ3 、エピタキシャル成長
により形成した単結晶半導体層中の酵素濃度は１×１０
17／ｃｍ3 、もしくはそれ未満となる。Since the partially depleted transistor is formed in the region of the thick single crystal semiconductor layer formed by epitaxial growth, the oxygen concentration is higher than that of the thin single crystal semiconductor layer (SOI semiconductor layer) having a uniform thickness. Can be lowered.
Here, typically, the enzyme concentration in the thin single crystal semiconductor layer having a uniform thickness is 1 × 10 18 / cm 3 , and the enzyme concentration in the single crystal semiconductor layer formed by epitaxial growth is 1 × 10 8.
17 / cm 3 or less.
【００３４】そこで、エピタキシャル成長により形成し
た膜厚の厚くなる部分の単結晶半導体層に含まれる酸素
析出物を絶縁体層（ＳＯＩ半導体層）よりも少なくする
ことができ、エピタキシャル成長により形成した層の領
域上に酸化によってゲート絶縁膜を形成する場合、酸素
析出物起因のゲート絶縁耐圧劣化を防ぐことができる。
特にこれによって電源昇圧系や、入力保護回路等、ゲー
ト絶縁膜に加わる電圧が大きい周辺回路を構成すること
ができる。Therefore, it is possible to reduce the amount of oxygen precipitates contained in the portion of the single crystal semiconductor layer formed by epitaxial growth where the film thickness is thicker than that of the insulator layer (SOI semiconductor layer), and the region of the layer formed by epitaxial growth. When the gate insulating film is formed by oxidation on the gate insulating film, deterioration of the gate withstand voltage due to oxygen precipitates can be prevented.
In particular, this makes it possible to configure a peripheral circuit in which a voltage applied to the gate insulating film is large, such as a power supply boosting system and an input protection circuit.
【００３５】また、部分空乏化トランジスタを形成する
領域の単結晶半導体膜厚を厚くしても、完全空乏化トラ
ンジスタを形成する領域の単結晶半導体膜厚変動を一定
に抑えることができる。さらに、完全空乏化トランジス
タ形成領域でのソースドレイン電極９での単結晶半導体
膜厚変動も小さくすることができ、従って、ソースドレ
イン直列抵抗の変動を小さくすることが出来る。加え
て、ソースドレインに対するコンタクト形成のエッチン
グ深さ余裕を一定に確保できるため、コンタクト抵抗も
一定値に抑えることが出来る。Further, even if the film thickness of the single crystal semiconductor in the region where the partially depleted transistor is formed is increased, the fluctuation in the film thickness of the single crystal semiconductor in the region where the fully depleted transistor is formed can be kept constant. Further, the fluctuation of the single crystal semiconductor film thickness at the source / drain electrode 9 in the fully depleted transistor formation region can be reduced, and thus the fluctuation of the source / drain series resistance can be reduced. In addition, since the etching depth margin for contact formation with respect to the source / drain can be kept constant, the contact resistance can be suppressed to a constant value.
【００３６】さらに、薄い半導体層を得るのに、薄い半
導体層にパタ−ニングを予めする必要が無く、例えば、
薄膜化のためにウェットエッチングなどのエッチングダ
メージが非常に小さい等方的エッチングを用いることが
出来る。そこで、パタ−ニングおよびエッチングによっ
て薄い半導体層を得るよりも完全空乏化トランジスタ領
域にエッチングダメージおよび汚染が入りにくく、トラ
ンジスタ特性を良好に保つことが出来る。また、部分空
乏化トランジスタをエピタキシャル層上に形成してい
る。このため、完全空乏化トランジスタで用いている薄
膜化したトランジスタ領域よりも、不純物濃度が急峻に
変化するチャネル領域や、ヘテロエピタキシャル成長層
を部分空乏化トランジスタ領域に用いることが出来る。
よって、例えば、不純物濃度を低く抑えることによっ
て、より高移動度のチャネル領域を形成することが可能
になる。Further, in order to obtain a thin semiconductor layer, it is not necessary to pattern the thin semiconductor layer in advance.
In order to reduce the film thickness, isotropic etching such as wet etching that causes very little etching damage can be used. Therefore, etching damage and contamination are less likely to enter the fully depleted transistor region than when a thin semiconductor layer is obtained by patterning and etching, and good transistor characteristics can be maintained. Further, the partially depleted transistor is formed on the epitaxial layer. Therefore, it is possible to use the channel region in which the impurity concentration changes sharply or the heteroepitaxial growth layer in the partially depleted transistor region, as compared with the thinned transistor region used in the fully depleted transistor.
Therefore, for example, by suppressing the impurity concentration to be low, it becomes possible to form a channel region having higher mobility.
【００３７】[0037]
【発明の実施の形態】本発明は、絶縁体基板上に形成し
た単結晶半導体層に、部分空乏化トランジスタと完全空
乏化トランジスタを混在させて形成する半導体装置にお
いて、絶縁体基板上で、完全空乏化トランジスタを形成
する半導体層の厚さを均一にし、さらに結晶欠陥の少な
い領域を確保できるようにするものであり、以下、図面
を参照しながら本発明の具体例を説明する。なお、以下
の具体例では、説明を簡単にするために、ｎ型のＭＩＳ
ＦＥＴを例として示している。BEST MODE FOR CARRYING OUT THE INVENTION The present invention is a semiconductor device in which a partially depleted transistor and a fully depleted transistor are formed in a mixed state in a single crystal semiconductor layer formed on an insulator substrate. The thickness of a semiconductor layer forming a depletion transistor is made uniform, and a region having few crystal defects can be secured. Specific examples of the present invention will be described below with reference to the drawings. In the following specific examples, for simplification of description, an n-type MIS is used.
The FET is shown as an example.
【００３８】（第１の具体例）図１は本発明の第１の具
体例に係わる半導体装置を示す断面図である。なお、具
体例では、説明を簡単にするために、完全空乏化トラン
ジスタ１つとエピタキシャル成長層１３上に形成された
トランジスタ１つを示しているが、２種類のトランジス
タが絶縁体基板１２もしくは絶縁体膜上に形成されてい
れば良く、必ずしも図に示す方向で隣接している必要は
ない。(First Specific Example) FIG. 1 is a sectional view showing a semiconductor device according to a first specific example of the present invention. In addition, in the specific example, for the sake of simplification of description, one fully depleted transistor and one transistor formed on the epitaxial growth layer 13 are shown, but two types of transistors are used as the insulator substrate 12 or the insulator film. It suffices that they are formed above, and they do not necessarily have to be adjacent to each other in the direction shown in the figure.
【００３９】また、本発明では、素子分離の形成やボデ
ィコンタクトの形成は本質的ではないので、第１の具体
例においてのみ、それらを形成した形状、特に、ボディ
コンタクト６および素子分離絶縁膜３を形成した形状に
触れておくが（図３参照）、それ以外の具体例において
は特に触れない。In the present invention, formation of element isolation and formation of body contact are not essential. Therefore, only in the first specific example, the shapes in which they are formed, particularly the body contact 6 and the element isolation insulating film 3 are formed. The shape formed by the above is touched (see FIG. 3), but it is not touched particularly in other specific examples.
【００４０】図１において、５は絶縁膜、８はゲート電
極、９はソースドレイン電極、１０は支持基板、１２は
絶縁体基板、１３はエピタキシャル成長層、１４は単結
晶半導体層、１７はゲート絶縁膜を示している。In FIG. 1, 5 is an insulating film, 8 is a gate electrode, 9 is a source / drain electrode, 10 is a supporting substrate, 12 is an insulating substrate, 13 is an epitaxial growth layer, 14 is a single crystal semiconductor layer, and 17 is a gate insulating layer. The membrane is shown.
【００４１】表面が平坦な支持基板１０上に、表面が平
坦な絶縁体基板１２が形成され、この絶縁体基板１２上
に膜厚の薄い単結晶半導体層１４ａが形成され、この単
結晶半導体層１４ａ上にゲート絶縁膜１７を介してゲー
ト電極８が形成されている。そして、ゲート電極８はそ
の周面を絶縁膜５で覆われて絶縁されている。単結晶半
導体層１４ａにはゲート電極８の近傍にソースドレイン
電極９が形成されており、ここが完全空乏化トランジス
タＦＥＴ１となっている。An insulating substrate 12 having a flat surface is formed on a supporting substrate 10 having a flat surface, and a thin single crystal semiconductor layer 14a is formed on the insulating substrate 12, and this single crystal semiconductor layer is formed. A gate electrode 8 is formed on 14a via a gate insulating film 17. The peripheral surface of the gate electrode 8 is covered with the insulating film 5 to be insulated. A source / drain electrode 9 is formed in the vicinity of the gate electrode 8 in the single crystal semiconductor layer 14a, and this is the fully depleted transistor FET1.
【００４２】また、部分空乏化トランジスタなど、完全
空乏化トランジスタＦＥＴ１と異なる種類のトランジス
タＦＥＴ２が完全空乏化トランジスタＦＥＴ１の近隣に
形成される場合に、当該トランジスタＦＥＴ２の形成領
域においては、膜厚の薄い単結晶半導体層１４ａの上層
に更にエピタキシャル成長層１３を形成して膜厚を厚く
してあり、ここにゲート絶縁膜１７を介してゲート電極
８が形成され、そして、ゲート電極８はその周面を絶縁
膜５で覆われて絶縁されている。エピタキシャル成長層
１３にはその膜厚にもよるが、下層の単結晶半導体層１
４ａの上部に至る範囲に亙り、ゲート電極８の近傍にソ
ースドレイン電極９が形成されており、ここがトランジ
スタＦＥＴ２となっている。Further, when a transistor FET2 of a type different from the fully depleted transistor FET1 such as a partially depleted transistor is formed in the vicinity of the fully depleted transistor FET1, the film thickness is thin in the formation region of the transistor FET2. An epitaxial growth layer 13 is further formed on the upper layer of the single crystal semiconductor layer 14a to increase the film thickness, and a gate electrode 8 is formed here with a gate insulating film 17 interposed therebetween. It is covered and insulated by the insulating film 5. The epitaxial growth layer 13 depends on the thickness thereof, but depends on the thickness of the lower single crystal semiconductor layer 1.
A source / drain electrode 9 is formed in the vicinity of the gate electrode 8 over the range reaching the upper part of 4a, and this is the transistor FET2.
【００４３】このように、図１の構成においては、図の
右側の完全空乏化トランジスタＦＥＴ１の領域は、支持
基板１０の上に形成された絶縁体基板１２上の薄膜単結
晶半導体層１４ａ上に形成され、この薄膜単結晶半導体
層１４ａの上部には、ゲート絶縁膜１７を介してゲート
電極８が形成されている。ゲート電極の両側はｎ型領域
９が形成され、平面型ＭＯＳトランジスタのソースドレ
イン電極となっている。また、ゲート電極の側面および
上部には絶縁膜５が形成されている。As described above, in the configuration of FIG. 1, the region of the fully depleted transistor FET1 on the right side of the drawing is on the thin film single crystal semiconductor layer 14a on the insulator substrate 12 formed on the support substrate 10. The gate electrode 8 is formed on the thin film single crystal semiconductor layer 14a via the gate insulating film 17. N-type regions 9 are formed on both sides of the gate electrode and serve as source / drain electrodes of the planar MOS transistor. An insulating film 5 is formed on the side surface and the upper portion of the gate electrode.
【００４４】このトランジスタＦＥＴ１では、チャネル
の空乏層が埋め込み絶縁膜（絶縁体基板１２）まで達す
るように形成されている。In this transistor FET1, the channel depletion layer is formed so as to reach the buried insulating film (insulator substrate 12).
【００４５】また、薄膜単結晶半導体層１４ａの一部
（図１の左側）には、エピタキシャル成長層１３が形成
され、エピタキシャル成長層１３の上部には、ゲート絶
縁膜１７を介してゲート電極８が形成されている。ま
た、ゲート電極の両側はｎ型領域９が形成され、平面型
ＭＯＳトランジスタのソースドレイン電極となってい
る。これらエピタキシャル成長層１３の厚さは、トラン
ジスタのチャネルの空乏層が埋め込み絶縁膜（絶縁体基
板１２）まで達しないように設計すると、しきい値の制
御が容易になる。An epitaxial growth layer 13 is formed on a part of the thin film single crystal semiconductor layer 14a (on the left side of FIG. 1), and a gate electrode 8 is formed on the epitaxial growth layer 13 with a gate insulating film 17 interposed therebetween. Has been done. In addition, n-type regions 9 are formed on both sides of the gate electrode to serve as source / drain electrodes of the planar MOS transistor. If the thickness of the epitaxial growth layer 13 is designed so that the depletion layer of the channel of the transistor does not reach the buried insulating film (insulator substrate 12), the threshold value can be easily controlled.
【００４６】次に、図２を用いて、この具体例の半導体
構造の製造工程を説明する。図２は図１の断面構造を有
する半導体装置の製造工程図である。Next, the manufacturing process of the semiconductor structure of this specific example will be described with reference to FIG. FIG. 2 is a manufacturing process diagram of a semiconductor device having the cross-sectional structure of FIG.
【００４７】この図に従って製造工程を説明すると、支
持基板として、例えば、Ｓｉ基板の如き支持基板１０を
用意し、まずはじめにこの支持基板１０上に、例えば、
酸化によってシリコン酸化膜からなる絶縁膜（ＳＯＩ半
導体層）を形成する。この絶縁膜が絶縁体基板１２とな
る。形成する絶縁膜の厚さは、例えば、０．１〜５μｍ
の間とする。The manufacturing process will be described with reference to this figure. As a supporting substrate, a supporting substrate 10 such as a Si substrate is prepared, and first, on the supporting substrate 10, for example,
An insulating film (SOI semiconductor layer) made of a silicon oxide film is formed by oxidation. This insulating film becomes the insulator substrate 12. The thickness of the insulating film to be formed is, for example, 0.1 to 5 μm
Between.
【００４８】さらに、酸化して片面に酸化膜を形成した
２枚のシリコン基板（支持基板１０）同士を、その酸化
膜面を対向させて張り合わせ、または、酸化膜を表面に
形成したシリコン基板の当該酸化膜表面に、酸化膜のな
いシリコン基板を互いの表面が対向するように張り合わ
せる。このとき、例えば、摂氏１０００〜１２００度の
熱処理を加え、張り合わせ面を強化しても良い。Further, two silicon substrates (supporting substrates 10) that have been oxidized to form an oxide film on one side thereof are bonded to each other with their oxide film surfaces facing each other, or of a silicon substrate having an oxide film formed on the surface. A silicon substrate having no oxide film is attached to the oxide film surface so that the surfaces of the silicon substrates face each other. At this time, for example, heat treatment at 1000 to 1200 degrees Celsius may be applied to strengthen the bonding surface.
【００４９】さらに、どちらかの裏面から研磨し、図２
（ａ）のように薄膜化したシリコン領域１４ａを形成す
る。シリコン領域１４ａの厚さは、完全空乏化トランジ
スタのチャネル領域の空乏層が埋め込み酸化膜（絶縁体
基板１２）に達するように、例えば、０．０１〜０．３
μｍの間の薄さに研磨する。Further, one of the back surfaces is polished, and the result shown in FIG.
A thinned silicon region 14a is formed as shown in FIG. The thickness of the silicon region 14a is, for example, 0.01 to 0.3 so that the depletion layer in the channel region of the fully depleted transistor reaches the buried oxide film (insulator substrate 12).
Polish to a thinness between μm.
【００５０】このようにシリコン基板である支持基板１
０を酸化膜面（絶縁体基板１２）を対向させて２枚張り
合わせることで、酸化膜を挟んで両面が単結晶半導体層
となるものを形成し、片面の単結晶半導体層を０．０１
〜０．３μｍに研磨することにより絶縁体基板１２上に
薄膜単結晶半導体層１４ａを形成した基板を作成する。Thus, the supporting substrate 1 which is a silicon substrate
0 is laminated with two oxide film surfaces (insulator substrates 12) facing each other to form a single crystal semiconductor layer on both surfaces with the oxide film sandwiched therebetween.
A substrate having a thin film single crystal semiconductor layer 14a formed on the insulating substrate 12 is prepared by polishing to a thickness of 0.3 μm.
【００５１】なお、このように張り合わせで形成する方
法の他に、いわゆるＳＩＭＯΧ法で形成しても良い。こ
の方法では、例えば、シリコン基板１０に酸素イオン
を、例えば、１００〜３００ｋｅＶで１０17〜１０19ｃ
ｍ-2程度注入した後、１０００〜１３５０°Ｃでアニー
ルすることにより、埋め込み絶縁膜（絶縁体基板１２）
を形成しても良い。In addition to the method of forming by laminating in this way, a so-called SIMO method may be used. In this method, for example, oxygen ions are applied to the silicon substrate 10 at 10 17 to 10 19 c at 100 to 300 keV, for example.
After injecting about m −2 , by annealing at 1000 to 1350 ° C., a buried insulating film (insulator substrate 12)
May be formed.
【００５２】これら絶縁膜（絶縁体基板１２）上の薄膜
単結晶半導体層１４ａの厚さは、ウエハ内で非常に均一
に薄膜化できる。それは、平坦性を保証できる何もパタ
−ニングしていないウエハを用いることができること
と、例えば、ポリッシングといった、ウエハ全面平滑化
（ｇｌｏｂａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）が可能
なシリコン領域の薄膜化法を用いることができるからで
ある。もちろん、全面エッチングには、ポリッシングで
はなく、イオンエッチングやウエットエッチングを用い
ても良い。The thickness of the thin film single crystal semiconductor layer 14a on these insulating films (insulator substrate 12) can be made extremely uniform within the wafer. It is possible to use a non-patterned wafer that can guarantee flatness, and use a thinning method of a silicon region capable of global planarization such as polishing, for example, polishing. Because. Of course, for the entire surface etching, ion etching or wet etching may be used instead of polishing.
【００５３】次に、図２（ｂ）に示すように、例えば、
半導体層１４ａの表面を３〜１００ｎｍの厚さだけ、酸
化して絶縁膜７を形成する。この絶縁膜７は、半導体の
選択エピタキシャル成長のマスクとなる。Next, as shown in FIG. 2B, for example,
The surface of the semiconductor layer 14a is oxidized by a thickness of 3 to 100 nm to form the insulating film 7. This insulating film 7 serves as a mask for selective epitaxial growth of semiconductors.
【００５４】さらに、絶縁膜７上にレジスト１１を塗布
し、これをパターニングしてレジストマスクを形成し、
このレジストマスクをマスクにしてエッチングを行うこ
とにより、絶縁膜７のパターニングを行う。絶縁膜７の
パターニングには、例えば、当該絶縁膜７がシリコン酸
化膜の場合には、フッ化水素酸やフッ化アンモニウム水
溶液をエッチング液として用いてもよい。Further, a resist 11 is applied on the insulating film 7 and patterned to form a resist mask,
The insulating film 7 is patterned by etching using this resist mask as a mask. For patterning the insulating film 7, for example, when the insulating film 7 is a silicon oxide film, hydrofluoric acid or an ammonium fluoride aqueous solution may be used as an etching solution.
【００５５】エッチング工程の終了後、絶縁膜７のパタ
ーニングに用いた用済みのレジスト１１を、例えば、灰
化によって取り除く。このような工程を経た結果、半導
体層１４ａが部分的に露出され、他は絶縁膜７で覆われ
た状態になる。After the etching process is completed, the used resist 11 used for patterning the insulating film 7 is removed by, for example, ashing. As a result of these steps, the semiconductor layer 14a is partially exposed and the others are covered with the insulating film 7.
【００５６】その後、半導体の選択エピタキシャル成長
を行い、表面を露出させた部分の半導体層１４ａのみに
選択成長膜を形成する。この結果、図２（ｃ）に示すよ
うに、部分的に露出された半導体層１４ａには半導体の
エピタキシャル成長層１３が形成される。エピタキシャ
ル成長による成長膜厚は、例えば、５０〜５００ｎｍ程
度とする。成長する半導体がシリコンまたはシリコンゲ
ルマニウム混晶の場合は、成長温度は５５０°Ｃから１
１００°Ｃの間とする。After that, selective epitaxial growth of a semiconductor is performed to form a selective growth film only on the semiconductor layer 14a of which the surface is exposed. As a result, as shown in FIG. 2C, a semiconductor epitaxial growth layer 13 is formed on the partially exposed semiconductor layer 14a. The growth film thickness by epitaxial growth is, eg, about 50-500 nm. When the semiconductor to be grown is silicon or a silicon germanium mixed crystal, the growth temperature is from 550 ° C to 1
Between 100 ° C.
【００５７】エピタキシャル成長工程が終わったなら
ば、エピタキシャル成長層１３を選択成長させるために
用いたマスク材である用済みの絶縁膜７をエッチングに
よって取り除く。例えば、シリコン酸化膜を絶縁膜７に
用いた場合には、エッチングには、例えば、フッ化アン
モニウム水溶液を用いれば良い。この結果、図２（ｄ）
のようになる。After the epitaxial growth process is completed, the used insulating film 7 which is the mask material used for selectively growing the epitaxial growth layer 13 is removed by etching. For example, when a silicon oxide film is used for the insulating film 7, an ammonium fluoride aqueous solution may be used for etching. As a result, FIG.
become that way.
【００５８】この後の工程は詳しく図示しないが、図３
に示すように、トレンチ４を半導体層１４ａおよびエピ
タキシャル成長層１３の領域に形成する。トレンチ４の
深さは、薄膜単結晶半導体層１４ａでは絶縁膜（絶縁体
基板１２）に達する程度が望ましいが、エピタキシャル
成長層１３の厚さが厚い場合には達しなくても良い。例
えば、トレンチの深さは１０〜５００ｎｍの間とする。
さらに、この形成したトレンチ４に例えば、シリコン酸
化膜からなる素子分離絶縁体３を埋め込んだ後、エッチ
バックや可能ならばポリッシングなどによって上面を平
坦化処理し、上面の平らな埋め込み絶縁膜３を形成す
る。Although not shown in detail in the subsequent steps, FIG.
As shown in, the trench 4 is formed in the region of the semiconductor layer 14 a and the epitaxial growth layer 13. The depth of the trench 4 is preferably such that it reaches the insulating film (insulator substrate 12) in the thin film single crystal semiconductor layer 14a, but it may not reach it if the epitaxial growth layer 13 is thick. For example, the depth of the trench is between 10 and 500 nm.
Furthermore, after the element isolation insulator 3 made of, for example, a silicon oxide film is buried in the formed trench 4, the upper surface is planarized by etching back or polishing if possible, so that the buried insulating film 3 having a flat upper surface is formed. Form.
【００５９】さらに、ゲート絶縁膜１７形成用に、表面
に絶縁膜を形成する。このゲート絶縁膜１７形成用の絶
縁膜は例えば、薄膜単結晶半導体層１４ａおよびエピタ
キシャル成長層１３の表面の酸化を行うことにより得
る。厚さは３〜５０ｎｍ程度である。また、表面酸化の
代わりに、例えば、シリコン酸化膜を薄く堆積するよう
にしても良い。Further, an insulating film is formed on the surface for forming the gate insulating film 17. The insulating film for forming the gate insulating film 17 is obtained, for example, by oxidizing the surfaces of the thin film single crystal semiconductor layer 14a and the epitaxial growth layer 13. The thickness is about 3 to 50 nm. Further, instead of the surface oxidation, for example, a silicon oxide film may be thinly deposited.
【００６０】引き続き、このゲート絶縁膜１７形成用の
絶縁膜上には、ゲート電極８形成用に例えば、ポリシリ
コン（多結晶シリコン）を全面に堆積し、次に例えば、
ＰＯＣｌ3 拡散してゲート電極８形成用のポリシリコン
を低抵抗化する。次にこれとその下層のゲート絶縁膜１
７とをパターニングし、低抵抗化されたポリシリコンに
よるゲート電極８を、パターニングされたゲート絶縁膜
１７上に残す。Subsequently, for example, polysilicon (polycrystalline silicon) for forming the gate electrode 8 is deposited on the entire surface of the insulating film for forming the gate insulating film 17, and then, for example,
POCl 3 is diffused to reduce the resistance of the polysilicon for forming the gate electrode 8. Next, this and the underlying gate insulating film 1
7 is patterned to leave the gate electrode 8 made of low resistance polysilicon on the patterned gate insulating film 17.
【００６１】引き続き、絶縁膜５を全面堆積した後、ゲ
ート加工をリソグラフィとエッチングにより行う。この
後、ゲート側壁を、例えば、酸素雰囲気で５〜５０ｎｍ
酸化することで形成するが、絶縁膜５を堆積した後に、
これを垂直にエッチングすることにより側壁を残すよう
にしてもよい。Subsequently, after depositing the insulating film 5 on the entire surface, gate processing is performed by lithography and etching. After that, the gate sidewall is, for example, 5 to 50 nm in an oxygen atmosphere.
It is formed by oxidation, but after depositing the insulating film 5,
You may make it leave a side wall by etching this vertically.
【００６２】さらに、例えば、燐またはヒ素を１０13か
ら１０16ｃｍ-2イオン注入することにより、ソースドレ
インｎ型層９を形成する。Further, the source / drain n-type layer 9 is formed by implanting 10 13 to 10 16 cm −2 of phosphorus or arsenic, for example.
【００６３】このように、この具体例は、絶縁体基板上
に形成した単結晶半導体層に、完全空乏化トランジスタ
と、これと異なる種類のトランジスタを混在させて形成
する場合に、絶縁体基板上に薄い単結晶半導体を張り合
わせて薄膜単結晶半導体層を形成し、この薄膜単結晶半
導体層上における完全空乏化トランジスタでない種類の
トランジスタを形成するための領域には、選択的にエピ
タキシャル成長させて単結晶半導体層を形成し、厚膜の
単結晶半導体層とし、この厚膜の単結晶半導体層の領域
には完全空乏化トランジスタでない種類のトランジスタ
を形成し、完全空乏化トランジスタは、厚膜の単結晶半
導体層で覆われていない薄膜単結晶半導体のみの領域に
形成するようにした。As described above, in this specific example, when a single depletion transistor and a transistor of a different type are mixed in a single crystal semiconductor layer formed on an insulator substrate, the insulator substrate is formed on the insulator substrate. A thin single crystal semiconductor layer is formed by bonding a thin single crystal semiconductor to a thin film single crystal semiconductor layer, and a region of the thin film single crystal semiconductor layer for forming a transistor other than a fully depleted transistor is selectively epitaxially grown to form a single crystal. A semiconductor layer is formed to form a thick film single crystal semiconductor layer, and a transistor of a type that is not a fully depleted transistor is formed in the region of the thick film single crystal semiconductor layer. The thin film single crystal semiconductor which is not covered with the semiconductor layer is formed only in the region.
【００６４】従って、絶縁体基板上での、完全空乏化ト
ランジスタ形成用の半導体層の厚さを均一にすることが
でき、しかも、薄膜単結晶半導体層を絶縁体基板上に張
り合わせることで薄膜単結晶半導体層を形成することか
ら、薄膜単結晶半導体層は結晶欠陥の少ない領域として
確保できる。Therefore, the thickness of the semiconductor layer for forming the fully depleted transistor on the insulator substrate can be made uniform, and furthermore, the thin film single crystal semiconductor layer can be laminated on the insulator substrate to form a thin film. Since the single crystal semiconductor layer is formed, the thin film single crystal semiconductor layer can be secured as a region with few crystal defects.
【００６５】また、部分空乏化トランジスタを形成する
単結晶半導体層の厚さを厚くしても、完全空乏化トラン
ジスタを形成する単結晶半導体層の厚さ変動を一定に抑
えることができ、しかも、そのために完全空乏化トラン
ジスタを形成する単結晶半導体層は平坦化工程を施すと
いう必要が全くない技術となる。さらに、ソースドレイ
ン領域で厚さ変動も小さくすることができ、ソースドレ
イン直列抵抗の変動を小さくすることが出来る。加え
て、ソースドレインに対するコンタクト形成のエッチン
グ深さ余裕を一定に確保できるため、コンタクト抵抗も
一定値に抑えることが出来る。Further, even if the thickness of the single crystal semiconductor layer forming the partially depleted transistor is increased, the variation in the thickness of the single crystal semiconductor layer forming the fully depleted transistor can be suppressed to a constant value. Therefore, the single crystal semiconductor layer forming the fully depleted transistor does not need to be planarized at all. Furthermore, the thickness variation in the source / drain region can be reduced, and the variation in the source / drain series resistance can be reduced. In addition, since the etching depth margin for contact formation with respect to the source / drain can be kept constant, the contact resistance can be suppressed to a constant value.
【００６６】さらに、薄い半導体層を得るのに、薄い半
導体層にパタ−ニングを予めする必要が無く、例えば、
薄膜化のためにウェットエッチングなどのエッチングダ
メージが非常に小さい等方的エッチングを用いることが
出来る。従って、パタ−ニングおよびエッチングにより
薄い半導体層を得る技術を用いる場合に比べて、完全空
乏化トランジスタ領域にエッチングダメージおよび汚染
が入りにくく、そのため、トランジスタ特性を良好に保
つことが出来る。Furthermore, in order to obtain a thin semiconductor layer, it is not necessary to pattern the thin semiconductor layer in advance.
In order to reduce the film thickness, isotropic etching such as wet etching that causes very little etching damage can be used. Therefore, as compared with the case of using the technique of obtaining a thin semiconductor layer by patterning and etching, etching damage and contamination are less likely to enter the fully depleted transistor region, so that the transistor characteristics can be kept good.
【００６７】また、完全空乏化トランジスタでないトラ
ンジスタの形成領域は、半導体層の膜厚を厚くするため
に、エピタキシャル成長を使用している。このため、完
全空乏化トランジスタで用いている薄膜化したトランジ
スタ領域よりも、不純物濃度が急峻に変化するチャネル
領域や、ヘテロエピタキシャル成長層を、部分空乏化ト
ランジスタ領域に用いることが出来る。よって、例え
ば、不純物濃度を低く抑えることによって、より高移動
度のチャネル領域を形成することが可能になる。Further, the transistor formation region which is not a fully depleted transistor uses epitaxial growth in order to increase the thickness of the semiconductor layer. Therefore, the channel region where the impurity concentration changes sharply and the hetero-epitaxial growth layer can be used for the partially depleted transistor region as compared with the thinned transistor region used in the fully depleted transistor. Therefore, for example, by suppressing the impurity concentration to be low, it becomes possible to form a channel region having higher mobility.
【００６８】以上の具体例では、工程が単純で短いた
め、より製造コストを低減できる。In the above specific example, since the process is simple and short, the manufacturing cost can be further reduced.
【００６９】（第２の具体例）次に第２の具体例につい
て説明する。この第２の具体例は第１の具体例の部分的
な改良であり、薄膜単結晶半導体層１４ａ上に形成した
エピタキシャル成長層１３と当該薄膜単結晶半導体層１
４ａにおける露出部分との境界に生じたエピタキシャル
成長層１３の乗り出し部分の隙間を埋める技術である。(Second Specific Example) Next, a second specific example will be described. The second specific example is a partial improvement of the first specific example, and includes an epitaxial growth layer 13 formed on the thin film single crystal semiconductor layer 14a and the thin film single crystal semiconductor layer 1
This is a technique for filling the gap in the protruding portion of the epitaxial growth layer 13 that occurs at the boundary with the exposed portion in 4a.
【００７０】図４は本発明の第２の具体例に係わる構造
の断面図である。なお、この具体例では、説明を簡単に
するために、完全空乏化トランジスタ１つとエピタキシ
ャル成長層１３上に形成されたトランジスタ１つを示し
ているが、２種類のトランジスタが絶縁体膜１２上に形
成されていれば良く、必ずしも図に示す方向で隣接して
いる必要もない。なお、図１と同一部分には、同一符号
を付して詳しい説明は省略する。FIG. 4 is a sectional view of the structure according to the second embodiment of the present invention. In this specific example, for the sake of simplicity, one fully depleted transistor and one transistor formed on the epitaxial growth layer 13 are shown, but two types of transistors are formed on the insulator film 12. However, they do not necessarily have to be adjacent to each other in the direction shown in the figure. The same parts as those in FIG.
【００７１】本具体例は、第１の具体例と基本的には同
一であるが、エピタキシャル成長層１３および半導体層
１４ａの表面にさらにエピタキシャル成長層１５が形成
され、図１に示すようなエピタキシャル成長成長層１３
の横方向成長によって生じた乗り出し部分が順テーハ゜
に埋め戻されている点が異なっている。This specific example is basically the same as the first specific example, but an epitaxial growth layer 15 is further formed on the surfaces of the epitaxial growth layer 13 and the semiconductor layer 14a, and the epitaxial growth layer as shown in FIG. Thirteen
The difference is that the embarkation portion created by the lateral growth of is backfilled in the normal tape.
【００７２】本構造の形成は、基本的には第１の具体例
と同じであるが、部分的にエピタキシャル成長層を形成
する際の選択成長のマスク材である絶縁膜７をエッチン
グによって取り除くと（図１（ｄ）の状態、図５では
（ｄ）に対応）、エピタキシャル成長層１３とその下層
の薄膜単結晶半導体層１４ａとの境目に、この絶縁膜７
が食い込んでいた分（図１（ｃ）の状態参照、図５では
（ｃ）に対応；図５（ｃ）の点線で囲んだＢ部参照）、
エピタキシャル成長層１３の迫り出しがあり、ここがひ
さし状に残ることになる（図５（ａ）のｈ部分）。そし
て、このようなひさし状に残る部分ｈがあると、この後
のゲート電極形成のための工程で、エピタキシャル成長
層１３と薄膜単結晶半導体層１４ａの上に絶縁膜１７を
形成後にゲート電極８形成用のポリシリコン層を堆積
し、このポリシリコンをエッチングしてゲート電極８を
形成する際に、ひさし状に残る部分ｈ内のポリシリコン
が除去されずに残り、これが電気的にショートするルー
トを形成するショート（ｓｈｏｒｔ）不良発生の原因と
なる。The formation of this structure is basically the same as that of the first specific example, except that the insulating film 7 which is a mask material for selective growth when the epitaxial growth layer is partially formed is removed by etching ( In the state of FIG. 1D, which corresponds to FIG. 5D), the insulating film 7 is formed at the boundary between the epitaxial growth layer 13 and the thin film single crystal semiconductor layer 14a therebelow.
(See the state of FIG. 1 (c), corresponding to (c) in FIG. 5; see section B surrounded by the dotted line in FIG. 5 (c))
There is a protrusion of the epitaxial growth layer 13, and this remains in an eaves-like shape (portion h in FIG. 5A). Then, if there is such a portion h that remains in the shape of an eaves, the gate electrode 8 is formed after the insulating film 17 is formed on the epitaxial growth layer 13 and the thin film single crystal semiconductor layer 14a in the subsequent step for forming the gate electrode. When a polysilicon layer for use as a mask is deposited and the polysilicon is etched to form the gate electrode 8, the polysilicon in the portion h which remains like an eaves remains without being removed, and a route for electrically shorting the polysilicon is formed. This may cause a short defect to be formed.
【００７３】そこで、選択成長のマスク材である絶縁膜
７をエッチングによって取り除いた後（図５（ｄ））、
図５（ｅ）に示すように、さらに全面にエピタキシャル
成長を行い、単結晶半導体層であるエピタキシャル成長
層１５を形成する。このエピタキシャル成長層１５の成
長厚さは、絶縁膜７の厚さの１／２以上とすることによ
って、絶縁膜７で形成された迫り出し部分の溝（ｈ部
分）を埋めることができる。この後のゲート形成からの
工程は第１の具体例と同様である。Therefore, after the insulating film 7 which is the mask material for the selective growth is removed by etching (FIG. 5D),
As shown in FIG. 5E, epitaxial growth is further performed on the entire surface to form an epitaxial growth layer 15 which is a single crystal semiconductor layer. By setting the growth thickness of the epitaxial growth layer 15 to be 1/2 or more of the thickness of the insulating film 7, the groove (h portion) of the protruding portion formed of the insulating film 7 can be filled. Subsequent steps from the gate formation are the same as those in the first specific example.
【００７４】本具体例では、完全空乏化トランジスタ形
成に最適な厚みとした薄膜単結晶半導体層１４ａの厚み
の不足を補って厚膜化するために選択成長により形成し
たエピタキシャル成長層１３と、完全空乏化トランジス
タを形成する薄膜単結晶半導体層１４ａの縁部境界にひ
さし状の迫り出し部分が生じないので、例えば、ゲート
電極のエッチング後にゲート電極８の材料が上記ひさし
状の迫り出し部分の内側に残ることによるｓｈｏｒｔ不
良が生じない。In this example, the epitaxially grown layer 13 formed by selective growth to compensate for the insufficient thickness of the thin film single crystal semiconductor layer 14a having the optimum thickness for forming the fully depleted transistor and the fully depleted layer. Since the eaves-shaped protruding portion does not occur at the edge boundary of the thin film single crystal semiconductor layer 14a forming the thinned transistor, for example, after the gate electrode is etched, the material of the gate electrode 8 is inside the eaves-shaped protruding portion. Short defects due to the remaining will not occur.
【００７５】また、薄膜単結晶半導体層１４ａ上にもエ
ピタキシャル成長層１５が存在するので、完全空乏化ト
ランジスタで用いている薄膜化したトランジスタ領域で
も、不純物濃度が急峻に変化するチャネル領域や、ヘテ
ロエピタキシャル成長層を用いることが出来る。よっ
て、例えば、不純物濃度を低く抑えることによって、よ
り高移動度のチャネル領域を形成することが可能にな
る。Further, since the epitaxial growth layer 15 is also present on the thin film single crystal semiconductor layer 14a, even in the thinned transistor region used in the fully depleted transistor, the channel region where the impurity concentration sharply changes or the heteroepitaxial growth is performed. Layers can be used. Therefore, for example, by suppressing the impurity concentration to be low, it becomes possible to form a channel region having higher mobility.
【００７６】（第３の具体例）第２の具体例は第１の具
体例において形成されることになるひさし状の部分であ
るｈ部分の存在により、引き起こす可能性のあるショー
ト（ｓｈｏｒｔ）不良を抑制するための技術であった
が、第１の具体例のようなひさし状の部分であるｈ部分
が生じないようにすれば、この問題は存在しないことに
なる。そこで、第１の具体例のようなひさし状の部分で
あるｈ部分が初めから生じないようにする技術を次に第
３の具体例として説明する。(Third Concrete Example) In the second concrete example, a short defect which may be caused by the presence of the h portion which is the eave-shaped portion to be formed in the first concrete example. However, if the h portion, which is an eave-shaped portion as in the first specific example, is prevented from occurring, this problem does not exist. Therefore, a technique for preventing the h portion, which is an eaves-shaped portion, from occurring from the beginning as in the first specific example will be described as a third specific example.
【００７７】図６は本発明の第３の具体例に係わる構造
の断面図である。なお、この具体例では、説明を簡単に
するために、完全空乏化トランジスタ１つとエピタキシ
ャル成長層１３上に形成されたトランジスタ１つを示し
ているが、２種類のトランジスタが絶縁体膜１２上に形
成されていれば良く、必ずしも図に示す方向で隣接して
いる必要はない。なお、図１と同一部分には、同一符号
をつけて詳しい説明は省略する。FIG. 6 is a sectional view of the structure according to the third embodiment of the present invention. In this specific example, for the sake of simplicity, one fully depleted transistor and one transistor formed on the epitaxial growth layer 13 are shown, but two types of transistors are formed on the insulator film 12. However, they do not necessarily have to be adjacent in the direction shown in the figure. The same parts as those in FIG. 1 are designated by the same reference numerals and detailed description thereof will be omitted.
【００７８】本具体例は、第１の具体例と基本的には同
一であるが、エピタキシャル成長層１３と薄膜単結晶半
導体層１４ａが当該エピタキシャル成長層１３の選択成
長前に分離されている点が異なっている。This example is basically the same as the first example, except that the epitaxial growth layer 13 and the thin film single crystal semiconductor layer 14a are separated before the selective growth of the epitaxial growth layer 13. ing.
【００７９】本構造の形成は、基本的には第１の具体例
と同じであるが、図７（ａ）のように、エピタキシャル
成長層１３の選択成長のマスク材である絶縁膜７を形成
する前に、薄膜単結晶半導体層１４ａをエッチングによ
って分離する。この後の工程は第１の具体例と同様であ
る。The formation of this structure is basically the same as that of the first specific example, but as shown in FIG. 7A, the insulating film 7 which is the mask material for the selective growth of the epitaxial growth layer 13 is formed. Before, the thin film single crystal semiconductor layer 14a is separated by etching. The subsequent steps are similar to those of the first specific example.
【００８０】本具体例では、エピタキシャル成長層１３
と薄膜単結晶半導体層１４ａにおける完全空乏化トラン
ジスタを形成する側の半導体層の間が分離されているの
で、第１の具体例のようなひさし状の部分であるｈ部分
が生じない。よって、例えば、ゲート電極８のエッチン
グ後にゲート電極８が前記のｈ部分に残るｓｈｏｒｔ不
良が生じる危険性がもともと存在しない。つまり、この
ような原因によるｓｈｏｒｔ不良発生の余地を残さない
工程となる。In this example, the epitaxial growth layer 13
Since the semiconductor layer on the side where the fully depleted transistor is formed in the thin film single crystal semiconductor layer 14a is separated, the h portion which is the eaves-shaped portion as in the first specific example does not occur. Therefore, for example, after the etching of the gate electrode 8, there is no risk of a short defect in which the gate electrode 8 remains in the h portion. That is, the process does not leave room for the occurrence of a short defect due to such a cause.
【００８１】また、絶縁膜７の側面に対して、エピタキ
シャル成長させたエピタキシャル成長層１３が接触する
ことがないので、接触部で生じる、たとえば、（３１
１）方向の、積層欠陥が原理的に生じない。Further, since the epitaxially grown layer 13 that has been epitaxially grown does not come into contact with the side surface of the insulating film 7, it occurs at the contact portion, for example, (31
In principle, stacking faults in the 1) direction do not occur.
【００８２】（第４の具体例）完全空乏化トランジスタ
形成に最適な厚みとした薄膜単結晶半導体層１４ａの厚
みの不足を補って厚膜化するために選択成長により形成
したエピタキシャル成長層１３を形成するにあたり、そ
の材料としてアモルファス半導体を使用するようにした
例を第４の具体例として説明する。(Fourth Embodiment) An epitaxial growth layer 13 formed by selective growth is formed in order to compensate for the lack of thickness of the thin film single crystal semiconductor layer 14a having the optimum thickness for forming a fully depleted transistor and to increase the film thickness. In doing so, an example in which an amorphous semiconductor is used as the material will be described as a fourth specific example.
【００８３】図８は本発明の第４の具体例に係わる構造
の断面図である。なお、具体例では、説明を簡単にする
ために、完全空乏化トランジスタ１つとエピタキシャル
成長層１３上に形成されたトランジスタ１つを示してい
るが、２種類のトランジスタが絶縁体膜上に形成されて
いる構造であれば良く、必ずしも図に示す方向で隣接し
ている必要はない。なお、図１と同一部分には、同一符
号をつけて詳しい説明は省略する。FIG. 8 is a sectional view of the structure according to the fourth embodiment of the present invention. In addition, in the specific example, for the sake of simplicity, one fully depleted transistor and one transistor formed on the epitaxial growth layer 13 are shown, but two types of transistors are formed on the insulator film. It is only necessary that the structures be adjacent to each other in the direction shown in the figure. The same parts as those in FIG. 1 are designated by the same reference numerals and detailed description thereof will be omitted.
【００８４】この本具体例は、第１の具体例と基本的に
は同一であるが、エピタキシャル成長層１３の形成方法
が第１の具体例と異なっている。本構造では、選択成長
マスク材である絶縁膜７をパターニングした後で、全面
に、図９（ａ）のように、アモルファス半導体膜１８を
積層する。This specific example is basically the same as the first specific example, but the method of forming the epitaxial growth layer 13 is different from the first specific example. In this structure, after patterning the insulating film 7 which is the selective growth mask material, an amorphous semiconductor film 18 is laminated on the entire surface as shown in FIG. 9A.
【００８５】ここで、このアモルファス半導体膜１８の
材料としては、例えば、薄膜単結晶半導体層１４ａがシ
リコンである場合、アモルファスシリコンもしくはアモ
ルファスシリコンゲルマニウム混晶であることが望まし
い。Here, as the material of the amorphous semiconductor film 18, for example, when the thin film single crystal semiconductor layer 14a is silicon, it is desirable to be amorphous silicon or amorphous silicon germanium mixed crystal.
【００８６】さらに、例えば、５００゜Ｃ以上の熱処
理、または、光によるレーザアニールをすることによっ
て、図９（ｂ）のようにアモルファス半導体膜１８を結
晶化する。Further, the amorphous semiconductor film 18 is crystallized as shown in FIG. 9B by, for example, heat treatment at 500 ° C. or higher or laser annealing by light.
【００８７】この時、薄膜単結晶半導体層１４ａに接触
したアモルファス半導体膜１８は固相エピタキシャル成
長を行うため、得られるエピタキシャル成長層１３は薄
膜単結晶半導体層１４ａと配向が揃った単結晶膜にな
る。また、その他の領域の単結晶膜は、アニール温度が
核形成温度よりも低温である時にはアモルファスのまま
であり、それより高い場合は多結晶領域となる。この領
域（アモルファスのままの状態、もしくは多結晶となっ
た領域）を図９（ｂ）では膜１９と示す。At this time, since the amorphous semiconductor film 18 in contact with the thin film single crystal semiconductor layer 14a performs solid phase epitaxial growth, the obtained epitaxial growth layer 13 becomes a single crystal film whose orientation is aligned with that of the thin film single crystal semiconductor layer 14a. Further, the single crystal film in the other regions remains amorphous when the annealing temperature is lower than the nucleation temperature, and becomes a polycrystalline region when the annealing temperature is higher than the nucleation temperature. This region (a state where it remains amorphous or becomes polycrystalline) is shown as a film 19 in FIG. 9B.
【００８８】次に、膜１９がアモルファスの場合は、ア
モルファスが結晶に対して選択的にエッチングされるエ
ッチング剤によってエッチングを行うことにより、厚膜
化する必要のある部分空乏化トランジスタ形成領域部分
のエピタキシャル成長層１３を選択的に残す。また、膜
１９が多結晶もしくは選択比が十分でない場合は、厚膜
化する必要のある部分空乏化トランジスタ形成領域部分
のエピタキシャル成長層１３を保護するように、リソグ
ラフィとエッチングを行うことによってエピタキシャル
成長層１３を残しても良い。Next, in the case where the film 19 is amorphous, etching is performed with an etching agent that selectively etches the amorphous film with respect to the crystal, thereby forming a partially depleted transistor forming region that needs to be thickened. The epitaxial growth layer 13 is selectively left. Further, when the film 19 is polycrystalline or the selection ratio is not sufficient, the epitaxial growth layer 13 is formed by performing lithography and etching so as to protect the epitaxial growth layer 13 in the partially depleted transistor formation region portion that needs to be thickened. You may leave.
【００８９】このようにして、図９（ｃ）に示す形状を
形成後、マスク材である絶縁膜７を取り除く。絶縁膜７
を取り除いた以後は、第１の具体例と同様に、素子分離
およびゲート形成をする。In this way, after forming the shape shown in FIG. 9C, the insulating film 7 as a mask material is removed. Insulation film 7
After removing the above, element isolation and gate formation are performed as in the first specific example.
【００９０】本具体例では、アモルファス堆積が可能で
ありさえすれば、結晶の蒸気圧が低い半導体材料でも、
たとえ必要とする膜厚が厚くとも固相エピタキシャル成
長で容易にエピタキシャル成長膜を成長させることがで
きるようになる。また、気相成長の場合、問題となるキ
ャリアガス中の残留ガス、例えば、カーボンによる界面
汚染も小さくできる。In this example, as long as amorphous deposition is possible, even a semiconductor material having a low crystal vapor pressure can be used.
Even if the required film thickness is large, the epitaxial growth film can be easily grown by solid phase epitaxial growth. Further, in the case of vapor phase growth, interface pollution due to residual gas in the carrier gas, for example, carbon, which is a problem, can be reduced.
【００９１】（第５の具体例）第５の具体例は第２の具
体例の改良であり、第１の具体例において、薄膜単結晶
半導体層１４ａ上に形成したエピタキシャル成長層１３
と当該薄膜単結晶半導体層１４ａにおける露出部分との
境界に生じることとなったエピタキシャル成長層１３の
乗り出し部分の隙間を埋める技術である第２の具体例で
の、エピタキシャル成長層１５形成以後の段差を小さく
する技術である。(Fifth Concrete Example) The fifth concrete example is an improvement of the second concrete example. In the first concrete example, the epitaxial growth layer 13 formed on the thin film single crystal semiconductor layer 14a is used.
In the second specific example, which is a technique of filling the gap between the protruding portion of the epitaxial growth layer 13 and the boundary between the exposed portion of the thin film single crystal semiconductor layer 14a, the step after the epitaxial growth layer 15 is formed is small. It is a technology to do.
【００９２】図１０は本発明の第５の具体例に係わる構
造の断面図である。なお、具体例では、説明を簡単にす
るために、完全空乏化トランジスタ１つとエピタキシャ
ル成長層１３上に形成されたトランジスタ１つを示して
いるが、２種類のトランジスタが絶縁体基板１２もしく
は絶縁体膜上に形成されていれば良く、必ずしも図に示
す方向で隣接している必要はない。また、図１０におい
て、図１と同一部分には、同一符号を付して示し、その
詳しい説明は省略する。FIG. 10 is a sectional view of the structure according to the fifth embodiment of the present invention. In addition, in the specific example, for the sake of simplification of description, one fully depleted transistor and one transistor formed on the epitaxial growth layer 13 are shown, but two types of transistors are used as the insulator substrate 12 or the insulator film. It suffices that they are formed above, and they do not necessarily have to be adjacent to each other in the direction shown in the figure. 10, the same parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００９３】本具体例は、前述した第２の具体例と基本
的には同一であるが、図１０からわかるように、絶縁体
基板１２の膜厚が均一な厚さでないことが第２の具体例
と大きく異なる部分である。This specific example is basically the same as the second specific example described above, but, as can be seen from FIG. 10, the insulating substrate 12 is not uniform in thickness. This is a part greatly different from the specific example.
【００９４】すなわち、絶縁体基板１２上に単結晶半導
体膜を形成してここにトランジスタを形成するが、この
単結晶半導体膜は完全空乏化トランジスタＦＥＴ１の作
成に最適な膜厚の薄膜単結晶半導体層１４ａと、厚膜化
するためにこの上に選択的に形成したエピタキシャル成
長層１３とから形成してあることにより、素子領域は部
分的に段差が生じている。つまり、完全空乏化トランジ
スタＦＥＴ１以外の種類のトラジスタの作成領域は、完
全空乏化トランジスタ形成に最適な厚みとした薄膜単結
晶半導体層１４ａの厚みの不足を補って厚膜化するため
に選択成長により形成したエピタキシャル成長層１３が
あり、膜厚が厚くなる分、段差が避けられない。That is, a single crystal semiconductor film is formed on the insulating substrate 12 and a transistor is formed there. This single crystal semiconductor film is a thin film single crystal semiconductor having a film thickness optimum for forming the fully depleted transistor FET1. Due to the formation of the layer 14a and the epitaxial growth layer 13 selectively formed on the layer 14a to increase the film thickness, a step is partially formed in the element region. In other words, the formation region of the transistor other than the fully depleted transistor FET1 is formed by selective growth in order to increase the thickness of the thin film single crystal semiconductor layer 14a to compensate for the insufficient thickness of the thin film single crystal semiconductor layer 14a which is the optimum thickness for forming the fully depleted transistor. Since there is the formed epitaxial growth layer 13 and the film thickness increases, a step difference cannot be avoided.
【００９５】これを平坦化するために、絶縁体基板１２
の膜厚を、完全空乏化トランジスタＦＥＴ１の形成領域
以外の素子形成領域となるエピタキシャル成長層１３の
形成領域Ｂについて予め薄くし、段差をできるだけ無く
すようにしている。To flatten this, the insulating substrate 12
Is thinned in advance in the formation region B of the epitaxial growth layer 13 which is an element formation region other than the formation region of the fully depleted transistor FET1 so as to eliminate steps as much as possible.
【００９６】本構造を得るためには、図１１（ａ）のよ
うに、予め、支持基板１０の表面を、エピタキシャル成
長層１３の形成領域Ｂについて低く掘り下げ、さらにエ
ピタキシャル成長層１３の形成領域Ｂについてそれ以外
の領域より膜厚を薄くした絶縁層を形成してこれを支持
基板１０上の絶縁体基板１２としたものを作成する。In order to obtain this structure, as shown in FIG. 11A, the surface of the supporting substrate 10 is dug in advance for the formation region B of the epitaxial growth layer 13 and further for the formation region B of the epitaxial growth layer 13. An insulating layer having a smaller film thickness than the region other than the above is formed to form the insulating substrate 12 on the supporting substrate 10.
【００９７】このような均一でない厚さの絶縁体基板１
２を形成するには、例えば、張り合わせる前のウエハ
を、上記領域Ｂについてエッチングして凹凸を付け、そ
の上に絶縁膜を形成してから上記領域Ｂについてエッチ
ングして必要な段差を付けるようにするといった手法で
実現できる。それ以外にも、ＳＩＭＯΧ法では、予め支
持基板１０の表面を、上記領域Ｂについてエッチング
し、高さの異なる領域を形成した後で、酸素イオンを打
ち込んで絶縁体基板１２を形成しても良い。Insulator substrate 1 having such a non-uniform thickness
In order to form 2, for example, the wafers before bonding are etched in the area B to make unevenness, an insulating film is formed thereon, and then the area B is etched to make a necessary step. It can be realized by a method such as. Besides, in the SIMO method, the surface of the support substrate 10 may be previously etched in the region B to form regions having different heights, and then oxygen ions may be implanted to form the insulator substrate 12. .
【００９８】この後の工程は第２の具体例の絶縁膜７を
形成する工程以降と同様であり、絶縁体基板１２を形成
後に、次に完全空乏化トランジスタ形成に最適な膜厚の
薄膜単結晶半導体層１４ａをこの絶縁体基板１２上に形
成し、次に、薄膜単結晶半導体層１４ａ上に、部分的に
エピタキシャル成長層１３を形成する際の選択成長のマ
スク材である絶縁膜７を形成する。そして、次にこの絶
縁膜７を、部分的にエピタキシャル成長層１３を形成す
る領域Ｂについてエッチングして取り除き、この上にエ
ピタキシャル成長によりエピタキシャル成長層１３を形
成する。これが図１１（ｂ）の状態である。The subsequent steps are the same as the steps after the step of forming the insulating film 7 of the second specific example. After the insulating substrate 12 is formed, the thin film single film having the optimum film thickness for the next complete depletion transistor formation is formed. The crystalline semiconductor layer 14a is formed on the insulator substrate 12, and then the insulating film 7 which is a mask material for selective growth when the epitaxial growth layer 13 is partially formed is formed on the thin film single crystal semiconductor layer 14a. To do. Then, next, the insulating film 7 is partially etched away in the region B where the epitaxial growth layer 13 is formed, and the epitaxial growth layer 13 is formed thereon by epitaxial growth. This is the state shown in FIG.
【００９９】その後、不要となった絶縁膜７を取り除
き、これにより、ひさし状に残る部分ｈを埋めるため
に、全面にエピタキシャル成長を行い、単結晶半導体層
であるエピタキシャル成長層１５を形成する。これが図
１１（ｃ）の状態である。エピタキシャル成長層１５の
成長厚さは、前述同様、絶縁膜７の厚さの１／２以上で
ある。After that, the unnecessary insulating film 7 is removed, and thereby, the epitaxial growth is performed on the entire surface to fill the portion h remaining in the eaves shape, and the epitaxial growth layer 15 which is a single crystal semiconductor layer is formed. This is the state shown in FIG. The growth thickness of the epitaxial growth layer 15 is 1/2 or more of the thickness of the insulating film 7 as described above.
【０１００】以後、第２の具体例の絶縁膜７を形成する
工程以降と同様の工程を経て完全空乏化トランジスタと
それ以外の種類のトランジスタなどが混在する半導体装
置が完成する。After that, through the same steps as the steps of forming the insulating film 7 of the second specific example and thereafter, a semiconductor device in which fully depleted transistors and other types of transistors are mixed is completed.
【０１０１】本具体例では、例えば、予め、エピタキシ
ャル成長層１３を形成する領域の絶縁膜１２の高さを下
げておくようにしたことにより、エピタキシャル成長層
１５形成以後の段差を小さくすることが出来、素子分離
やゲート形成以降のリソグラフィやエッチングの高さ余
裕を確保できる。In this example, for example, by lowering the height of the insulating film 12 in the region where the epitaxial growth layer 13 is formed in advance, the step after the epitaxial growth layer 15 is formed can be reduced, It is possible to secure a height margin for lithography and etching after element isolation and gate formation.
【０１０２】また、本具体例では、部分空乏化トランジ
スタＦＥＴ２と完全空乏化とランジスタＦＥＴ１の両方
の、ゲート電極８を形成する際の高さ段差をさらに小さ
くするために、ポリシング（Ｐｏｌｉｓｈｉｎｇ）を用
いることもできる。In this example, polishing is used in order to further reduce the height difference between the partially depleted transistor FET2 and the fully depleted transistor 1 when the gate electrode 8 is formed. You can also
【０１０３】このポリシングを用いた場合の製造工程と
しては、まず、図１２（ａ）（（図１１（ａ）に対応）
のように段差を形成した絶縁体基板１２上に、図１２
（ｂ）のようにエピタキシャル成長層１３選択成長のた
めのマスク材となる絶縁膜７を形成し、これをパターニ
ングしてマスクを形成し（図１２（ｃ））、このパター
ニングした絶縁膜７をマスクに、エピタキシャル成長層
１３を選択成長させ（図１２（ｄ））、その後、絶縁膜
７をエッチングストッパとし、エピタキシャル成長層１
３をポリシングして平滑化する。The manufacturing process using this polishing is as shown in FIG. 12 (a) ((corresponding to FIG. 11 (a)).
As shown in FIG.
As shown in (b), an insulating film 7 serving as a mask material for selective growth of the epitaxial growth layer 13 is formed, and this is patterned to form a mask (FIG. 12C), and the patterned insulating film 7 is used as a mask. Then, the epitaxial growth layer 13 is selectively grown (FIG. 12D), and then the insulating film 7 is used as an etching stopper to form the epitaxial growth layer 1
3 is polished and smoothed.
【０１０４】このとき、絶縁膜７のエッチング速さを、
エピタキシャル成長層１３のエッチング速さより充分、
小さくできれば、図１２（ｅ）に示すように、エピタキ
シャル成長層１３の表面と、絶縁膜７の表面とを綺麗に
揃えることができる。At this time, the etching speed of the insulating film 7 is
Sufficiently higher than the etching speed of the epitaxial growth layer 13,
If it can be made small, the surface of the epitaxial growth layer 13 and the surface of the insulating film 7 can be neatly aligned as shown in FIG.
【０１０５】さらに絶縁膜７を取り除き、全面にエピタ
キシャル成長を行って単結晶半導体層であるエピタキシ
ャル成長層１５を形成した後は（図１２（ｆ））、第１
の具体例と同様に素子分離領域およびゲート形成する
（図１３）。After removing the insulating film 7 and performing epitaxial growth on the entire surface to form the epitaxial growth layer 15 which is a single crystal semiconductor layer (FIG. 12F), the first
The element isolation region and the gate are formed in the same manner as in the specific example (FIG. 13).
【０１０６】なお、この例では、完全空乏化トランジス
タ形成領域と、部分空乏化トランジスタ形成領域など完
全空乏化トランジスタ以外の種類の素子形成部分との段
差がほとんどなくなることから、ひさし状に残る部分ｈ
が小さくなり、そのためにエピタキシャル成長層１５を
形成せずともショート（ｓｈｏｒｔ）不良が発生する危
険性が少なくなる。In this example, since there is almost no step between the fully-depleted transistor forming region and the partially-depleted transistor forming region and other element-forming portions other than the fully-depleted transistor forming portion, the portion h that remains like an eaves-shaped portion is formed.
Becomes smaller, and therefore, the risk of causing a short defect is reduced without forming the epitaxial growth layer 15.
【０１０７】従って、この場合には図１４に示すよう
に、パターニングした絶縁膜７をマスクに、エピタキシ
ャル成長層１３を選択成長させ（図１４（ａ）参照、こ
の図は図１２（ｄ）に対応している）、その後、絶縁膜
７をエッチングストッパとし、エピタキシャル成長層１
３をポリシングして平滑化する（図１４（ｂ）参照、こ
の図は図１２（ｅ）に対応している）。Therefore, in this case, as shown in FIG. 14, the epitaxial growth layer 13 is selectively grown using the patterned insulating film 7 as a mask (see FIG. 14A, which corresponds to FIG. 12D). Then, using the insulating film 7 as an etching stopper, the epitaxial growth layer 1
3 is polished and smoothed (see FIG. 14B, which corresponds to FIG. 12E).
【０１０８】そして、絶縁膜７を取り除いた後に、エピ
タキシャル成長は行なわずに、ゲート絶縁膜１７の形
成、ゲート電極８の形成、ソースドレイン電極９の形成
を行なって素子を完成させるようにする（図１４
（ｄ））。After the insulating film 7 is removed, the gate insulating film 17 is formed, the gate electrode 8 is formed, and the source / drain electrode 9 is formed without performing epitaxial growth to complete the device (FIG. 14
(D)).
【０１０９】このように、完全空乏化トランジスタの形
成領域とその他の素子の形成領域との間に段差が小さく
なる構造としたことから、選択成長のために用いた絶縁
膜７の縁部に、エピタキシャル成長層１３の横方向成長
によって生じる乗り出し部分がひさし状に残ることによ
り、この部分がゲート電極形成用のポリシリコン堆積の
際に埋められて、その後のパターニング工程によりゲー
ト電極が形成された段階で、このポリシリコンで埋めら
れた部分が残ることによるショート不良発生が、問題に
ならなくなることも多いので、この場合には、エピタキ
シャル成長層１５の形成を省くようにすることで、工程
の簡素化を実現できるようになる。As described above, since the step is reduced between the fully depleted transistor formation region and the other element formation region, the edge portion of the insulating film 7 used for the selective growth is The protruding portion generated by the lateral growth of the epitaxial growth layer 13 remains in the shape of an eave, so that this portion is buried during the polysilicon deposition for forming the gate electrode, and the gate electrode is formed by the subsequent patterning process. In many cases, the occurrence of a short circuit defect due to the remaining portion filled with the polysilicon does not become a problem. In this case, the formation of the epitaxial growth layer 15 can be omitted to simplify the process. It will be realized.
【０１１０】なお、第５の具体例の構造を例として、考
え得る素子分離の変形例を示す。A possible modification of element isolation will be described by taking the structure of the fifth specific example as an example.
【０１１１】＜第５の具体例の変形例１＞図１５（ａ）
は、第５の具体例の構造を基本とする半導体装置におい
て、メサ分離を用いた素子分離構造をも導入した場合の
変形例を示す。このメサ分離による素子分離は、図１５
（ｂ）のように、エピタキシャル成長層１５の形成工程
までを終了した後に、完全空乏化トランジスタＦＥＴ１
の形成領域と隣接するそれ以外の素子の形成領域Ｂ（部
分空乏化トランジスタＦＥＴ２の形成領域など）の境界
領域Ｃに、リソグラフィとエッチングを用いてトレンチ
４を形成し、その後、ゲート以降の工程を形成すればよ
い。トレンチ４の深さは、完全空乏化トランジスタ領域
で絶縁膜１２に達するまでとする。<Modification 1 of Fifth Concrete Example> FIG. 15 (a)
Shows a modification of the semiconductor device based on the structure of the fifth specific example, in which an element isolation structure using mesa isolation is also introduced. The element isolation by this mesa isolation is shown in FIG.
As shown in (b), after the steps up to the formation of the epitaxial growth layer 15 are completed, the fully depleted transistor FET1
The trench 4 is formed by lithography and etching in the boundary region C of the formation region B of other elements (such as the formation region of the partially depleted transistor FET2) adjacent to the formation region of the gate, and then the steps after the gate are performed. It may be formed. The depth of the trench 4 is set to reach the insulating film 12 in the fully depleted transistor region.
【０１１２】また、図１６（ａ）はトレンチ分離を用い
た素子分離の変形例である。この素子分離は、図１５
（ｂ）のトレンチ４形成後に、素子分離領域形成用に、
全面に絶縁膜３を堆積し、この全面堆積した絶縁膜３を
エッチバックまたはポリッシングしてトレンチ４部分に
のみ、残すようにすることにより、図１６（ｂ）のよう
に前記境界領域Ｃのトレンチ４に絶縁物を埋め込み、素
子分離領域２０を形成する。Further, FIG. 16A shows a modification of element isolation using trench isolation. This element isolation is shown in FIG.
After forming the trench 4 of (b), for forming an element isolation region,
The insulating film 3 is deposited on the entire surface, and the insulating film 3 deposited on the entire surface is etched back or polished to leave only the trench 4 portion, so that the trench in the boundary region C is formed as shown in FIG. 16B. An insulating material is embedded in 4 to form an element isolation region 20.
【０１１３】＜第５の具体例の変形例２＞さらに、図１
７（ａ）は別の半導体装置の断面図であり、ＬＯＣＯＳ
分離を用いた素子分離の変形例である。この素子分離
は、エピタキシャル成長層１５を形成後に、全面に例え
ば、シリコン窒化膜からなる膜を堆積する。そして、そ
の後、素子分離領域２０を形成する領域を開口するよう
に、リソグラフィを実施して、素子分離領域２０形成用
のマスクを形成する（ＬＯＣＯＳマスクの形成）。<Modification 2 of Fifth Concrete Example> Furthermore, FIG.
7A is a cross-sectional view of another semiconductor device.
It is a modification of element isolation using isolation. In this element isolation, after forming the epitaxial growth layer 15, for example, a film made of a silicon nitride film is deposited on the entire surface. Then, after that, lithography is performed so as to open the region for forming the element isolation region 20 to form a mask for forming the element isolation region 20 (formation of LOCOS mask).
【０１１４】素子分離領域２０を形成する領域を開口し
たマスクができたならば、次に、例えば、９００〜１２
００°Ｃの酸化雰囲気中で酸化し、ＬＯＣＯＳ酸化膜を
素子分離領域２０内に形成する。次に、不要となったシ
リコン窒化膜を除去する。この状態が図１７の（ｂ）で
ある。その後は、ゲート形成工程以降の工程と同様の工
程を経て半導体装置を完成させる。When a mask having an opening in the region for forming the element isolation region 20 is formed, next, for example, 900 to 12 are formed.
It is oxidized in an oxidizing atmosphere at 00 ° C. to form a LOCOS oxide film in the element isolation region 20. Next, the unnecessary silicon nitride film is removed. This state is shown in FIG. After that, the semiconductor device is completed through the same steps as the steps after the gate forming step.
【０１１５】なお、これら素子分離技術は、第５の具体
例に限らず、第１の具体例から第４の具体例にも、同様
に適用可能である。また、本発明は上述した各具体例に
限定されるものではない。These element isolation techniques can be applied not only to the fifth specific example but also to the first to fourth specific examples. Further, the present invention is not limited to each of the specific examples described above.
【０１１６】また、上記の具体例では、素子分離用のト
レンチ４をエッチングによって形成するようにしたが、
ＬＯＣＯＳ法で選択的に素子分離領域を酸化し、ＬＯＣ
ＯＳマスク材を剥離後、例えば、フッ化アンモニウムな
どのエッチング液によってＬＯＣＯＳ酸化膜を選択的に
取り去り、トレンチを形成しても良い。Further, in the above specific example, the element isolation trench 4 is formed by etching.
The element isolation region is selectively oxidized by the LOCOS method, and the LOC
After removing the OS mask material, the LOCOS oxide film may be selectively removed with an etching solution such as ammonium fluoride to form a trench.
【０１１７】もちろん、トレンチ形成半導体エッチング
とＬＯＣＯＳ法を組み合わせても良い。Of course, the trench forming semiconductor etching and the LOCOS method may be combined.
【０１１８】また、具体例では、絶縁膜の作成法とし
て、主に熱酸化による酸化膜形成法を示したが、例え
ば、３０ｋｅＶ程度の低加速エネルギで酸素または窒素
を注入し、絶縁膜を形成するようにしても良いし、絶縁
膜を堆積する方法で形成するようにしても良いし、これ
らを組み合わせて形成するようにしても良い。また、素
子分離膜や絶縁膜形成法自体は、シリコンをシリコン酸
化膜やシリコン窒化膜に変換する方法以外の方法、例え
ば、酸素イオンや窒素イオンを、堆積したシリコンに注
入する方法や、堆積したシリコンを酸化する方法を用い
て得るようにしてもさしつかえない。Further, in the specific example, as the method of forming the insulating film, the oxide film forming method mainly by thermal oxidation is shown, but for example, oxygen or nitrogen is implanted at a low acceleration energy of about 30 keV to form the insulating film. The insulating film may be formed, a method of depositing an insulating film, or a combination of these may be formed. Further, the element isolation film or the insulating film forming method itself is a method other than the method of converting silicon into a silicon oxide film or a silicon nitride film, for example, a method of implanting oxygen ions or nitrogen ions into the deposited silicon, or a method of depositing It may be obtained using a method of oxidizing silicon.
【０１１９】さらに、シリコン酸化膜としては、ＰＳ
Ｇ，ΒＰＳＧなどのシリケイドガラス、または、いわゆ
るＴＥＯＳなどの堆積酸化膜を用いることもできる。ま
た、もちろん、この絶縁膜にシリコン窒化膜、または、
例えば、チタン酸バリウム、チタン酸鉛、ストロンチウ
ム・ビスマス・タンタル・オキサイドなどの如き強誘電
体膜や、チタン酸バリウムやタンタル酸化膜などの常誘
電体膜、ＧａＡｓ基板に対するＡｌＧａＡｓ混晶の単層
膜、または、それらの複合膜を用いることもできる。Further, as the silicon oxide film, PS
It is also possible to use silicate glass such as G or B PSG, or a deposited oxide film such as so-called TEOS. Also, of course, a silicon nitride film, or
For example, ferroelectric films such as barium titanate, lead titanate, and strontium bismuth tantalum oxide, paraelectric films such as barium titanate and tantalum oxide films, and single-layer AlGaAs mixed crystal films for GaAs substrates. Alternatively, a composite membrane thereof can be used.
【０１２０】また、ゲート絶縁膜１７としては、半導体
を酸化または窒化することにより酸化膜または窒化膜を
形成する方法を示したが、堆積膜を用いても良いし、こ
れらを組み合わせた複合膜でも良い。Further, as the gate insulating film 17, a method of forming an oxide film or a nitride film by oxidizing or nitriding a semiconductor has been shown, but a deposited film may be used or a composite film in which these are combined. good.
【０１２１】さらに具体例では、単結晶半導体層１４ａ
としてｐ型単結晶シリコン基板を想定して説明したが、
多結晶シリコン、ポーラスシリコン、アモルファスシリ
コン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、ΙｎＰを
用いても良い。もちろん、ｎ型半導体を用いても良く、
ｎ型ＭＩＳＦＥＴの替わりにｐ型ＭＩＳＦＥＴを形成し
て用いても良い。In a further specific example, the single crystal semiconductor layer 14a.
The description was made assuming a p-type single crystal silicon substrate as
Polycrystalline silicon, porous silicon, amorphous silicon, SiGe mixed crystal, SiC mixed crystal, GaAs, or InP may be used. Of course, an n-type semiconductor may be used,
A p-type MISFET may be formed and used instead of the n-type MISFET.
【０１２２】また、ソースドレイン電極９としては、燐
やヒ素によるｎ型領域形成を示したが、ドーパントとし
てアンチモンを用いても良いし、イオン注入ではなく、
例えばＢＰＳＧ，ＰＳＧなどを用いた固相拡散や気相拡
散によって形成してもよい。また、ボロンによってｐ型
領域をｎ型基板に形成しても良い。さらに、半導体層１
４ａとしてＧａＡｓを用いる場合には、ソースドレイン
のドーパントとして、ｎ型領域形成には、Ｇｅ、Ｓｉ，
Ｓｎを、また、ｐ型領域形成にはＺｎ、Ｂｅを固相拡散
やイオン打ち込みによって形成しても良い。Further, as the source / drain electrode 9, the formation of the n-type region by phosphorus or arsenic is shown, but antimony may be used as the dopant, and not ion implantation.
For example, it may be formed by solid phase diffusion or vapor phase diffusion using BPSG, PSG or the like. The p-type region may be formed on the n-type substrate by using boron. Furthermore, the semiconductor layer 1
When GaAs is used as 4a, as a source / drain dopant, Ge, Si,
Sn, or Zn or Be for forming the p-type region may be formed by solid phase diffusion or ion implantation.
【０１２３】また、支持基板１０としては、シリコン基
板、ＧａＡｓ基板、ＩｎＰ基板、シリコン酸化膜基板、
酸化アルミ基板、ダイヤモンド基板、ＳｉＣ基板、また
はこれらの複合膜で形成された基板を用いても良い。As the supporting substrate 10, a silicon substrate, a GaAs substrate, an InP substrate, a silicon oxide film substrate,
An aluminum oxide substrate, a diamond substrate, a SiC substrate, or a substrate formed of a composite film of these may be used.
【０１２４】ゲート電極８の材料としては、ＰＯＣｌ3
を拡散した多結晶シリコンを示したが、ヒ素をイオン注
入したシリコン膜を用いても良いし、燐やヒ素をＰＳ
Ｇ，ＡｓＳＧにより固相拡散しても良いし、膜形成時に
同時に燐またはヒ素またはボロンをドープした、いわゆ
るドープドシリコン膜を用いても良い。また、多結晶シ
リコン以外に、例えば、単結晶シリコン、ポーラスシリ
コン、アモルファスシリコン、Ｗ、Ｔａ、Ｔｉ、Ηｆ、
Ｃｏ、Ｐｔ、Ｐｄ、Ａｌ、Ｃｕ等の金属あるいはそのシ
リサイドを用いることもできる。また、これらの積層構
造にしてもよい。The material of the gate electrode 8 is POCl 3
Although a polysilicon film in which arsenic is diffused is shown, a silicon film in which arsenic is ion-implanted may be used, or phosphorus or arsenic may be used as PS.
Solid phase diffusion may be performed with G or AsSG, or a so-called doped silicon film doped with phosphorus, arsenic, or boron at the same time when the film is formed may be used. In addition to polycrystalline silicon, for example, single crystal silicon, porous silicon, amorphous silicon, W, Ta, Ti, Ηf,
It is also possible to use a metal such as Co, Pt, Pd, Al or Cu, or a silicide thereof. Moreover, you may make it a laminated structure of these.
【０１２５】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。In addition, various modifications can be made without departing from the scope of the present invention.
【０１２６】以上詳述したように本発明は、絶縁体基板
上に形成した単結晶半導体層に、完全空乏化トランジス
タと、部分空乏化トランジスタなど完全空乏化トランジ
スタ以外の種別のトランジスタなどの素子を混在して形
成するようにした半導体装置において、部分空乏化トラ
ンジスタで必要とされる厚い単結晶半導体層を、完全空
乏化トランジスタで必要とされる薄い単結晶半導体層上
にエピタキシャル成長することによって得るようにして
いる。As described in detail above, according to the present invention, elements such as a fully depleted transistor and a transistor other than a fully depleted transistor such as a partially depleted transistor are provided in a single crystal semiconductor layer formed on an insulator substrate. In a semiconductor device formed in a mixed manner, a thick single crystal semiconductor layer required for a partially depleted transistor is obtained by epitaxial growth on a thin single crystal semiconductor layer required for a fully depleted transistor. I have to.
【０１２７】このため、絶縁体基板上には、均一な厚さ
の薄い半導体層を先に形成すれば良く、従って、巨視的
な膜厚均一性が得られる例えば、ポリッシングなどの方
法を用いて平坦化することが出来る。Therefore, a thin semiconductor layer having a uniform thickness may be formed first on the insulator substrate. Therefore, a method such as polishing is used which can achieve macroscopic film thickness uniformity. Can be flattened.
【０１２８】よって、完全空乏化したトランジスタで問
題となる、半導体層の膜厚変動起因のしきい値の変動を
小さく抑えることが出来るようになり、また、部分空乏
化トランジスタを形成する領域の厚さを大きくしても、
完全空乏化トランジスタを形成する領域の厚さ変動を一
定に抑えることができる。Therefore, it becomes possible to suppress the fluctuation of the threshold value due to the fluctuation of the thickness of the semiconductor layer, which is a problem in the fully depleted transistor, and the thickness of the region where the partially depleted transistor is formed. Even if you increase the size
It is possible to keep the thickness variation of the region where the fully depleted transistor is formed constant.
【０１２９】さらに、ソースドレイン領域で厚さ変動も
小さくすることができ、ソースドレイン直列抵抗の変動
を小さくすることが出来る。加えて、ソースドレインに
対するコンタクト形成のエッチング余裕をー定に確保で
きるため、コンタクト抵抗もー定値に抑えることが出来
る。Further, the thickness variation in the source / drain region can be reduced, and the variation in the source / drain series resistance can be reduced. In addition, since the etching allowance for contact formation with respect to the source / drain can be secured at a fixed value, the contact resistance can be suppressed to a fixed value.
【０１３０】さらに、薄い単結晶半導体層を得るのに、
薄い単結晶半導体層にパタ−ニングを予めする必要が無
く、例えば、薄膜化のためにウェットエッチングなどの
エッチンク゛ダメージが非常に小さい等方的エッチング
を用いることが出来る。そのため、パターニングおよび
エッチングによって薄い単結晶半導体層を得るよりも完
全空乏化トランジスタ領域にエッチングダメージおよび
汚染が入りにくく、トランジスタ特性を良好に保つこと
が出来る。Further, in order to obtain a thin single crystal semiconductor layer,
It is not necessary to pattern the thin single crystal semiconductor layer in advance, and for example, isotropic etching such as wet etching having very small etching damage can be used for thinning. Therefore, etching damage and contamination are less likely to enter the fully depleted transistor region than when a thin single crystal semiconductor layer is obtained by patterning and etching, and good transistor characteristics can be maintained.
【０１３１】また、部分空乏化トランジスタをエピタキ
シャル成長層上に形成している。このため、完全空乏化
トランジスタで用いている薄膜化したトランジスタ領域
よりも、不純物濃度が急峻に変化するチャネル領域や、
へテロエピタキシャル成長層を部分空乏化トランジスタ
領域に用いることが出来る。よって、例えば、不純物濃
度を低く抑えることによって、より高移動度のチャネル
領域を形成することが可能になる。Further, the partially depleted transistor is formed on the epitaxial growth layer. Therefore, compared with the thinned transistor region used in the fully depleted transistor, the channel region where the impurity concentration changes sharply,
The heteroepitaxial growth layer can be used in the partially depleted transistor region. Therefore, for example, by suppressing the impurity concentration to be low, it becomes possible to form a channel region having higher mobility.
【０１３２】[0132]
【発明の効果】以上、詳述したように、本発明によれ
ば、部分空乏化トランジスタと完全空乏化トランジスタ
の双方を混在して形成する場合に、完全空乏化トランジ
スタの素子特性のばらつきがなく、また、ソースドレイ
ン抵抗、ソースドレインに対するコンタクト抵抗を低く
できると共に、結晶欠陥の少ない領域を確保できて完全
空乏化トランジスタの素子特性悪化を回避できるように
した半導体装置およびその製造方法を提供することがで
きる。As described above in detail, according to the present invention, when the partially depleted transistor and the fully depleted transistor are formed in a mixed manner, there is no variation in the element characteristics of the fully depleted transistor. Provided are a semiconductor device and a method of manufacturing the same, in which the source / drain resistance and the contact resistance with respect to the source / drain can be reduced, and a region with few crystal defects can be secured to prevent deterioration of device characteristics of a fully depleted transistor. You can
【図１】本発明を説明するための図であって、本発明の
第１の具体例にかかわる半導体装置の全体構成例を示す
断面図。FIG. 1 is a diagram for explaining the present invention and is a cross-sectional view showing an example of the overall configuration of a semiconductor device according to a first example of the present invention.
【図２】本発明を説明するための図であって、本発明の
第１の具体例における製造工程を説明するための図。FIG. 2 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process in the first example of the present invention.
【図３】本発明を説明するための図であって、本発明の
第１の具体例におけるボディコンタクトを含んだ構造の
半導体装置での全体構成例を示す断面図。FIG. 3 is a diagram for explaining the present invention and is a cross-sectional view showing an example of the overall configuration of a semiconductor device having a structure including a body contact in the first example of the present invention.
【図４】本発明を説明するための図であって、本発明の
第１の具体例にかかわる半導体装置と第２の具体例にか
かわる半導体装置の全体構成例を比較対比して示す断面
図。FIG. 4 is a diagram for explaining the present invention, which is a cross-sectional view showing an overall configuration example of a semiconductor device according to a first specific example of the present invention and a semiconductor device according to a second specific example for comparison. .
【図５】本発明を説明するための図であって、本発明の
第２の具体例における製造工程を説明するための図。FIG. 5 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process in the second example of the present invention.
【図６】本発明を説明するための図であって、本発明の
第３の具体例に係わる半導体装置の構造を示す断面図。FIG. 6 is a diagram for explaining the present invention and is a cross-sectional view showing the structure of a semiconductor device according to a third example of the present invention.
【図７】本発明を説明するための図であって、本発明の
第３の具体例における製造工程を説明するための図。FIG. 7 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process in the third example of the present invention.
【図８】本発明を説明するための図であって、本発明の
第４の具体例に係わる半導体装置の構造を示す断面図。FIG. 8 is a diagram for explaining the present invention and is a cross-sectional view showing a structure of a semiconductor device according to a fourth example of the present invention.
【図９】本発明を説明するための図であって、本発明の
第４の具体例における製造工程を説明するための図。FIG. 9 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process in the fourth example of the present invention.
【図１０】本発明を説明するための図であって、本発明
の第５の具体例に係わる半導体装置の構造を示す断面
図。FIG. 10 is a diagram for explaining the present invention and is a cross-sectional view showing a structure of a semiconductor device according to a fifth example of the present invention.
【図１１】本発明を説明するための図であって、本発明
の第５の具体例における製造工程を説明するための図。FIG. 11 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process in the fifth example of the present invention.
【図１２】本発明を説明するための図であって、本発明
の第５の具体例の変形例としての製造工程を説明するた
めの図。FIG. 12 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process as a modified example of the fifth example of the present invention.
【図１３】本発明を説明するための図であって、本発明
の第５の具体例における変形例に係わる半導体装置の構
造を示す断面図。FIG. 13 is a diagram for explaining the present invention and is a cross-sectional view showing the structure of a semiconductor device according to a modification of the fifth example of the invention.
【図１４】本発明を説明するための図であって、本発明
の第５の具体例の別の変形例の製造工程を説明するため
の図。FIG. 14 is a diagram for explaining the present invention and a diagram for explaining a manufacturing process of another modification of the fifth example of the present invention.
【図１５】本発明を説明するための図であって、本発明
の第５の具体例の構造にトレンチ分離を適用した場合の
構造例を説明するための図。FIG. 15 is a diagram for explaining the present invention, which is a diagram for explaining a structural example when trench isolation is applied to the structure of the fifth specific example of the present invention.
【図１６】本発明を説明するための図であって、本発明
の第５の具体例の構造にトレンチ分離を適用した場合の
別の構造例を説明するための図。FIG. 16 is a diagram for explaining the present invention, which is a diagram for explaining another structural example in the case where trench isolation is applied to the structure of the fifth specific example of the present invention.
【図１７】本発明を説明するための図であって、本発明
の第５の具体例の構造にＬＯＣＯＳ分離を適用した場合
の構造例を説明するための図。FIG. 17 is a diagram for explaining the present invention, which is a diagram for explaining a structural example when LOCOS separation is applied to the structure of the fifth example of the present invention.
【図１８】従来技術を説明するための図であって、完全
空乏化トランジスタをパタ−ニングする時の製造工程断
面図と、絶縁体基板上にトランジスタを形成した出来上
り半導体装置を示す断面図。FIG. 18 is a view for explaining the conventional technique, which is a cross-sectional view of a manufacturing process when a fully depleted transistor is patterned, and a cross-sectional view of a finished semiconductor device in which the transistor is formed on an insulating substrate.
３…絶縁膜 ４…トレンチ ５…絶縁膜 ７…絶縁膜 ８…ゲート電極 ９…ソースドレイン電極 １０…支持基板 １１…レジスト １２…絶縁体基板 １３，１５…エピタキシャル成長層 １４ａ…薄膜単結晶半導体層 １７…ゲート絶縁膜 １８…アモルファス半導体膜 １９…アモルファスのままの状態、もしくは多結晶とな
った状態の膜 ２０…素子分離領域 ＦＥＴ１…完全空乏化トランジスタ ＦＥＴ２…部分空乏化トランジスタ ｈ…ひさし状の部分 Ｂ…エピタキシャル成長層１３の形成領域 Ｃ…完全空乏化トランジスタ形成領域に隣接するそれ以
外の素子の形成領域Ｂ（部分空乏化トランジスタＦＥＴ
２の形成領域など）の境界領域。3 ... Insulating film 4 ... Trench 5 ... Insulating film 7 ... Insulating film 8 ... Gate electrode 9 ... Source / drain electrode 10 ... Support substrate 11 ... Resist 12 ... Insulator substrate 13, 15 ... Epitaxial growth layer 14a ... Thin film single crystal semiconductor layer 17 ... Gate insulating film 18 ... Amorphous semiconductor film 19 ... Film in an amorphous state or in a polycrystalline state 20 ... Element isolation region FET1 ... Completely depleted transistor FET2 ... Partially depleted transistor h ... Eave-shaped portion B Forming region C of epitaxial growth layer 13 Forming region B of other elements adjacent to the fully depleted transistor formation region (partially depleted transistor FET
Boundary area).
Claims (10)
に、少なくとも第１および第２の２種のトランジスタを
形成してなる半導体装置において、 前記単結晶半導体層は薄膜領域と、薄膜領域上における
エピタキシャル形成により選択的に作成された厚膜領域
を有し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
領域上に形成されると共に、そのチャネル領域の空乏層
が前記絶縁体層に達し、前記第２のトランジスタは、前
記単結晶半導体層における前記厚膜領域に形成されてい
ることを特徴とする半導体装置。1. A semiconductor device in which at least two types of transistors, first and second, are formed in a single crystal semiconductor layer formed on an insulator layer, wherein the single crystal semiconductor layer is a thin film region and a thin film. The first transistor is formed on the thin film region of the single crystal semiconductor layer, and the depletion layer of the channel region of the first transistor is formed on the insulating region. A semiconductor device, which reaches a body layer, wherein the second transistor is formed in the thick film region of the single crystal semiconductor layer.
に、少なくとも第１および第２の２種のトランジスタを
形成してなる半導体装置において、 前記単結晶半導体層は薄膜領域と、薄膜領域およびこの
上に選択的に作成された選択形成領域とからなる厚膜領
域とを有し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
領域上に形成されると共に、そのチャネル領域の空乏層
が前記絶縁体層に達し、前記第２のトランジスタは、前
記単結晶半導体層における前記厚膜領域に形成され、か
つ、前記選択形成領域の酸素濃度は、前記薄膜領域の酸
素濃度より低いことを特徴とする半導体装置。2. A semiconductor device in which at least two kinds of transistors, first and second, are formed in a single crystal semiconductor layer formed on an insulator layer, wherein the single crystal semiconductor layer is a thin film region and a thin film. A thick film region including a region and a selectively formed region selectively formed on the region, and the first transistor is formed on the thin film region of the single crystal semiconductor layer and has a channel region thereof. Of the depletion layer reaching the insulator layer, the second transistor is formed in the thick film region of the single crystal semiconductor layer, and the oxygen concentration of the selective formation region is higher than the oxygen concentration of the thin film region. A semiconductor device characterized by being low.
ＳＦＥＴからなることを特徴とする請求項１または２記
載の半導体記憶装置。3. The planar MI of the first and second transistors
3. The semiconductor memory device according to claim 1, comprising an SFET.
の空乏層は前記絶縁体層に達しないことを特徴とする請
求項３に記載の半導体装置。4. The semiconductor device according to claim 3, wherein the depletion layer in the channel region of the second transistor does not reach the insulator layer.
れ、チャネル部分に抵抗性接触したボディ電極を有し、
前記ボディ電極が複数のトランジスタで共有されること
を特徴とする請求項３に記載の半導体装置。5. A plurality of the second transistors are formed, each having a body electrode in resistive contact with a channel portion,
The semiconductor device according to claim 3, wherein the body electrode is shared by a plurality of transistors.
に、少なくとも第１および第２の２種のトランジスタを
形成してなる半導体装置において、 前記絶縁体層は少なくとも前記第２のトランジスタの形
成領域を、前記第１のトランジスタの形成領域よりも低
く形成し、また、この絶縁体層上に形成される前記単結
晶半導体層は薄膜領域と、薄膜領域上におけるエピタキ
シャル形成により選択的に作成された厚膜領域とを有
し、 前記第１のトランジスタは、前記単結晶半導体層の薄膜
領域上に形成されると共に、そのチャネル領域の空乏層
が前記絶縁体層に達し、前記第２のトランジスタは、前
記単結晶半導体層における前記厚膜領域に形成されるこ
とを特徴とする半導体装置。6. A semiconductor device comprising a single crystal semiconductor layer formed on an insulator layer and at least two transistors of first and second types formed in the insulator layer, wherein the insulator layer is at least the second transistor. Is formed lower than the formation region of the first transistor, and the single crystal semiconductor layer formed on the insulator layer is selectively formed by a thin film region and epitaxial formation on the thin film region. The formed thick film region, the first transistor is formed on the thin film region of the single crystal semiconductor layer, and the depletion layer of the channel region reaches the insulator layer; Is formed in the thick film region of the single crystal semiconductor layer.
この単結晶半導体層は薄膜領域と厚膜領域を有すると共
に、薄膜領域に第１のトランジスタが形成され、そのチ
ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
ンジスタは、前記厚膜領域に形成された半導体装置の製
造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
ることを特徴とする半導体装置の製造方法。7. A single crystal semiconductor layer is formed on the insulator layer,
The single crystal semiconductor layer has a thin film region and a thick film region, a first transistor is formed in the thin film region, a depletion layer in the channel region reaches the insulator layer, and a second transistor is the thick film region. In the method for manufacturing a semiconductor device formed in a region, a step of forming a thin film region of a single crystal semiconductor having a substantially equal thickness on an insulator layer, a step of forming an insulating film on the thin film region, and a step of forming the insulating film Patterning to expose a region of the single crystal semiconductor, a step of selectively forming a single crystal semiconductor on the exposed region of the single crystal semiconductor to obtain a thick film region, and the patterning A method of manufacturing a semiconductor device, comprising: a step of removing the formed insulating film; and a step of forming first and second transistors.
この単結晶半導体層は薄膜領域と厚膜領域を有すると共
に、薄膜領域に第１のトランジスタが形成され、そのチ
ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
ンジスタは、前記厚膜領域に形成された半導体装置の製
造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 全面にエピタキシャル成長により薄い第２の単結晶半導
体層を得る工程と、 第１と第２のトランジスタを形成する工程と、を具備す
ることを特徴とする半導体装置の製造方法。8. A single crystal semiconductor layer is formed on the insulator layer,
The single crystal semiconductor layer has a thin film region and a thick film region, a first transistor is formed in the thin film region, a depletion layer in the channel region reaches the insulator layer, and a second transistor is the thick film region. In the method for manufacturing a semiconductor device formed in a region, a step of forming a thin film region of a single crystal semiconductor having a substantially equal thickness on an insulator layer; a step of forming an insulating film on the thin film region; Patterning to expose a region of the single crystal semiconductor, a step of selectively forming a single crystal semiconductor on the exposed region of the single crystal semiconductor to obtain a thick film region, and the patterning A step of removing the formed insulating film, a step of obtaining a thin second single crystal semiconductor layer on the entire surface by epitaxial growth, and a step of forming the first and second transistors. Semiconductor device manufacturing method.
この単結晶半導体層は薄膜領域と厚膜領域を有すると共
に、薄膜領域に第１のトランジスタが形成され、そのチ
ャネル領域の空乏層は前記絶縁体層に達し、第２のトラ
ンジスタは、前記厚膜領域に形成された半導体装置の製
造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
域を露出させる工程と、 前記単結晶半導体の露出された領域上にエピタキシャル
成長により、選択的に単結晶半導体を堆積させて厚膜領
域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
ることを特徴とする半導体装置の製造方法。9. A single crystal semiconductor layer is formed on the insulator layer,
The single crystal semiconductor layer has a thin film region and a thick film region, a first transistor is formed in the thin film region, a depletion layer in the channel region reaches the insulator layer, and a second transistor is the thick film region. In the method for manufacturing a semiconductor device formed in a region, a step of forming a thin film region of a single crystal semiconductor having a substantially equal thickness on an insulator layer, a step of forming an insulating film on the thin film region, and a step of forming the insulating film Patterning to expose the region of the single crystal semiconductor; and epitaxially growing on the exposed region of the single crystal semiconductor to selectively deposit the single crystal semiconductor to obtain a thick film region, A method of manufacturing a semiconductor device, comprising: a step of removing the patterned insulating film; and a step of forming first and second transistors.
し、この単結晶半導体層は薄膜領域と厚膜領域を有する
と共に、薄膜領域に第１のトランジスタが形成され、そ
のチャネル領域の空乏層は前記絶縁体層に達し、第２の
トランジスタは、前記厚膜領域に形成された半導体装置
の製造方法において、 絶縁体層上に厚みのほぼ等しい単結晶半導体の薄膜領域
を形成する工程と、 前記薄膜領域上に絶縁膜を形成する工程と、 前記絶縁膜をパタ−ニングして、前記単結晶半導体の領
域を露出させる工程と、 前記単結晶半導体の露出した領域上に選択的に単結晶半
導体を形成して厚膜領域を得る工程と、 前記パタ−ニングされた絶縁膜を除去する工程と、 単結晶半導体層における第１のトランジスタと第２のト
ランジスタを形成するそれぞれの領域を互いに電気的に
分離する工程と、 第１と第２のトランジスタを形成する工程と、を具備す
ることを特徴とする半導体装置の製造方法。10. A single crystal semiconductor layer is formed on an insulator layer, the single crystal semiconductor layer has a thin film region and a thick film region, and a first transistor is formed in the thin film region, and a depletion of a channel region thereof is formed. The layer reaches the insulator layer, and the second transistor is a method of manufacturing a semiconductor device formed in the thick film region, wherein a step of forming a thin film region of a single crystal semiconductor having substantially the same thickness on the insulator layer; A step of forming an insulating film on the thin film region, a step of patterning the insulating film to expose a region of the single crystal semiconductor, and a step of selectively forming a single layer on the exposed region of the single crystal semiconductor. Forming a crystalline semiconductor to obtain a thick film region; removing the patterned insulating film; and forming a first transistor and a second transistor in the single crystal semiconductor layer. A method of manufacturing a semiconductor device, comprising: a step of electrically isolating each other from each other; and a step of forming a first transistor and a second transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088755A JPH09260679A (en) | 1996-03-18 | 1996-03-18 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088755A JPH09260679A (en) | 1996-03-18 | 1996-03-18 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260679A true JPH09260679A (en) | 1997-10-03 |
Family
ID=13951718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088755A Abandoned JPH09260679A (en) | 1996-03-18 | 1996-03-18 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260679A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071664A (en) * | 2002-08-02 | 2004-03-04 | Sony Corp | Semiconductor device and its manufacturing method |
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| US7045398B2 (en) | 2002-03-28 | 2006-05-16 | Seiko Epson Corporation | Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection-type display apparatus, and electronic apparatus |
| US7098146B2 (en) | 2001-12-25 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device having patterned SOI structure and method for fabricating the same |
| CN100346472C (en) * | 2003-03-12 | 2007-10-31 | 台湾积体电路制造股份有限公司 | Structure of semiconductor on insulaton layer with multiple |
| CN100421255C (en) * | 2004-04-28 | 2008-09-24 | 台湾积体电路制造股份有限公司 | Fully depleted soi multiple threshold voltage application |
| US7741679B2 (en) | 1998-12-24 | 2010-06-22 | Renesas Technology Corp. | Semiconductor device, method of manufacturing same and method of designing same |
| JP2012028790A (en) * | 2011-08-19 | 2012-02-09 | Renesas Electronics Corp | Semiconductor device |
-
1996
- 1996-03-18 JP JP8088755A patent/JPH09260679A/en not_active Abandoned
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