KR20000047013A - Method for manufacturing thin film transistor substrate for liquid crystal display device - Google Patents

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Abstract

PURPOSE: A method for manufacturing thin film transistor substrate for a liquid crystal display device is provided to simplify the manufacturing of the thin film transistor. CONSTITUTION: A method for manufacturing thin film transistor substrate for a liquid crystal display device includes following steps. At the first step, a gate line, gate electrode and a gate wiring are formed on a substrate. At the second step, a gate dielectric layer pattern is formed on the gate wiring. At the third step, a semiconductor layer pattern is formed. At the forth step, a contact layer pattern is formed on the semiconductor layer pattern. At the fifth step, a data wiring is formed on the contact layer pattern. At the sixth step, a channel preservation pattern is formed. At the seventh step, a pixel electrode is formed coupled with the drain electrode.

Description

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법Manufacturing method of thin film transistor substrate for liquid crystal display device

본 발명은 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor substrate for a liquid crystal display device.

일반적으로 액정 표시 장치는 두 장의 기판으로 이루어지며, 이 기판 중 하나 또는 양쪽 각각에 전기장을 발생시키는 두 종류의 전극이 형성되어 이들 전극에 인가되는 전압을 조절함으로써 화상을 표시하는 장치이다. 액정 표시 장치 중에서도 박막 트랜지스터와 같은 스위칭 소자를 이용하여 주사 신호에 따라 화상 신호를 제어하는 것이 널리 사용되고 있다.In general, a liquid crystal display device is composed of two substrates, and two or more kinds of electrodes for generating an electric field are formed on one or both of these substrates to display an image by adjusting a voltage applied to the electrodes. Among liquid crystal display devices, controlling an image signal according to a scanning signal using a switching element such as a thin film transistor is widely used.

두 장의 기판 중에서 박막 트랜지스터가 형성되어 있는 박막 트랜지스터 기판에는 박막 트랜지스터, 이에 의하여 제어되는 화소 전극, 박막 트랜지스터에 신호를 전달하는 배선, 그리고 이 배선과 외부의 구동 회로를 연결하는 패드가 형성되어 있으며, 화소 전극과 함께 전기장을 생성하는 공통 전극은 박막 트랜지스터 기판 또는 마주 보는 다른 기판에 형성된다.The thin film transistor substrate in which the thin film transistor is formed among the two substrates includes a thin film transistor, a pixel electrode controlled by the thin film transistor, a wiring for transmitting a signal to the thin film transistor, and a pad connecting the wiring to an external driving circuit. The common electrode, which generates the electric field together with the pixel electrode, is formed on the thin film transistor substrate or another substrate facing away.

박막 트랜지스터 기판은 박막을 성막하고 사진 식각 방법으로 패터닝하는 과정을 여러 번 반복함으로써 제조하는데, 사진 식각 회수가 그 제조 비용을 결정하는 중요한 요소 중 하나이며, 최근 주로 이용되고 있는 제조 방법에서의 사진 식각 회수는 5회이다.A thin film transistor substrate is manufactured by repeatedly forming a thin film and patterning it by a photolithography method. The number of photolithography is an important factor determining the manufacturing cost, and photolithography in a manufacturing method which is mainly used recently. The number of times is five times.

종래 기술의 한 예로서, A TFT Manufactured by 4 Masks Process with New Photolithography (Chang Wook Han 등, Proceedings of The 18th International Display Research Conference Asia Display 98, p. 1109-1112, 1998. 9.28-10.1)(이하 "아시아 디스플레이"라 함)에 그리드(grid) 형태의 패턴이 새겨진 마스크를 포함하는 4 장의 마스크를 이용하여 박막 트랜지스터를 제조하는 방법이 기재되어 있다. 그러나, 여기에서는 패드를 비롯한 박막 트랜지스터 기판 전체에 대한 공정에 대한 언급이 없으므로 박막 트랜지스터 기판 전체를 어떠한 방법으로 몇 개의 마스크를 사용하여 제조하는지에 대하여 알 수 없다. 또한, 화소에 인가된 전압을 오랫동안 보존하기 위하여 유지 축전기를 형성하는 경우가 일반적인데, 유지 축전기는 게이트 전극 및 게이트선과 동일한 층으로 만들어진 유지 용량 전극과 보호막 위에 형성된 화소 전극을 중첩시켜 만든다. 그런데, 여기에서 유지 용량 전극은 게이트 절연막, 반도체층 및 보호막으로 덮여 있으며 화소 전극은 하부의 게이트 절연막 없이 직접 기판 위에 형성되어 있기 때문에, 화소 전극을 유지 용량 전극과 중첩시키기 위해서는 화소 전극을 기판 바로 위에서부터 게이트 절연막, 반도체층 및 보호막으로 이루어진 삼층막 위에 바로 올려야 한다. 그러면, 단차가 심해져 단선이 생길 우려가 있다. 또 그리드 마스크로서 처리할 수 있는 영역이 한정되어 있어 광범위한 영역을 처리할 수 없거나, 설사 할 수 있다 하더라도 전체적으로 균일한 식각 깊이를 갖도록 처리하는 데는 어려움이 있다.As an example of the prior art, A TFT Manufactured by 4 Masks Process with New Photolithography (Chang Wook Han et al., Proceedings of The 18th International Display Research Conference Asia Display 98, p. 1109-1112, 1998. 9.28-10.1) (hereinafter " A method of manufacturing a thin film transistor using four masks including a mask in which a grid-shaped pattern is engraved on an "Asian display" is described. However, since there is no mention of a process for the entire thin film transistor substrate including the pad, it is not known how and how many masks the whole thin film transistor substrate is manufactured. In addition, it is common to form a storage capacitor in order to preserve the voltage applied to the pixel for a long time. The storage capacitor is made by superposing a pixel electrode formed on a protective film and a storage capacitor electrode made of the same layer as the gate electrode and the gate line. However, since the storage capacitor electrode is covered with the gate insulating film, the semiconductor layer, and the protective film, and the pixel electrode is formed directly on the substrate without the lower gate insulating film, in order to overlap the pixel electrode with the storage capacitor electrode, the pixel electrode is directly over the substrate. Must be placed directly on the three-layer film consisting of a gate insulating film, a semiconductor layer and a protective film. Then, there is a possibility that the step becomes severe and a disconnection occurs. In addition, since the area that can be processed as a grid mask is limited, it is difficult to process a wide range of areas, even if it can be diarrhea, even if it can be processed to have a uniform etching depth as a whole.

또한, 미국특허 제4,231,811호, 제5,618,643호, 제4,415,262호 및 일본국 특허공개공보 소화61-181130호 등에도 그리드 광마스크를 이용하여 노광하거나, 광마스크의 차단층 두께를 조절하여 투과율을 다르게 함으로써 형성된 감광막의 두께차를 이용하는 이온 주입 및 박막 식각 방법 등이 공지되어 있으나 이들 또한 동일한 문제점을 가지고 있다.In addition, U.S. Patent Nos. 4,231,811, 5,618,643, 4,415,262, and Japanese Patent Laid-Open No. 61-181130 are also exposed by using a grid optical mask or by varying the transmittance by adjusting the thickness of the photomask. Ion implantation and thin film etching methods using the thickness difference of the formed photosensitive film are known, but these also have the same problem.

본 발명이 이루고자 하는 다른 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정을 단순화하는 것이다.Another object of the present invention is to simplify the manufacturing process of a thin film transistor substrate for a liquid crystal display device.

도 1은 본 발명의 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하기 위한 기판을 영역을 구분하여 도시한 도면이고,1 is a diagram illustrating regions of a substrate for manufacturing a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따라 하나의 액정 표시 장치용 박막 트랜지스터 기판의 형성된 소자 및 배선을 개략적으로 도시한 배치도이고,FIG. 2 is a layout view schematically illustrating elements and wirings formed in one thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도로서, 도 2에서 하나의 화소와 패드들을 중심으로 확대한 도면이고,3 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention, and is an enlarged view of one pixel and pads in FIG. 2.

도 4는 도 3에 도시한 박막 트랜지스터 기판을 Ⅳ-Ⅳ' 선을 따라 잘라 도시한 단면도이고,FIG. 4 is a cross-sectional view of the thin film transistor substrate of FIG. 3 taken along the line IV-IV '.

도 5a는 본 발명의 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,5A is a layout view of a thin film transistor substrate in a first stage of manufacture in accordance with an embodiment of the invention,

도 5b는 도 5a에서 Ⅴb-Ⅴb' 선을 따라 잘라 도시한 단면도이고,FIG. 5B is a cross-sectional view taken along the line Vb-Vb ′ of FIG. 5a;

도 6a는 도 5a 및 5b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,6A is a layout view of a thin film transistor substrate in the next steps of FIGS. 5A and 5B;

도 6b는 도 6a에서 Ⅵb-Ⅵb' 선을 따라 잘라 도시한 단면도이고,FIG. 6B is a cross-sectional view taken along line VIb-VIb ′ in FIG. 6A;

도 7a 및 7b, 도 8a 및 8b와 도 9는 각각 도 6a 및 6b의 단계에서 사용되는 광마스크의 구조를 도시한 단면도이고,7A and 7B, 8A and 8B and 9 are cross-sectional views showing the structure of the photomask used in the steps of FIGS. 6A and 6B, respectively.

도 10은 도 6a에서 Ⅵb-Ⅵb' 선을 따라 잘라 도시한 단면도로서, 도 6b 다음 단계에서의 단면도이고,FIG. 10 is a cross-sectional view taken along line VIb-VIb ′ in FIG. 6A, and is a cross-sectional view at a next step of FIG. 6B.

도 11a는 도 10 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,FIG. 11A is a layout view of a thin film transistor substrate in a next step of FIG. 10;

도 11b는 도 11a에서 XIb-XIb' 선을 따라 잘라 도시한 단면도이고,FIG. 11B is a cross-sectional view taken along the line XIb-XIb ′ of FIG. 11A;

도 12는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,12 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention.

도 13 및 도 14는 도 12에 도시한 박막 트랜지스터 기판을 XⅢ-XⅢ'선 및 XⅣ-XⅣ' 선을 따라 잘라 도시한 단면도이고,13 and 14 are cross-sectional views of the thin film transistor substrate illustrated in FIG. 12 taken along lines XIII-XIII 'and XIV-XIV',

도 15a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,15A is a layout view of a thin film transistor substrate at a first stage of manufacture in accordance with a second embodiment of the present invention;

도 15b 및 15c는 각각 도 15a에서 XVb-XVb' 선 및 XVc-XVc' 선을 따라 잘라 도시한 단면도이고,15B and 15C are cross-sectional views taken along the XVb-XVb 'line and the XVc-XVc' line in FIG. 15A, respectively.

도 16a는 도 15a 내지 15c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,FIG. 16A is a layout view of a thin film transistor substrate in the next step of FIGS. 15A to 15C;

도 16b 및 16c는 각각 도 16a에서 XⅥb-XⅥb' 선 및 XⅥc-XⅥc' 선을 따라 잘라 도시한 단면도이고,16B and 16C are cross-sectional views taken along the lines XVIb-XVIb 'and XVIc-XVIc' of FIG. 16A, respectively;

도 17a는 도 16a 내지 16c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,17A is a layout view of a thin film transistor substrate at a next stage of FIGS. 16A to 16C,

도 17b 및 17c는 각각 도 17a에서 XⅦb-XⅦb' 선 및 XⅦc-XⅦc' 선을 따라 잘라 도시한 단면도이고,17B and 17C are cross-sectional views taken along the lines X′b-X′b ′ and X′c—X′c ′ in FIG. 17A, respectively.

도 18은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,18 is a layout view of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention.

도 19 및 도 20은 도 18에 도시한 박막 트랜지스터 기판을 XⅨ-XⅨ'선 및 XX-XX' 선을 따라 잘라 도시한 단면도이고,19 and 20 are cross-sectional views of the thin film transistor substrate illustrated in FIG. 18 taken along lines X′-X ′ ′ and XX-XX ′;

도 21a는 본 발명의 제3 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,21A is a layout view of a thin film transistor substrate at a first stage of manufacture in accordance with a third embodiment of the present invention;

도 21b 및 21c는 각각 도 21a에서 XXIb-XXIb' 선 및 XXIc-XXIc' 선을 따라 잘라 도시한 단면도이고,21B and 21C are cross-sectional views taken along the lines XXIb-XXIb 'and XXIc-XXIc' in FIG. 21A, respectively;

도 22a는 도 21a 내지 21c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,FIG. 22A is a layout view of a thin film transistor substrate in the next step of FIGS. 21A to 21C;

도 22b 및 22c는 각각 도 22a에서 XXⅡb-XXⅡb' 선 및 XXⅡc-XXⅡc' 선을 따라 잘라 도시한 단면도이고,22B and 22C are cross-sectional views taken along the lines XXIIb-XXIIb 'and XXIIc-XXIIc' in FIG. 22A, respectively.

도 23a는 도 22a 내지 22c 다음 단계에서의 박막 트랜지스터 기판의 배치도이며,FIG. 23A is a layout view of a thin film transistor substrate in the next step of FIGS. 22A to 22C;

도 23b 및 23c는 각각 도 23a에서 XXⅢb-XXⅢb' 선 및 XXⅢc-XXⅢc' 선을 따라 잘라 도시한 단면도이다.23B and 23C are cross-sectional views taken along the lines XXIIIb-XXIIIb 'and XXIIIc-XXIIIc' of FIG. 23A, respectively.

본 발명은 위와 같은 과제를 해결하기 위하여, 기판 위에 게이트 절연막, 반도체층, 접촉층 및 금속층을 적층한 다음, 위치에 따라 두께가 다른 감광막을 사용하여 패터닝한다.In order to solve the above problems, the present invention stacks a gate insulating film, a semiconductor layer, a contact layer and a metal layer on a substrate, and then patterns using a photosensitive film having a different thickness depending on the position.

본 발명에 따르면, 화면 표시부와 주변부를 포함하는 기판 위에 화면 표시부의 게이트선 및 게이트 전극과 주변부의 게이트 패드를 포함하는 게이트 배선을 형성한다. 게이트 배선 위에 게이트 절연막 패턴을 형성하고 그 위에 반도체층 패턴을 형성하며, 그 위에 접촉층 패턴을 형성한다. 접촉층 패턴 위에 화면 표시부의 데이터선과 소스 및 드레인 전극과 주변부의 데이터 패드를 포함하는 데이터 배선을 형성하고 채널 보호막 패턴을 형성한다. 마지막으로 드레인 전극과 연결되는 화소 전극을 형성한다. 게이트 절연막 패턴 형성 단계에서 화면 표시부를 패터닝하기 위한 제1 광마스크와 제1 광마스크와 투과율이 다르며 주변부를 패터닝하기 제2 광마스크를 이용하여 노광하며, 게이트 절연막 패턴은 데이터 배선, 반도체층 패턴 및 접촉층 패턴과 함께 한 번의 사진 공정으로 형성한다.According to the present invention, a gate line including a gate line and a gate electrode of the screen display unit and a gate pad of the peripheral unit is formed on a substrate including the screen display unit and the peripheral unit. A gate insulating film pattern is formed on the gate wiring, a semiconductor layer pattern is formed thereon, and a contact layer pattern is formed thereon. A data line including a data line, a source and a drain electrode, and a data pad of a peripheral part of the screen display unit is formed on the contact layer pattern, and a channel passivation layer pattern is formed. Finally, a pixel electrode connected to the drain electrode is formed. In the step of forming the gate insulating layer pattern, the first optical mask and the first optical mask for patterning the screen display part are different from each other, and the second optical mask is exposed using the second optical mask to pattern the peripheral part. Together with the contact layer pattern is formed in one photo process.

이 과정에서 사용하는 감광막은 양성 감광막인 것이 바람직하며, 제1 광마스크의 투과율은 제2 광마스크의 투과율의 20 % 내지 60 %인 것이 좋다.The photosensitive film used in this process is preferably a positive photosensitive film, and the transmittance of the first photomask is preferably 20% to 60% of the transmittance of the second photomask.

제1 및 제2 광마스크는 각각 기판과 기판 위에 형성되어 있는 불투명한 패턴층과 적어도 패턴층으로 덮여 있지 않은 기판 위에 형성되어 있는 펠리클을 포함하며, 제1 및 제2 광마스크의 투과율 차이는 제1 및 제2 광마스크의 펠리클의 투과율을 조절함으로써 조절될 수 있다.Each of the first and second photomasks includes a substrate and an opaque pattern layer formed on the substrate and a pellicle formed on at least the substrate not covered with the pattern layer, wherein the difference in transmittance between the first and second photomasks is determined by the first and second photomasks. It can be adjusted by adjusting the transmittance of the pellicle of the first and second photomask.

제1 및 제2 광마스크는 하나의 마스크를 이루며 이 때 이 마스크는 높이가 다른 두 개의 패턴층을 형성하여 투과율 차이를 줄 수도 있다. 또한 이러한 투과율 차이는 노광에 사용되는 광원의 분해능 이하의 크기를 가지는 슬릿이나 격자 모양의 미세 패턴을 형성함으로써 조절할 수도 있다.The first and second photomasks form one mask, and the mask may form two pattern layers having different heights to give a difference in transmittance. In addition, the transmittance difference can be adjusted by forming a slit or a lattice-like fine pattern having a size equal to or less than the resolution of the light source used for exposure.

본 발명의 한 실시예에 따르면, 화면 표시부와 주변부를 포함하는 기판 위에 화면 표시부의 게이트선 및 게이트 전극과 주변부의 게이트 패드를 포함하는 게이트 배선을 형성한 후, 게이트 배선 위에 게이트 절연막, 반도체층, 접촉층 및 금속층을 연속하여 증착한다. 금속층 위에 감광막을 도포하고, 화면 표시부를 패터닝하기 위한 제1 광마스크와 제1 마스크와 투과율이 다르며 주변부를 형성하기 위한 제2 광마스크를 이용하여 감광막을 노광한다. 감광막을 현상하여 두께가 다른 감광막 패턴을 형성한 다음, 한 번의 사진 공정을 통하여 금속층 및 그 하부의 접촉층과 반도체층을 패터닝하여 금속층 패턴, 1차 접촉층 패턴 및 반도체층 패턴을 형성함과 동시에 주변부의 게이트 절연막을 식각하여 게이트 패드를 드러낸다. 도전체층을 적층하고 사진 식각하여 금속층 패턴의 일부를 덮는 화소 전극과 금속층 패턴의 다른 일부를 덮고 게이트 전극에 대하여 화소 전극의 맞은 편에 위치하며 화소 전극과 분리되어 있는 도전체층 패턴을 형성한다. 화소 전극과 도전체층 패턴의 사이에 위치한 금속층 패턴 및 그 하부의 1차 접촉층 패턴을 제거하여 데이터선, 데이터 패드, 소스 및 드레인 전극을 포함하는 데이터 배선 및 그 하부의 2차 접촉층 패턴을 형성한 후 보호막을 형성한다.According to an embodiment of the present invention, after forming a gate line including a gate line and a gate electrode of the screen display part and a gate pad of the periphery part on a substrate including the screen display part and the peripheral part, a gate insulating film, a semiconductor layer, The contact layer and the metal layer are deposited successively. The photosensitive film is coated on the metal layer, and the photosensitive film is exposed using a first photomask for patterning the screen display unit and a second photomask for forming a peripheral portion with a transmittance different from the first mask. After the photoresist film is developed to form a photoresist pattern having a different thickness, the metal layer, the contact layer and the semiconductor layer are patterned through a single photographic process to form a metal layer pattern, a primary contact layer pattern and a semiconductor layer pattern. The gate insulating layer is etched to expose the gate pad. The conductor layer is stacked and photo-etched to form a conductor layer pattern covering a portion of the metal layer pattern and another portion of the metal layer pattern and positioned opposite to the pixel electrode with respect to the gate electrode and separated from the pixel electrode. The metal layer pattern positioned between the pixel electrode and the conductor layer pattern and the underlying first contact layer pattern are removed to form a data line including a data line, a data pad, a source and a drain electrode, and a second contact layer pattern thereunder. After that, a protective film is formed.

본 발명에 따르면, 감광막 패턴은 화면 표시부와 금속층 패턴의 상부에만 형성되어 있으며, 감광막 패턴의 두께는 금속층 패턴의 상부에서보다 금속층 패턴 이외의 화면 표시부 부분에서 얇으며, 식각은 다음과 같은 순서로 진행한다. 먼저, 주변부의 노출된 금속층을 제거하여 접촉층을 드러낸다. 감광막 패턴과 접촉층과 반도체층을 동시에 식각할 수 있는 식각 방법을 사용하여 화면 표시부의 얇은 감광막을 제거하고 그 아래의 금속층을 드러낸 후, 화면 표시부의 노출된 금속층을 제거하여 접촉층을 드러내는 단계, 접촉층과 반도체층과 게이트 절연막을 동시에 식각할 수 있는 식각 방법을 사용하여 주변부의 게이트 패드를 드러냄과 동시에 화면 표시부의 노출된 접촉층과 그 아래의 반도체층을 제거한다.According to the present invention, the photoresist pattern is formed only on the upper portion of the screen display portion and the metal layer pattern, and the thickness of the photoresist pattern is thinner on the portion of the screen display portion other than the metal layer pattern than on the upper portion of the metal layer pattern, and the etching proceeds in the following order. do. First, the exposed layer of metal is removed to expose the contact layer. Exposing the contact layer by removing the exposed metal layer of the screen display unit by removing the thin photoresist layer of the screen display unit and exposing the metal layer thereunder using an etching method capable of simultaneously etching the photoresist pattern, the contact layer and the semiconductor layer, An etching method capable of simultaneously etching the contact layer, the semiconductor layer, and the gate insulating film is used to expose the gate pads of the periphery, and at the same time, the exposed contact layer and the semiconductor layer below the screen display unit are removed.

보호막은 화소 전극을 노출시키는 개구부를 가지고 있을 수 있으며, 도전체층 패턴은 데이터선을 덮는 보조 데이터선, 데이터 패드를 덮는 보조 데이터 패드 및 게이트 패드를 덮는 보조 게이트 패드를 포함할 수 있으며, 이때 보호막은 보조 게이트 패드 및 보조 데이터 패드를 노출시키는 개구부를 가지고 있을 수 있다.The passivation layer may have an opening exposing the pixel electrode, and the conductor layer pattern may include an auxiliary data line covering the data line, an auxiliary data pad covering the data pad, and an auxiliary gate pad covering the gate pad. It may have an opening exposing the auxiliary gate pad and the auxiliary data pad.

이러한 방법은 화소 전극과 공통 전극이 박막 트랜지스터 기판에 구비되는 경우에도 적용될 수 있다.This method may be applied to the case where the pixel electrode and the common electrode are provided in the thin film transistor substrate.

즉, 기판 위에 화소 전극과 함께 전기장을 형성하는 공통 전극을 포함하는 공통 전극 배선을 추가로 형성할 수도 있다.That is, a common electrode wiring including a common electrode for forming an electric field together with the pixel electrode may be further formed on the substrate.

한편, 위치에 다라 두께가 다른 감광막을 이용하여 박막 트랜지스터의 채널 부분을 데이터 배선과 함께 형성할 수도 있다.Meanwhile, the channel portion of the thin film transistor may be formed together with the data wirings by using a photosensitive film having a different thickness depending on the position.

즉, 본 발명에 따르면, 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선과 공통 전극을 포함하는 공통 전극 배선을 형성하고, 그 위에 게이트 절연막을 형성한다. 그 위에 반도체 패턴 및 저항성 접촉층 패턴을 차례로 형성하고, 접촉층 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성한다. 드레인 전극의 일부를 제외한 데이터 배선을 덮는 보호막 패턴을 형성하고, 드레인 전극과 연결되어 공통 전극과 함께 전기장을 생성하는 화소 전극을 형성한다. 여기에서 소스 및 드레인 전극의 분리는 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 감광막 패턴은 소스 전극 및 드레인 전극 사이에 위치하며 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 두께를 가지는 제2 부분 및 두께가 없는 제3 부분을 포함한다.That is, according to the present invention, a gate wiring including a gate line and a gate electrode connected thereto and a common electrode wiring including a common electrode are formed on an insulating substrate, and a gate insulating film is formed thereon. A semiconductor pattern and an ohmic contact layer pattern are sequentially formed thereon, and a data line including a source electrode and a drain electrode formed separately from each other on the contact layer and made of the same layer and a data line connected to the source electrode is formed. A passivation layer pattern covering a portion of the data line excluding the drain electrode is formed, and a pixel electrode connected to the drain electrode to generate an electric field together with the common electrode is formed. Here, the source and drain electrodes are separated by a photolithography process using a photoresist pattern, and the photoresist pattern is positioned between the source electrode and the drain electrode and has a first portion having a first thickness and a thickness greater than the first thickness. A second portion and a third portion without thickness.

데이터 배선과 접촉층 패턴 및 반도체 패턴을 하나의 마스크를 사용하여 형성할 수 있으며, 이 때에는 다음과 같은 순서로 공정을 진행한다. 기판 위에 게이트 절연막, 반도체층, 접촉층 및 금속층을 증착하고, 그 위에 감광막을 도포한 후 마스크를 통하여 노광, 현상한다. 이 때, 제2 부분이 데이터 배선의 상부에 위치하도록 한다. 제3 부분 아래의 금속층과 그 하부의 접촉층 및 반도체층, 제1 부분과 그 아래의 금속층 및 접촉층, 그리고 제2 부분의 일부 두께를 식각하여 금속층, 접촉층, 반도체층으로 각각 이루어진 데이터 배선, 접촉층 패턴, 반도체 패턴을 형성한 후, 감광막 패턴을 제거한다.The data line, the contact layer pattern, and the semiconductor pattern can be formed using one mask. In this case, the process is performed in the following order. A gate insulating film, a semiconductor layer, a contact layer, and a metal layer are deposited on the substrate, and a photosensitive film is applied thereon, followed by exposure and development through a mask. At this time, the second portion is positioned above the data line. A data line formed of a metal layer, a contact layer, and a semiconductor layer by etching the thickness of the metal layer under the third part and the contact layer and semiconductor layer below it, the thickness of the first part and the metal layer and contact layer below, and the second part, respectively After the contact layer pattern and the semiconductor pattern are formed, the photosensitive film pattern is removed.

여기에서 데이터 배선, 접촉층 패턴, 반도체 패턴의 형성 단계는, 제3 부분 아래의 금속층을 습식 또는 건식 식각하여 접촉층을 노출시키는 단계, 제3 부분 아래의 접촉층 및 그 아래의 반도체층을 제1 부분과 함께 건식 식각하여 제3 부분 아래의 게이트 절연막과 제1 부분 아래의 금속층을 노출시킴과 동시에 반도체층으로 이루어진 반도체 패턴을 완성하는 단계, 제1 부분 아래의 금속층과 그 아래의 접촉층을 식각하여 제거함으로써 데이터 배선과 접촉층 패턴을 완성하는 단계를 포함한다.The forming of the data line, the contact layer pattern, and the semiconductor pattern may include exposing the contact layer by wet or dry etching the metal layer under the third part, and removing the contact layer under the third part and the semiconductor layer under it. Dry etching together with one portion to expose the gate insulating film under the third portion and the metal layer under the first portion, and at the same time to complete a semiconductor pattern consisting of the semiconductor layer, the metal layer under the first portion and the contact layer thereunder Etching and removing to complete the data line and the contact layer pattern.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

본 실시예는 이러한 목적을 달성하기 위하여, 게이트 패드를 드러내는 접촉창을 반도체층 및 그 위의 접촉층과 함께 패터닝하되, 화면 표시부에서는 반도체층 및 접촉층만을 패터닝하고 게이트 절연막을 남기고 게이트 패드부에서는 게이트 절연막을 완전히 제거한다.In order to achieve the above object, the present embodiment is to pattern the contact window exposing the gate pad together with the semiconductor layer and the contact layer thereon, but in the screen display part, only the semiconductor layer and the contact layer are patterned, leaving the gate insulating film and leaving the gate pad part in the gate pad part. The gate insulating film is completely removed.

먼저, 도 1 내지 도 5를 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor substrate according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5.

도 1에 도시한 바와 같이, 하나의 절연 기판에 동시에 여러 개의 액정 표시 장치용 패널 영역을 만든다. 예를 들면, 도 1에서와 같이, 유리 기판(1) 하나에 4 개의 액정 표시 장치용 패널 영역(110, 120, 130, 140)이 만들어지며, 만들어지는 패널이 박막 트랜지스터 패널인 경우, 패널 영역(110, 120, 130, 140)은 다수의 화소로 이루어진 화면 표시부(111, 121, 131, 141)와 주변부(112, 122, 132, 142)를 포함한다. 화면 표시부(111, 121, 131, 141)에는 주로 박막 트랜지스터, 배선 및 화소 전극 등이 행렬의 형태로 반복적으로 배치되어 있고, 주변부(112, 122, 132, 142)에는 구동 소자들과 연결되는 요소 즉, 패드와 기타 정전기 보호 회로 등이 배치된다.As shown in FIG. 1, several panel regions for liquid crystal display devices are simultaneously formed on one insulating substrate. For example, as shown in FIG. 1, four liquid crystal display panel regions 110, 120, 130, and 140 are formed in one glass substrate 1, and the panel region is a thin film transistor panel. Reference numerals 110, 120, 130, and 140 include screen displays 111, 121, 131, and 141 made up of a plurality of pixels, and peripheral parts 112, 122, 132, and 142. Thin film transistors, wirings, and pixel electrodes are repeatedly arranged in the form of a matrix in the screen display units 111, 121, 131, and 141, and elements connected to driving elements in the peripheral portions 112, 122, 132, and 142. That is, pads and other static electricity protection circuits are disposed.

그런데, 이러한 액정 표시 장치를 형성할 때에는 통상 스테퍼(stepper) 노광기를 사용하며, 이 노광기를 사용할 때에는 화면 표시부(111, 121, 131, 141) 및 주변부(112, 122, 132, 142)들을 여러 구역으로 나누고, 구역 별로 동일한 마스크 또는 다른 광마스크를 사용하여 박막 위에 코팅된 감광막을 노광하고, 노광한 후 기판 전체를 현상하여 감광막 패턴을 만든 후, 하부의 박막을 식각함으로써 특정 박막 패턴을 형성한다. 이러한 박막 패턴을 반복적으로 형성함으로써 액정 표시 장치용 박막 트랜지스터 기판이 완성되는 것이다.However, when forming such a liquid crystal display device, a stepper exposure device is usually used, and when the exposure device is used, the screen display parts 111, 121, 131, and 141 and the peripheral parts 112, 122, 132, and 142 are divided into various zones. The photosensitive film coated on the thin film is exposed using the same mask or another photomask for each zone, and after exposure, the entire substrate is developed to form a photosensitive film pattern, and then a specific thin film pattern is formed by etching the lower thin film. By repeatedly forming such a thin film pattern, a thin film transistor substrate for a liquid crystal display device is completed.

그러나, 스테퍼 노광기를 사용하지 않고 한 번에 노광할 수도 있다. 또한, 하나의 절연 기판에 하나의 액정 표시 패널만을 형성할 수도 있다.However, it can also expose at once, without using a stepper exposure machine. In addition, only one liquid crystal display panel may be formed on one insulating substrate.

도 2는 도 1에서 하나의 패널 영역에 형성된 액정 표시 장치용 박막 트랜지스터 기판의 배치를 개략적으로 나타낸 배치도이다.FIG. 2 is a layout view schematically illustrating an arrangement of a thin film transistor substrate for a liquid crystal display device formed in one panel region in FIG. 1.

도 2에서와 같이 선(1)으로 둘러싸인 화면 표시부에는 다수의 박막 트랜지스터(3)와 각각의 박막 트랜지스터(3)에 전기적으로 연결되어 있는 화소 전극(71)과 게이트선(22) 및 데이터선(62)을 포함하는 배선 등이 형성되어 있다. 화면 표시부 바깥의 주변부에는 게이트선(22) 끝에 연결된 게이트 패드(24)와 데이터선(62) 끝에 연결된 데이터 패드(64)가 배치되어 있고, 정전기 방전으로 인한 소자 파괴를 방지하기 위하여 게이트선(22) 및 데이터선(62)을 각각 전기적으로 연결하여 등전위로 만들기 위한 게이트선 단락대(shorting bar)(4) 및 데이터선 단락대(5)가 배치되어 있으며, 게이트선 단락대(4) 및 데이터선 단락대(5)는 단락대 연결부(6)를 통하여 전기적으로 연결되어 있다. 이 단락대(4, 5)는 나중에 제거되며, 이들을 제거할 때 기판을 절단하는 선이 도면 부호 2이다. 설명하지 않은 도면 부호 7은 접촉창으로서 게이트선 단락대(4) 및 데이터선 단락대(5)와 절연막(도시하지 않음)을 사이에 두고 있는 단락대 연결부(6)를 연결하기 위하여 절연막에 뚫려 있다.As shown in FIG. 2, the screen display unit surrounded by the lines 1 includes a plurality of thin film transistors 3, a pixel electrode 71, a gate line 22, and a data line (electrically connected to each of the thin film transistors 3). A wiring including 62) is formed. A gate pad 24 connected to the gate line 22 and a data pad 64 connected to the data line 62 are disposed at the periphery of the outside of the screen display, and the gate line 22 is disposed to prevent device destruction due to electrostatic discharge. Gate line shorting bar 4 and data line shorting band 5 for electrically connecting the data line 62 and the data line 62 to an equipotential, respectively. The line short circuit board 5 is electrically connected via the short circuit board connection part 6. These short-circuit bands 4 and 5 are later removed, and the line cutting the substrate when removing them is denoted by reference numeral 2. Reference numeral 7, which is not explained, is drilled through the insulating film to connect the shorting line connecting portion 6 between the gate line shorting band 4 and the data line shorting band 5 and the insulating film (not shown) as a contact window. have.

도 3 및 도 4는 도 2에서 화면 표시부의 박막 트랜지스터와 화소 전극 및 배선과 주변부의 패드들을 확대하여 도시한 것으로서, 도 3은 배치도이고, 도 4는 도 3에서 Ⅳ-Ⅳ' 선을 따라 잘라 도시한 단면도이다.3 and 4 are enlarged views of thin film transistors, pixel electrodes, wirings and peripheral pads of the screen display unit of FIG. 2, and FIG. 3 is a layout view, and FIG. 4 is cut along the line IV-IV ′ of FIG. 3. It is sectional drawing.

먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 분지인 박막 트랜지스터의 게이트 전극(26)을 포함한다.First, a gate made of a metal or a conductor such as aluminum (Al) or aluminum alloy (Al alloy), molybdenum (Mo) or molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta) or the like on the insulating substrate 10. Wiring is formed. The gate wiring is connected to the scan signal line or the gate line 22 extending in the horizontal direction and the gate line 22 and the gate pad 24 and the gate which receive the scan signal from the outside and transmit the scan signal to the gate line 22. A gate electrode 26 of the thin film transistor, which is a branch of the line 22;

게이트 배선(22, 24, 26)은 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하며, Cr/Al(또는 Al 합금)의 이중층 또는 Al/Mo의 이중층이 그 예이다.The gate wirings 22, 24, and 26 may be formed in a single layer, but may also be formed in a double layer or a triple layer. In the case of forming more than two layers, it is preferable that one layer is formed of a material having a low resistance and the other layer is formed of a material having good contact properties with other materials, and a double layer of Cr / Al (or Al alloy) or Al / Mo Bilayers are an example.

게이트 배선(22, 24, 26) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 화면 표시부 전체, 특히 게이트선(22) 및 게이트 전극(26)을 덮고 있다. 그러나 게이트 절연막(30)은 주변부의 게이트 패드(24)는 덮고 있지 않다.A gate insulating film 30 made of silicon nitride (SiN x ) is formed on the gate wires 22, 24, and 26 to cover the entire screen display, particularly the gate line 22 and the gate electrode 26. However, the gate insulating film 30 does not cover the gate pad 24 in the peripheral portion.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체층 패턴(42)이 형성되어 있으며, 반도체층 패턴(42) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 또는 실리사이드 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56)이 형성되어 있다.A semiconductor layer pattern 42 made of a semiconductor such as hydrogenated amorphous silicon is formed on the gate insulating layer 30, and the semiconductor layer pattern 42 is heavily doped with n-type impurities such as phosphorus (P). An ohmic contact layer pattern or intermediate layer patterns 55 and 56 made of amorphous silicon or silicide are formed.

접촉층 패턴(55, 56) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선(62, 64, 65, 66)이 형성되어 있다. 데이터 배선은 먼저, 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함한다. 데이터 배선은 또한 데이터선부와 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다.On the contact layer patterns 55 and 56, data lines 62, 64, 65, and 66 made of a conductive material such as Mo or MoW alloy, Cr, Al or Al alloy, and Ta are formed. First, the data line is a branch of the data line 62 formed in the vertical direction, the data pad 64 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And a data line portion formed of the source electrode 65 of the thin film transistor. The data wiring also includes a drain electrode 66 of the thin film transistor that is separated from the data line portion and located opposite the source electrode 65 with respect to the gate electrode 26.

데이터 배선(62, 64, 65, 66)도 게이트 배선(22, 24, 26)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.The data lines 62, 64, 65, and 66 may be formed in a single layer like the gate lines 22, 24, and 26, but may be formed in a double layer or a triple layer. Of course, when forming more than two layers, it is preferable that one layer is made of a material having a low resistance and the other layer is made of a material having good contact properties with other materials.

한편, 접촉층 패턴(55, 56)은 데이터 배선(62, 64, 65, 66)과 동일한 모양을 가지며 그 하부의 반도체층 패턴(42)과 그 상부의 데이터 배선(62, 64, 65, 66)의 접촉 저항을 낮추어 주는 역할을 한다. 반도체층 패턴(42)은 데이터 배선(62, 64, 65, 66) 및 접촉층 패턴(55, 56)과 거의 동일한 모양을 가지지만, 소스 전극(65)과 드레인 전극(66)의 사이에도 형성되어 있는 점이 다르다.On the other hand, the contact layer patterns 55 and 56 have the same shape as the data lines 62, 64, 65 and 66, and the semiconductor layer pattern 42 at the bottom thereof and the data lines 62, 64, 65 and 66 thereon. ) Lowers contact resistance. The semiconductor layer pattern 42 has almost the same shape as the data lines 62, 64, 65, 66 and the contact layer patterns 55, 56, but is also formed between the source electrode 65 and the drain electrode 66. It is different.

데이터 배선(62, 64, 65, 66) 위에는 ITO(indium tin oxide)와 같은 투명 또는 불투명한 도전 물질로 이루어진 도전체 패턴(71, 72, 73, 74)이 형성되어 있다. 도전체 패턴은 먼저, 게이트선(22)과 데이터선(62)으로 둘러싸인 화소 영역 내에 주로 형성되어 있는 화소 전극(71)을 포함한다. 화소 전극(71)은 드레인 전극(66) 바로 위로 연장되어 접촉하고 있으며 게이트 절연막(30)을 사이에 두고 게이트선(22)과 중첩되어 유지 축전기를 이룬다. 도전체 패턴은 또한, 데이터선(62) 및 소스 전극(65)을 덮고 있는 보조 데이터선(72)과 데이터 패드(64)를 덮고 있는 보조 데이터 패드(74)를 포함하며, 게이트 패드(24) 바로 위에 형성되어 게이트 패드(24)를 덮는 보조 게이트 패드(73)도 포함한다.Conductor patterns 71, 72, 73, and 74 made of a transparent or opaque conductive material such as indium tin oxide (ITO) are formed on the data lines 62, 64, 65, and 66. The conductor pattern first includes a pixel electrode 71 mainly formed in a pixel region surrounded by the gate line 22 and the data line 62. The pixel electrode 71 extends directly in contact with the drain electrode 66 and overlaps the gate line 22 with the gate insulating layer 30 therebetween to form a storage capacitor. The conductor pattern also includes an auxiliary data line 72 covering the data line 62 and the source electrode 65 and an auxiliary data pad 74 covering the data pad 64, and the gate pad 24. It also includes an auxiliary gate pad 73 formed directly over and covering the gate pad 24.

이 실시예에서는 도전체 패턴(71, 72, 73, 74)과 이 도전체 패턴으로 덮이지 않은 반도체층 패턴(42) 및 보조 게이트 패드(73)와 게이트 절연막(30)으로 덮이지 않은 게이트 배선(22, 24, 26)은 보호막(80)으로 덮여 있으나, 보호막(80)은 반도체층 패턴(42) 중에서 적어도 소스 전극(65)과 드레인 전극(66) 사이에 위치하는 채널 부분을 덮어 보호하면 된다. 보호막(80)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다.In this embodiment, the conductor patterns 71, 72, 73, and 74, the semiconductor layer pattern 42 not covered with the conductor pattern, and the gate wirings not covered with the auxiliary gate pad 73 and the gate insulating film 30. 22, 24, and 26 are covered with a passivation layer 80, but the passivation layer 80 covers at least a portion of the semiconductor layer pattern 42 located between the source electrode 65 and the drain electrode 66. do. The passivation layer 80 may be made of an organic insulating material such as silicon nitride or acrylic.

여기에서는 화소 전극(63)의 재료의 예로 투명한 ITO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.Although transparent ITO has been used as an example of the material of the pixel electrode 63, an opaque conductive material may be used for the reflective liquid crystal display device.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 5a 내지 도 11b와 앞서의 도 3 및 도 4를 참고로 하여 상세히 설명한다.Next, a method of manufacturing a substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 5A to 11B and FIGS. 3 and 4.

먼저, 도 5a 및 5b에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다.First, as illustrated in FIGS. 5A and 5B, a conductive layer such as a metal is deposited to a thickness of 1,000 kPa to 3,000 kPa by a sputtering method, and first, dry or wet etch using a mask, and then gated on the substrate 10. A gate wiring including the line 22, the gate pad 24, and the gate electrode 26 is formed.

다음, 도 6a 및 6b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40) 및 접촉층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 계속하여 스퍼터링 등의 방법으로 금속층(60)을 1,500 Å 내지 3,000 Å의 두께로 증착한다. 이어, 제2 마스크를 사용하여 금속층(60), 접촉층(50)과 반도체층(40) 및 게이트 절연막(30)을 패터닝하여 금속층 패턴(61)과 그 하부의 1차 접촉층 패턴(51) 및 반도체층 패턴(42)을 형성한다(도 10 참고). 여기에서 금속층 패턴은 완성된 데이터 배선과 형태가 유사하나 소스 전극과 드레인 전극이 아직 연결되어 있다는 점이 다르다. 이때, 주변부(P)에서는 금속층 패턴(61)과 그 하부의 막들을 제외하고는 모든 금속층(60), 접촉층(50), 반도체층(40) 및 게이트 절연막(30)을 제거하지만, 화면 표시부(D)에서는 금속층 패턴(61)을 제외한 나머지 금속층(60), 접촉층(50) 및 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않도록 하여야 한다. 이를 위하여 부분에 따라 두께가 다른 감광막 패턴을 형성하고 이를 식각 마스크로 하여 하부의 막들을 건식 식각하는데, 이를 도 6b 내지 도 9를 통하여 상세히 설명한다.6A and 6B, the gate insulating film 30, the semiconductor layer 40, and the contact layer 50 are respectively 1,500 kV to 5,000 kV, 500 kV to 1,500 kV, 300 using chemical vapor deposition. The metal layer 60 is deposited to a thickness of 1,500 kPa to 3,000 kPa by continuous deposition at a thickness of 600 kPa to 600 kPa, and then sputtering or the like. Subsequently, the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 are patterned using the second mask to form the metal layer pattern 61 and the underlying first contact layer pattern 51 thereunder. And a semiconductor layer pattern 42 (see FIG. 10). Here, the metal layer pattern is similar in shape to the completed data line, except that the source electrode and the drain electrode are still connected. At this time, the peripheral portion P removes all the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 except for the metal layer pattern 61 and the layers below it, but the screen display unit In (D), only the metal layer 60, the contact layer 50, and the semiconductor layer 40 except for the metal layer pattern 61 should be removed, and the gate insulating film 30 should not be removed. To this end, photoresist patterns having different thicknesses are formed according to portions, and dry etching of lower layers is performed using the photoresist layer as an etching mask, which will be described in detail with reference to FIGS. 6B to 9.

먼저, 금속층(60) 위에 감광막(PR), 바람직하게는 양성의 감광막을 5,000 Å 내지 30,000 Å의 두께로 도포한 후, 제2 마스크(300, 410, 420)를 통하여 노광한다. 노광 후의 감광막(PR)은 도 6b에서 보는 바와 같이, 화면 표시부(D)와 주변부(P)가 다르다. 즉, 화면 표시부(D)의 감광막(PR) 중에서 빛에 노출된 부분(C)은 표면으로부터 일정 깊이까지만이 빛에 반응하여 고분자가 분해되고 그 밑으로는 고분자가 그대로 남아 있으나, 주변부(P)의 감광막(PR)은 이와는 달리 빛에 노출된 부분(B)은 하부까지 모두 빛에 반응하여 고분자가 분해된 상태가 된다. 여기에서, 화면 표시부(D)나 주변부(P)에서 빛에 노출되는 부분(C, B)은 금속층(50)이 제거될 부분이다.First, a photoresist film PR, preferably a positive photoresist film, is applied on the metal layer 60 to a thickness of 5,000 kPa to 30,000 kPa, and then exposed through the second masks 300, 410, and 420. The photosensitive film PR after exposure is different from the screen display portion D and the peripheral portion P, as shown in FIG. 6B. That is, the portion C of the photosensitive film PR of the screen display unit D that is exposed to light reacts with light only to a certain depth from the surface to decompose the polymer, and the polymer remains under the periphery P. Unlike the photoresist film PR, the portion B exposed to light is in a state in which the polymer is decomposed in response to light. Here, portions C and B exposed to light in the screen display unit D or the peripheral portion P are portions where the metal layer 50 is to be removed.

이를 위해서는 화면 표시부(D)에 사용하는 마스크(300)와 주변부(P)에 사용하는 마스크(410, 420)의 구조를 변경하는 방법을 사용할 수 있으며, 여기에서는 세 가지 방법을 제시한다.To this end, a method of changing the structure of the mask 300 used for the screen display unit D and the masks 410 and 420 used for the peripheral portion P may be used. Here, three methods are presented.

도 7a 및 도 7b에 도시한 바와 같이, 마스크(300, 400)는 통상 기판(310, 410)과 그 위의 크롬 따위로 이루어진 불투명한 패턴층(320, 420), 그리고 패턴층(320, 420) 및 노출된 기판(310, 410)을 덮고 있는 펠리클(pellicle)(330, 430)로 이루어지는데, 화면 표시부(D)에 사용되는 마스크(300)의 펠리클(330)의 광 투과율이 주변부(P)에 사용되는 마스크(400)의 펠리클(430)의 광 투과율보다 낮도록 하는 것이다. 펠리클(330)의 투과율이 펠리클(430)의 투과율의 10 % 내지 80 %, 바람직하게는 20 % 내지 60 % 정도의 범위에 있도록 하는 것이 바람직하다.As shown in FIGS. 7A and 7B, the masks 300 and 400 are typically opaque pattern layers 320 and 420 consisting of the substrates 310 and 410 and chromium thereon, and the pattern layers 320 and 420. ) And the pellicles 330 and 430 covering the exposed substrates 310 and 410, and the light transmittance of the pellicle 330 of the mask 300 used for the screen display unit D is the peripheral portion P. FIG. ) Is lower than the light transmittance of the pellicle 430 of the mask 400. The transmittance of the pellicle 330 is preferably in the range of 10% to 80%, preferably 20% to 60% of the transmittance of the pellicle 430.

다음은, 도 8a 및 도 8b에 도시한 바와 같이, 화면 표시부(D)의 마스크(300)에는 전면에 걸쳐 크롬층(350)을 약 100 Å 내지 300 Å의 두께로 남겨 투과율을 낮추고, 주변부(P)의 마스크(400)에는 이러한 크롬층을 남기지 않는 것이다. 이때, 화면 표시부(D)에 사용되는 마스크(300)의 펠리클(340)은 주변부(P)의 펠리클(430)과 동일한 투과율을 가지도록 할 수 있다.Next, as shown in FIGS. 8A and 8B, the mask 300 of the screen display unit D is left with a chromium layer 350 in a thickness of about 100 kPa to 300 kPa over the entire surface to lower the transmittance, and the peripheral portion ( The mask 400 of P) does not leave such a chromium layer. In this case, the pellicle 340 of the mask 300 used in the screen display unit D may have the same transmittance as the pellicle 430 of the peripheral portion P. FIG.

여기에서 위의 두 가지 방법을 혼용하여 사용할 수 있음은 물론이다.Of course, the above two methods can be used in combination.

위의 두 가지 예에서는 스테퍼를 사용한 분할 노광의 경우에 적용할 수 있는 것으로서 화면 표시부(D)와 주변부(P)가 다른 마스크를 사용하여 노광되기 때문에 가능한 것이다. 이렇게 분할 노광하는 경우에는 이외에도 화면 표시부(D)와 주변부(P)의 노광 시간을 다르게 함으로써 두께를 조절할 수도 있다.In the above two examples, it is applicable to the split exposure using a stepper, and is possible because the screen display unit D and the peripheral portion P are exposed using different masks. In the case of the divided exposure in this manner, the thickness can be adjusted by changing the exposure time of the screen display unit D and the peripheral portion P.

그러나, 화면 표시부(D)와 주변부(P)를 분할 노광하지 않고 하나의 마스크를 사용하여 노광할 수도 있으며 이 경우 적용될 수 있는 마스크의 구조를 도 10을 참고로 하여 상세히 설명한다.However, the screen display unit D and the periphery unit P may be exposed using one mask without being dividedly exposed. In this case, a structure of a mask that can be applied will be described in detail with reference to FIG. 10.

도 9에 도시한 바와 같이 마스크(500)의 기판(510) 위에는 투과율 조절막(550)이 형성되어 있으며 투과율 조절막(550) 위에 패턴층(520)이 형성되어 있다. 투과율 조절막(550)은 화면 표시부(D)에서는 패턴층(520) 하부뿐 아니라 전면에 걸쳐 형성되어 있지만 주변부(P)에서는 패턴층(550) 하부에만 형성되어 있다. 결국 기판(510) 위에는 높이가 다른 두 개 이상의 패턴이 형성되어 있는 셈이 된다.As shown in FIG. 9, a transmittance adjusting film 550 is formed on the substrate 510 of the mask 500, and a pattern layer 520 is formed on the transmittance adjusting film 550. The transmittance adjusting film 550 is formed not only under the pattern layer 520 but also over the entire surface in the screen display unit D, but is formed only under the pattern layer 550 in the peripheral portion P. As a result, two or more patterns having different heights are formed on the substrate 510.

물론, 주변부(P)에도 투과율 조절막을 둘 수 있으며, 이 경우 주변부(P)의 투과율 조절막의 투과율은 화면 표시부(P)의 투과율 조절막(550)의 투과율보다 높은 투과율을 가져야 한다.Of course, the periphery portion P may also have a transmittance adjusting film. In this case, the transmittance of the transmittance adjusting film of the peripheral portion P should have a transmittance higher than that of the transmittance adjusting film 550 of the screen display portion P.

이러한 투과율 조절막(550)을 가지는 광마스크(500)를 제조할 때에는, 먼저 기판(500) 위에 투과율 조절막(550)과, 이 투과율 조절막(550)과 식각비가 다른 패턴층(520)을 연속하여 적층한다. 전면에 걸쳐 감광막(도시하지 않음)을 도포하고 노광, 현상한 후 감광막을 식각 마스크로 하여 패턴층(520)을 식각한다. 남은 감광막을 제거한 후 다시 주변부(P)의 접촉창에 대응하는 위치의 투과율 조절막을 노출시키는 새로운 감광막 패턴(도시하지 않음)을 형성한 다음, 이를 식각 마스크로 하여 투과율 조절막(550)을 식각함으로써 광마스크(500)를 완성한다.When manufacturing the photomask 500 having the transmittance control film 550, first, a transmittance control film 550 and a pattern layer 520 having an etching ratio different from that of the transmittance control film 550 are formed on the substrate 500. Laminate in succession. After the photoresist (not shown) is applied, exposed and developed over the entire surface, the pattern layer 520 is etched using the photoresist as an etch mask. After removing the remaining photoresist film, a new photoresist pattern (not shown) for exposing the transmittance control film at a position corresponding to the contact window of the peripheral portion P is formed again, and then the transmittance control film 550 is etched using this as an etching mask. The optical mask 500 is completed.

이와 같은 방법 이외에도 광원의 분해능보다 작은 크기의 슬릿(slit)이나 격자 모양의 미세 패턴을 가지는 마스크를 사용하여 투과율을 조절할 수도 있다.In addition to the above method, the transmittance may be adjusted by using a mask having a slit or a lattice-like fine pattern having a size smaller than the resolution of the light source.

그런데, 감광막(PR) 중 하부에 반사율이 높은 금속층, 즉 게이트 배선(22, 24, 26)이 있는 부분은 반사된 빛으로 인하여 노광시 다른 부분보다 빛의 조사량이 많아질 수 있다. 이를 방지하기 위하여 하부로부터의 반사광을 차단하는 층을 두거나 착색된 감광막(PR)을 사용할 수 있다.However, the portion of the photoresist film PR having a high reflectance metal layer, that is, the gate wirings 22, 24, and 26, may have a greater amount of light irradiation than other portions during exposure due to the reflected light. In order to prevent this, a layer may be used to block reflected light from the bottom or a colored photoresist film PR may be used.

이러한 방법으로 감광막(PR)을 노광한 후 현상하면 도 7a 및 도 7b에 도시한 바와 같이 그물 눈금 표시된 부분이 제거되어 위치에 따라 두께가 다른 감광막 패턴(PR)이 만들어진다. 즉, 금속층 패턴(61)이 형성될 부분을 제외한 모든 주변부 위에는 감광막이 형성되어 있지 않고, 금속층 패턴(61)이 형성될 부분의 금속층(60)의 상부에는 두꺼운 감광막(A)이 형성되어 있으며 화면 표시부(D)에서 기타 부분에는 얇은 감광막(C)이 형성되어 있다.When the photoresist film PR is exposed and developed in this manner, as shown in FIGS. 7A and 7B, the portions marked with a net scale are removed to form a photoresist pattern PR having a different thickness depending on the position. That is, the photoresist film is not formed on all peripheral portions except for the portion where the metal layer pattern 61 is to be formed, and the thick photosensitive film A is formed on the upper portion of the metal layer 60 at the portion where the metal layer pattern 61 is to be formed. In the other portion of the display unit D, a thin photosensitive film C is formed.

이때, 감광막(PR)의 얇은 부분의 두께는 최초 두께의 약 1/4 내지 1/7 수준 즉 350 Å 내지 10,000 Å 정도, 더욱 바람직하게는, 1,000 Å 내지 6,000 Å가 되도록 하는 것이 좋다. 한 예를 들면, 감광막(PR)의 최초 두께는 25,000 Å 내지 30,000 Å으로 하고, 화면 표시부(D)의 투과율을 30 %로 하여 얇은 감광막의 두께가 3,000 Å 내지 5,000 Å가 되도록 할 수 있다. 그러나 남기는 두께는 건식 식각의 공정 조건에 따라 결정되어야 하므로, 이러한 공정 조건에 따라 마스크의 펠리클, 잔류 크롬층의 두께 또는 투과율 조절막의 투과율이나 노광시간 등을 조절하여야 한다.At this time, the thickness of the thin portion of the photoresist film PR may be about 1/4 to 1/7 level of the initial thickness, that is, 350 to 10,000 GPa, more preferably 1,000 to 6,000 GPa. For example, the initial thickness of the photosensitive film PR may be 25,000 kPa to 30,000 kPa, and the transmittance of the screen display unit D may be 30% so that the thickness of the thin photosensitive film may be 3,000 kPa to 5,000 kPa. However, since the thickness to be left should be determined according to the process conditions of dry etching, the thickness of the pellicle of the mask, the remaining chromium layer or the transmittance or exposure time of the transmittance control film should be adjusted according to the process conditions.

이러한 얇은 두께의 감광막은 통상적인 방법으로 감광막을 노광, 현상한 후 리플로우를 통하여 형성할 수도 있다.Such a thin photosensitive film may be formed through reflow after exposing and developing the photosensitive film in a conventional manner.

이어, 건식 식각 방법으로 감광막 패턴(PR) 및 그 하부의 막들, 즉 금속층(60), 접촉층(50), 반도체층(40) 및 게이트 절연막(30)에 대한 식각을 진행한다.Subsequently, etching is performed on the photoresist pattern PR and the lower layers thereof, that is, the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 by a dry etching method.

이때, 앞서 언급한 것처럼, 감광막 패턴(PR) 중 A 부분은 완전히 제거되지 않고 남아 있어야 하고, B 부분 하부의 금속층(60), 접촉층(50), 반도체층(40) 및 게이트 절연막(30)이 제거되어야 하며, C 부분 하부에서는 금속층(60)과 그 하부의 접촉층(50) 및 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않아야 한다.At this time, as mentioned above, part A of the photoresist pattern PR should remain without being completely removed, and the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating film 30 under the B part. It should be removed, and only the metal layer 60, the contact layer 50 and the semiconductor layer 40 below the portion C and the gate insulating layer 30 should not be removed.

이를 위해서 먼저, 습식 또는 건식 식각을 통하여 주변부의 노출된 금속층(60)을 제거하여 접촉층(50)을 드러낸다. 이어 감광막 패턴(PR)과 접촉층(50)과 반도체층(40)을 동시에 식각할 수 있는 건식 식각 방법을 사용하여 식각을 진행한다. 이때, 식각은 C 부분의 얇은 감광막이 제거되어 하부의 금속층(60)이 드러날 때까지 진행하며, 이 과정에서 주변부의 노출된 접촉층(50)과 그 하부의 반도체층(40)이 식각된다. 이때, 얇은 감광막과 각 층(50, 40)의 두께와 식각 조건에 따라 반도체층(40)이 완전히 식각되어 게이트 절연막(30)이 드러나거나 게이트 절연막(30)까지 어느 정도 두께로 식각될 수도 있고, 반도체층(40)이 어느 정도 두께로 남아 있을 수도 있다. 또한 이 과정에서 A 부분의 두꺼운 감광막도 어느 정도 두께로 식각된다. 이어 습식 또는 건식 식각 방법으로 C 부분의 노출된 금속층을 제거하여 접촉층(50)을 드러낸다. 마지막으로 접촉층(50)과 반도체층(40)과 게이트 절연막(30)을 동시에 식각할 수 있는 식각 조건으로 건식 식각을 진행한다. 이때의 식각 종점은 주변부의 게이트 패드(24)가 드러날 때이며, 이때, C 부분에서는 노출된 접촉층(50)과 그 아래의 반도체층(40)이 제거되어야 한다. 물론 이때에도 A 부분의 감광막이 어느 정도 두께로 식각된다.To this end, first, the contact layer 50 is exposed by removing the exposed metal layer 60 of the peripheral portion through wet or dry etching. Subsequently, etching is performed using a dry etching method capable of simultaneously etching the photoresist pattern PR, the contact layer 50, and the semiconductor layer 40. At this time, the etching proceeds until the thin photoresist layer of the C portion is removed and the lower metal layer 60 is exposed. In this process, the exposed contact layer 50 and the lower semiconductor layer 40 are etched. In this case, the semiconductor layer 40 may be completely etched by the thin photoresist layer and the thickness and etching conditions of the layers 50 and 40 to expose the gate insulating layer 30 or may be etched to a certain thickness up to the gate insulating layer 30. The semiconductor layer 40 may remain to some extent. In this process, the thick photoresist of the A portion is also etched to some extent. Subsequently, the contact layer 50 is exposed by removing the exposed metal layer of the C portion by a wet or dry etching method. Lastly, dry etching is performed under an etching condition capable of simultaneously etching the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30. At this time, the etching end point is when the gate pad 24 of the peripheral portion is exposed. In this case, the exposed contact layer 50 and the semiconductor layer 40 below it must be removed in the C portion. Of course, at this time, the photosensitive film of the portion A is etched to a certain thickness.

따라서, 한 번의 마스크 공정과 건식 식각 방법을 통하여 화면 표시부(D)에서는 금속층(60), 접촉층(50)과 반도체층(40)만을 제거하여 금속층 패턴(61), 1차 접촉층 패턴(51) 및 반도체층 패턴(42)을 형성하고, 주변부(P)에서는 금속층 패턴(61)을 제외한 나머지 부분의 금속층(60), 접촉층(50), 반도체층(40) 및 게이트 절연막(30)을 모두 제거할 수 있다.Accordingly, only one metal layer 60, a contact layer 50, and a semiconductor layer 40 are removed from the screen display unit D by using a single mask process and a dry etching method, thereby removing the metal layer pattern 61 and the first contact layer pattern 51. ) And the semiconductor layer pattern 42, and in the peripheral portion P, the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 of the remaining portions except for the metal layer pattern 61 are formed. You can remove them all.

이어 남아 있는 A 부분의 감광막 패턴을 제거하고, 400 Å 내지 500 Å 두께의 ITO층을 스퍼터링 등의 방법으로 증착한다. 이어, 제3 마스크를 사용하여 ITO층을 패터닝하여, 도 11a 및 도 11b와 같은 구조의 도전체 패턴(71, 72, 73, 74)을 형성한다. 이때, 화소 전극(71)과 보조 데이터선(72)은 게이트 전극(26)을 사이에 두고 거리를 두고 떨어져 있어, 둘 사이의 금속층 패턴(61)이 노출된다. 그런 후, 노출된 금속층 패턴(61)을 습식 식각 등의 방법으로 제거하여 1차 접촉층 패턴(51)을 노출시킴과 동시에 소스 전극(65)과 드레인 전극(66)을 분리한다. 이어 노출된 1차 접촉층 패턴(51)을 식각하여 반도체층(42)을 노출시킴으로써 박막 트랜지스터를 완성한다.Subsequently, the remaining photosensitive film pattern of the A portion is removed, and an ITO layer having a thickness of 400 kV to 500 kV is deposited by sputtering or the like. Subsequently, the ITO layer is patterned using a third mask to form conductor patterns 71, 72, 73, and 74 having a structure as shown in FIGS. 11A and 11B. In this case, the pixel electrode 71 and the auxiliary data line 72 are separated by a distance with the gate electrode 26 interposed therebetween, thereby exposing the metal layer pattern 61 therebetween. Thereafter, the exposed metal layer pattern 61 is removed by a wet etching method to expose the first contact layer pattern 51 and the source electrode 65 and the drain electrode 66 are separated from each other. Subsequently, the exposed first contact layer pattern 51 is etched to expose the semiconductor layer 42 to complete the thin film transistor.

마지막으로, 도 3 및 도 4에 도시한 바와 같이, 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(80)을 적층한 후 제4 마스크를 이용하여 패터닝한다. 이 때, 화소 전극(71), 보조 게이트 패드(73) 및 보조 데이터 패드(74)가 드러나도록 패터닝해야 한다.Finally, as shown in FIGS. 3 and 4, silicon nitride is deposited by CVD or spin-coated an organic insulating material to deposit a protective film 80 having a thickness of 3,000 Å or more and then patterned using a fourth mask. . In this case, the pixel electrode 71, the auxiliary gate pad 73, and the auxiliary data pad 74 must be patterned to be exposed.

이와 같이 본 실시예에서는 게이트 패드(24)를 덮고 있는 게이트 절연막(30)을 금속층 패턴(61), 1차 접촉층 패턴(51) 및 반도체층 패턴(42)과 함께 하나의 마스크를 사용하여 형성함으로써, 마스크 수를 줄인다.As described above, in the present embodiment, the gate insulating film 30 covering the gate pad 24 is formed by using a mask together with the metal layer pattern 61, the primary contact layer pattern 51, and the semiconductor layer pattern 42. This reduces the number of masks.

한편, 위의 실시예에서는 박막 트랜지스터 기판에 화소 전극만이 구비되어 있는 경우를 예로 들었으나, 이와 같은 방법은 화소 전극 및 공통 전극이 박막 트랜지스터 기판에 모두 구비되어 있는 경우에도 적용될 수 있다.Meanwhile, in the above embodiment, the case where only the pixel electrode is provided on the thin film transistor substrate is taken as an example. However, the method may be applied to the case where both the pixel electrode and the common electrode are provided on the thin film transistor substrate.

이러한 경우가 지금부터 설명하고자 하는 본 발명의 제2 실시예에 나타나 있으며, 도 12 내지 도 17c를 참고로 하여 이를 상세하게 설명한다.This case is shown in the second embodiment of the present invention to be described hereafter, and this will be described in detail with reference to FIGS. 12 to 17C.

도 12는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 13 및 도 14는 도 3에서 XⅢ-XⅢ' 선과 XⅣ-XⅣ' 선을 따라 잘라 도시한 단면도이다.12 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention, and FIGS. 13 and 14 are cross-sectional views taken along lines XIII-XIII 'and XIV-XIV' of FIG. 3.

먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다.First, a gate made of a metal or a conductor such as aluminum (Al) or aluminum alloy (Al alloy), molybdenum (Mo) or molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta) or the like on the insulating substrate 10. Wiring is formed. The gate wiring is connected to the scan signal line or the gate line 22 extending in the horizontal direction and the gate line 22 and the gate pad 24 and the gate which receive the scan signal from the outside and transmit the scan signal to the gate line 22. A gate electrode 26 of the thin film transistor that is part of the line 22.

기판(10) 위에는 또한 게이트 배선과 동일한 물질로 이루어진 공통 전극 배선이 형성되어 있다. 공통 전극 배선은 게이트선(22)과 평행하게 가로 방향으로 뻗어 있는 공통 전극선(27)과 공통 전극선(27)의 세로 방향 분지인 공통 전극(28)을 포함하며, 도시하지는 않았지만, 공통 전극선(27)의 끝에 형성되어 공통 전극 신호를 인가 받아 공통 전극선(27)으로 전달하는 공통 전극선 패드도 게이트 패드(24)와 거의 동일한 형태로 형성되어 있다.On the substrate 10 is also formed a common electrode wiring made of the same material as the gate wiring. The common electrode wiring includes a common electrode line 27 extending in the horizontal direction in parallel with the gate line 22 and a common electrode 28 that is a vertical branch of the common electrode line 27, but is not illustrated, but the common electrode line 27 is shown. The common electrode line pads formed at the end of the s) to receive the common electrode signal and transmit the common electrode signal to the common electrode line 27 are also formed in substantially the same shape as the gate pad 24.

게이트 배선(22, 24, 26) 및 공통 전극 배선(27, 28) 위에는 질화규소 따위로 이루어진 게이트 절연막(30)이 형성되어 화면 표시부 전체, 특히 게이트선(22) 및 게이트 전극(26)과 공통 전극선(27) 및 공통 전극선(28)을 덮고 있다. 그러나 게이트 절연막(30)은 주변부의 게이트 패드(24) 및 공통 전극선은 덮고 있지 않다.A gate insulating film 30 made of silicon nitride is formed on the gate wirings 22, 24, 26, and the common electrode wirings 27, 28 so that the entire display portion, in particular, the gate line 22, the gate electrode 26, and the common electrode line are formed. 27 and the common electrode line 28 are covered. However, the gate insulating film 30 does not cover the gate pad 24 and the common electrode line in the peripheral portion.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체층 패턴(42)이 형성되어 있으며, 반도체층 패턴(42) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 또는 실리사이드 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56)이 형성되어 있다.A semiconductor layer pattern 42 made of a semiconductor such as hydrogenated amorphous silicon is formed on the gate insulating layer 30, and the semiconductor layer pattern 42 is heavily doped with n-type impurities such as phosphorus (P). An ohmic contact layer pattern or intermediate layer patterns 55 and 56 made of amorphous silicon or silicide are formed.

접촉층 패턴(55, 56) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선(62, 64, 65, 66)이 형성되어 있다. 데이터 배선은 먼저, 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함한다. 데이터 배선은 또한 데이터선부와 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다.On the contact layer patterns 55 and 56, data lines 62, 64, 65, and 66 made of a conductive material such as Mo or MoW alloy, Cr, Al or Al alloy, and Ta are formed. First, the data line is a branch of the data line 62 formed in the vertical direction, the data pad 64 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And a data line portion formed of the source electrode 65 of the thin film transistor. The data wiring also includes a drain electrode 66 of the thin film transistor that is separated from the data line portion and located opposite the source electrode 65 with respect to the gate electrode 26.

데이터 배선(62, 64, 65, 66)도 게이트 배선(22, 24, 26)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.The data lines 62, 64, 65, and 66 may be formed in a single layer like the gate lines 22, 24, and 26, but may be formed in a double layer or a triple layer. Of course, when forming more than two layers, it is preferable that one layer is made of a material having a low resistance and the other layer is made of a material having good contact properties with other materials.

한편, 접촉층 패턴(55, 56)은 데이터 배선(62, 64, 65, 66)과 동일한 모양을 가지며 그 하부의 반도체층 패턴(42)과 그 상부의 데이터 배선(62, 64, 65, 66)의 접촉 저항을 낮추어 주는 역할을 한다. 반도체층 패턴(42)은 데이터 배선(62, 64, 65, 66) 및 접촉층 패턴(55, 56)과 거의 동일한 모양을 가지지만, 소스 전극(65)과 드레인 전극(66)의 사이에도 형성되어 있는 점이 다르다.On the other hand, the contact layer patterns 55 and 56 have the same shape as the data lines 62, 64, 65 and 66, and the semiconductor layer pattern 42 at the bottom thereof and the data lines 62, 64, 65 and 66 thereon. ) Lowers contact resistance. The semiconductor layer pattern 42 has almost the same shape as the data lines 62, 64, 65, 66 and the contact layer patterns 55, 56, but is also formed between the source electrode 65 and the drain electrode 66. It is different.

데이터 배선(62, 64, 65, 66) 위에는 도전 물질로 이루어진 도전체 패턴(72, 73, 74, 75, 76)이 형성되어 있다. 도전체 패턴은 먼저, 공통 전극선(27)과 평행하며 드레인 전극(66) 위까지 연장된 화소 전극선(75)과 화소 전극선(75)에 연결되어 있으며 공통 전극(28)에 평행한 화소 전극(76)을 포함한다. 화소 전극(76)과 공통 전극(28)은 교대로 배치되어 전기장을 형성하며, 화소 전극(76)은 게이트 절연막(30)을 사이에 두고 공통 전극선(27)과 중첩되어 유지 축전기를 이룰 수도 있다. 도전체 패턴은 또한, 데이터선(62) 및 소스 전극(65)을 덮고 있는 보조 데이터선(72)과 데이터 패드(64)를 덮고 있는 보조 데이터 패드(74)를 포함하며, 게이트 패드(24) 바로 위에 형성되어 게이트 패드(24)를 덮는 보조 게이트 패드(73)도 포함한다.Conductor patterns 72, 73, 74, 75, and 76 made of a conductive material are formed on the data lines 62, 64, 65, and 66. The conductor pattern is first connected to the pixel electrode line 75 and the pixel electrode line 75 parallel to the common electrode line 27 and extending over the drain electrode 66 and parallel to the common electrode 28. ). The pixel electrode 76 and the common electrode 28 are alternately arranged to form an electric field, and the pixel electrode 76 may overlap the common electrode line 27 with the gate insulating layer 30 therebetween to form a storage capacitor. . The conductor pattern also includes an auxiliary data line 72 covering the data line 62 and the source electrode 65 and an auxiliary data pad 74 covering the data pad 64, and the gate pad 24. It also includes an auxiliary gate pad 73 formed directly over and covering the gate pad 24.

이 실시예에서는 도전체 패턴(71, 72, 73, 74)과 이 도전체 패턴으로 덮이지 않은 반도체층 패턴(42) 및 보조 게이트 패드(73)와 게이트 절연막(30)으로 덮이지 않은 게이트 배선(22, 24, 26)은 보호막(80)으로 덮여 있으나, 보호막(80)은 반도체층 패턴(42) 중에서 적어도 소스 전극(65)과 드레인 전극(66) 사이에 위치하는 채널 부분을 덮어 보호하면 된다. 보호막(80)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다.In this embodiment, the conductor patterns 71, 72, 73, and 74, the semiconductor layer pattern 42 not covered with the conductor pattern, and the gate wirings not covered with the auxiliary gate pad 73 and the gate insulating film 30. 22, 24, and 26 are covered with a passivation layer 80, but the passivation layer 80 covers at least a portion of the semiconductor layer pattern 42 located between the source electrode 65 and the drain electrode 66. do. The passivation layer 80 may be made of an organic insulating material such as silicon nitride or acrylic.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 15a 내지 도 17c와 앞서의 도 12 내지 도 14를 참고로 하여 상세히 설명한다.Next, a method of manufacturing a substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 15A to 17C and FIGS. 12 to 14.

먼저, 도 15a 내지 15c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선과 공통 전극선(27), 공통 전극선 패드(도시하지 않음) 및 공통 전극(28)을 포함하는 공통 전극 배선을 형성한다.First, as shown in FIGS. 15A to 15C, a conductive layer such as a metal is deposited to a thickness of 1,000 kPa to 3,000 kPa by a sputtering method, and dry or wet etched using a first mask to form a gate on the substrate 10. A gate wiring including a line 22, a gate pad 24, and a gate electrode 26 and a common electrode wiring including a common electrode line 27, a common electrode line pad (not shown), and a common electrode 28 are formed. do.

다음, 도 16a 및 16c에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40) 및 접촉층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 계속하여 스퍼터링 등의 방법으로 금속층(60)을 1,500 Å 내지 3,000 Å의 두께로 증착한다. 이어, 제2 마스크를 사용하여 금속층(60), 접촉층(50)과 반도체층(40) 및 게이트 절연막(30)을 패터닝하여 금속층 패턴(61)과 그 하부의 1차 접촉층 패턴(51) 및 반도체층 패턴(42)을 형성한다. 여기에서 금속층 패턴은 완성된 데이터 배선과 형태가 유사하나 소스 전극과 드레인 전극이 아직 연결되어 있다는 점이 다르다. 이때, 주변부(P)에서는 금속층 패턴(61)과 그 하부의 막들을 제외하고는 모든 금속층(60), 접촉층(50), 반도체층(40) 및 게이트 절연막(30)을 제거하지만, 화면 표시부(D)에서는 금속층 패턴(61)을 제외한 나머지 금속층(60), 접촉층(50) 및 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않도록 하여야 한다.Next, as shown in FIGS. 16A and 16C, the gate insulating film 30, the semiconductor layer 40, and the contact layer 50 are respectively 1,500 kV to 5,000 kV, 500 kV to 1,500 kV, 300 using chemical vapor deposition. The metal layer 60 is deposited to a thickness of 1,500 kPa to 3,000 kPa by continuous deposition at a thickness of 600 kPa to 600 kPa, and then sputtering or the like. Subsequently, the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 are patterned using the second mask to form the metal layer pattern 61 and the underlying first contact layer pattern 51 thereunder. And a semiconductor layer pattern 42. Here, the metal layer pattern is similar in shape to the completed data line, except that the source electrode and the drain electrode are still connected. At this time, the peripheral portion P removes all the metal layer 60, the contact layer 50, the semiconductor layer 40, and the gate insulating layer 30 except for the metal layer pattern 61 and the layers below it, but the screen display unit In (D), only the metal layer 60, the contact layer 50, and the semiconductor layer 40 except for the metal layer pattern 61 should be removed, and the gate insulating film 30 should not be removed.

이에 사용되는 방법은 제1 실시예에서와 동일하다.The method used for this is the same as in the first embodiment.

즉, 부분에 따라 두께가 다른 감광막 패턴을 형성하고 이를 식각 마스크로 하여 하부의 막들을 건식 식각하며, 이러한 감광막 패턴을 형성할 때에는 부분에 따라 광 투과율이 다른 마스크를 사용한다.That is, a photosensitive film pattern having a different thickness is formed according to a part, and the lower layers are dry-etched using this as an etching mask. When forming the photosensitive film pattern, a mask having a different light transmittance is used.

이어 400 Å 내지 500 Å 두께의 도전체층을 스퍼터링 등의 방법으로 증착하고 제3 마스크를 사용하여 패터닝하여, 도 17a 내지 도 17b와 같은 구조의 도전체 패턴(72, 73, 74, 75, 76)을 형성한다. 이때, 화소 전극선(75)과 보조 데이터선(72)은 게이트 전극(26)을 사이에 두고 거리를 두고 떨어져 있어, 둘 사이의 금속층 패턴(61)이 노출된다. 그런 후, 노출된 금속층 패턴(61)을 습식 식각 등의 방법으로 제거하여 1차 접촉층 패턴(51)을 노출시킴과 동시에 소스 전극(65)과 드레인 전극(66)을 분리한다. 이어 노출된 1차 접촉층 패턴(51)을 식각하여 반도체층(42)을 노출시킴으로써 박막 트랜지스터를 완성한다.Subsequently, a conductor layer having a thickness of 400 Å to 500 Å is deposited by sputtering or the like, and patterned using a third mask to form a conductor pattern 72, 73, 74, 75, or 76 as shown in FIGS. 17A to 17B. To form. In this case, the pixel electrode line 75 and the auxiliary data line 72 are separated by a distance with the gate electrode 26 interposed therebetween, thereby exposing the metal layer pattern 61 therebetween. Thereafter, the exposed metal layer pattern 61 is removed by a wet etching method to expose the first contact layer pattern 51 and the source electrode 65 and the drain electrode 66 are separated from each other. Subsequently, the exposed first contact layer pattern 51 is etched to expose the semiconductor layer 42 to complete the thin film transistor.

마지막으로, 도 3 및 도 4에 도시한 바와 같이, 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(80)을 적층한 후 제4 마스크를 이용하여 패터닝한다. 이 때, 보조 게이트 패드(73) 및 보조 데이터 패드(74)가 드러나도록 패터닝해야 한다.Finally, as shown in FIGS. 3 and 4, silicon nitride is deposited by CVD or spin-coated an organic insulating material to deposit a protective film 80 having a thickness of 3,000 Å or more and then patterned using a fourth mask. . At this time, the auxiliary gate pad 73 and the auxiliary data pad 74 should be patterned to be exposed.

이상에서와 같이 위의 실시예에서는 게이트 패드(24)를 덮고 있는 게이트 절연막(30)을 금속층 패턴(61), 1차 접촉층 패턴(51) 및 반도체층 패턴(42)과 함께 하나의 마스크를 사용하여 형성하되 주변부와 화면 표시부의 투과율을 달리함으로써, 마스크 수를 줄이고 있으나, 이와 다른 방법을 사용할 수도 있다.As described above, in the above embodiment, a mask is formed together with the metal layer pattern 61, the primary contact layer pattern 51, and the semiconductor layer pattern 42 covering the gate pad 24. Although the number of masks is reduced by varying the transmittances of the peripheral portion and the screen display portion, the other method may be used.

본 발명의 제3 실시예에서는 데이터 배선을 형성할 때 박막 트랜지스터의 채널 부분에 두께가 얇은 감광막을 이용함으로써 마스크 수를 줄이는 방법에 관한 것으로서, 박막 트랜지스터 기판에 화소 전극과 공통 전극이 모두 형성되어 있는 경우에 관한 것이다.A third embodiment of the present invention relates to a method of reducing the number of masks by using a thin photosensitive film in the channel portion of a thin film transistor when forming a data line, wherein both a pixel electrode and a common electrode are formed on a thin film transistor substrate. It is about the case.

그러면, 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 도 18 내지 도 23c를 참고로 하여 이를 상세하게 설명한다.Next, a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to FIGS. 18 to 23C.

도 18은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 19 및 도 20은 도 18에서 XIX-XIX' 선과 XX-XX' 선을 따라 잘라 도시한 단면도이다.18 is a layout view of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment, and FIGS. 19 and 20 are cross-sectional views taken along the lines XIX-XIX 'and XX-XX' of FIG. 18.

먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다.First, a gate made of a metal or a conductor such as aluminum (Al) or aluminum alloy (Al alloy), molybdenum (Mo) or molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta) or the like on the insulating substrate 10. Wiring is formed. The gate wiring is connected to the scan signal line or the gate line 22 extending in the horizontal direction and the gate line 22 and the gate pad 24 and the gate which receive the scan signal from the outside and transmit the scan signal to the gate line 22. A gate electrode 26 of the thin film transistor that is part of the line 22.

기판(10) 위에는 또한 게이트 배선과 동일한 물질로 이루어진 공통 전극 배선이 형성되어 있다. 공통 전극 배선은 게이트선(22)과 평행하게 가로 방향으로 뻗어 있는 공통 전극선(27)과 공통 전극선(27)의 세로 방향 분지인 공통 전극(28)을 포함하며, 도시하지는 않았지만, 공통 전극선(27)의 끝에 형성되어 공통 전극 신호를 인가 받아 공통 전극선(27)으로 전달하는 공통 전극선 패드도 게이트 패드(24)와 거의 동일한 형태로 형성되어 있다.On the substrate 10 is also formed a common electrode wiring made of the same material as the gate wiring. The common electrode wiring includes a common electrode line 27 extending in the horizontal direction in parallel with the gate line 22 and a common electrode 28 that is a vertical branch of the common electrode line 27, but is not illustrated, but the common electrode line 27 is shown. The common electrode line pads formed at the end of the s) to receive the common electrode signal and transmit the common electrode signal to the common electrode line 27 are also formed in substantially the same shape as the gate pad 24.

게이트 배선(22, 24, 26) 및 공통 전극 배선(27, 28) 위에는 질화규소 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 공통 전극 배선(27, 28)을 덮고 있다.A gate insulating film 30 made of silicon nitride is formed on the gate wirings 22, 24, 26 and the common electrode wirings 27, 28 to form the gate wirings 22, 24, 26 and the common electrode wirings 27, 28. Covering.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체층 패턴(42)이 형성되어 있으며, 반도체층 패턴(42) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 또는 실리사이드 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56)이 형성되어 있다.A semiconductor layer pattern 42 made of a semiconductor such as hydrogenated amorphous silicon is formed on the gate insulating layer 30, and the semiconductor layer pattern 42 is heavily doped with n-type impurities such as phosphorus (P). An ohmic contact layer pattern or intermediate layer patterns 55 and 56 made of amorphous silicon or silicide are formed.

접촉층 패턴(55, 56) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선(62, 64, 65, 66, 68, 69)이 형성되어 있다. 데이터 배선은 먼저, 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함한다. 데이터 배선은 또한 데이터선부와 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함하며, 드레인 전극(66)이 연장되어 공통 전극선(27)과 평행한 화소 전극선(69)과 그 분지이며 공통 전극(28)에 평행한 화소 전극(68)을 포함한다. 화소 전극(68)과 공통 전극(28)은 교대로 배치되어 전기장을 형성하며, 화소 전극(68)은 게이트 절연막(30)을 사이에 두고 공통 전극선(27)과 중첩되어 유지 축전기를 이룰 수도 있다.On the contact layer patterns 55 and 56, data lines 62, 64, 65, 66, 68 and 69 made of a conductive material such as Mo or MoW alloy, Cr, Al or Al alloy and Ta are formed. First, the data line is a branch of the data line 62 formed in the vertical direction, the data pad 64 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And a data line portion formed of the source electrode 65 of the thin film transistor. The data wiring also includes a drain electrode 66 of the thin film transistor, which is separated from the data line portion and located opposite to the source electrode 65 with respect to the gate electrode 26, and the drain electrode 66 extends so that the common electrode line ( A pixel electrode line 69 in parallel with the 27 and a branch thereof and a pixel electrode 68 in parallel with the common electrode 28. The pixel electrode 68 and the common electrode 28 are alternately disposed to form an electric field, and the pixel electrode 68 may form a storage capacitor by overlapping the common electrode line 27 with the gate insulating layer 30 therebetween. .

데이터 배선(62, 64, 65, 66, 68, 69)도 게이트 배선(22, 24, 26)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.The data lines 62, 64, 65, 66, 68, and 69 may be formed in a single layer like the gate lines 22, 24, and 26, but may also be formed in a double layer or a triple layer. Of course, when forming more than two layers, it is preferable that one layer is made of a material having a low resistance and the other layer is made of a material having good contact properties with other materials.

한편, 접촉층 패턴(55, 56)은 데이터 배선(62, 64, 65, 66, 68, 69)과 동일한 모양을 가지며 그 하부의 반도체층 패턴(42)과 그 상부의 데이터 배선(62, 64, 65, 66)의 접촉 저항을 낮추어 주는 역할을 한다. 반도체층 패턴(42)은 데이터 배선(62, 64, 65, 66, 68, 69) 및 접촉층 패턴(55, 56)과 거의 동일한 모양을 가지지만, 소스 전극(65)과 드레인 전극(66)의 사이에도 형성되어 있는 점이 다르다.On the other hand, the contact layer patterns 55 and 56 have the same shape as the data lines 62, 64, 65, 66, 68, and 69, and the semiconductor layer pattern 42 below and the data lines 62 and 64 above them. , 65, 66) to lower the contact resistance. The semiconductor layer pattern 42 has almost the same shape as the data lines 62, 64, 65, 66, 68, 69 and the contact layer patterns 55 and 56, but the source electrode 65 and the drain electrode 66. It is different in that it is formed.

데이터 배선(62, 64, 65, 66, 68, 69)과 이 데이터 배선으로 덮이지 않은 반도체층 패턴(42) 및 게이트 절연막(30)은 보호막(80)으로 덮여 있으나, 보호막(80)은 반도체층 패턴(42) 중에서 적어도 소스 전극(65)과 드레인 전극(66) 사이에 위치하는 채널 부분을 덮어 보호하면 된다. 한편, 보호막(80)은 데이터선(62) 및 데이터 패드(64)위에 다수의 접촉 구멍(82, 84)을 가지고 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(83)을 가지고 있다. 여기에서 보호막(80)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다.The data wirings 62, 64, 65, 66, 68, 69 and the semiconductor layer pattern 42 and the gate insulating film 30 which are not covered by the data wirings are covered with the protective film 80, but the protective film 80 is a semiconductor. It is sufficient to cover and protect the channel portion located between at least the source electrode 65 and the drain electrode 66 in the layer pattern 42. Meanwhile, the passivation layer 80 has a plurality of contact holes 82 and 84 on the data line 62 and the data pad 64, and a contact hole 83 exposing the gate pad 24 together with the gate insulating film 30. Has) The protective film 80 may be formed of an organic insulating material such as silicon nitride or acrylic.

보호막(80) 위에는 도전 물질로 이루어진 도전체 패턴(72, 73, 74, 75, 76)이 형성되어 있다. 도전체 패턴은 데이터선(62)을 덮고 있는 보조 데이터선(72)과 데이터 패드(64)를 덮고 있는 보조 데이터 패드(74)를 포함하며, 게이트 패드(24) 바로 위에 형성되어 게이트 패드(24)를 덮는 보조 게이트 패드(73)도 포함한다.Conductor patterns 72, 73, 74, 75, and 76 made of a conductive material are formed on the passivation layer 80. The conductor pattern includes an auxiliary data line 72 covering the data line 62 and an auxiliary data pad 74 covering the data pad 64 and is formed directly on the gate pad 24 to form the gate pad 24. ) Also includes an auxiliary gate pad 73.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 21a 내지 도 23c와 앞서의 도 18 내지 도 20을 참고로 하여 상세히 설명한다.Next, a method of manufacturing a substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 21A to 23C and FIGS. 18 to 20.

먼저, 도 21a 내지 21c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선과 공통 전극선(27), 공통 전극선 패드(도시하지 않음) 및 공통 전극(28)을 포함하는 공통 전극 배선을 형성한다.First, as illustrated in FIGS. 21A to 21C, a conductive layer such as a metal is deposited to a thickness of 1,000 kPa to 3,000 kPa by a sputtering method, and first, dry or wet etch using a mask to form a gate on the substrate 10. A gate wiring including a line 22, a gate pad 24, and a gate electrode 26 and a common electrode wiring including a common electrode line 27, a common electrode line pad (not shown), and a common electrode 28 are formed. do.

다음, 도 22a 및 22c에 도시한 바와 같이, 게이트 절연막, 반도체층 및 접촉층을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 계속하여 스퍼터링 등의 방법으로 금속층을 1,500 Å 내지 3,000 Å의 두께로 증착한다. 이어, 제2 마스크를 사용하여 금속층, 접촉층과 반도체층을 감광막을 이용하여 사진 식각하여 데이터 배선(62, 64, 65, 66, 68, 69)과 그 하부의 접촉층 패턴(55, 56) 및 반도체층 패턴(42)을 형성한다. 이때, 반도체층 패턴(42)은 데이터 배선(62, 64, 65, 66, 68, 69)으로 덮여 있는 부분과 소스 전극(65)과 드레인 전극(66) 사이의 노출된 채널 부분만이 남고 다른 부분은 모두 제거되어야 하는데 이를 위해서는 채널 부분의 감광막의 두께를 데이터 배선 위의 감광막의 두께보다 작게 하여야 한다. 이는 마스크에서 채널 부분의 투과율이 다른 부분의 투과율보다 낮게 함으로써 가능하다.Next, as shown in FIGS. 22A and 22C, the gate insulating film, the semiconductor layer, and the contact layer are continuously deposited to a thickness of 1,500 kV to 5,000 kPa, 500 kV to 1,500 kPa, and 300 kPa to 600 kPa using chemical vapor deposition. Subsequently, a metal layer is deposited to a thickness of 1,500 kPa to 3,000 kPa by a method such as sputtering. Subsequently, the metal layer, the contact layer and the semiconductor layer are photo-etched using the photoresist layer using the second mask to form the data lines 62, 64, 65, 66, 68, and 69 and the contact layer patterns 55 and 56 thereunder. And a semiconductor layer pattern 42. At this time, the semiconductor layer pattern 42 has only the portion covered with the data lines 62, 64, 65, 66, 68, and 69, and only the exposed channel portion between the source electrode 65 and the drain electrode 66. All of the parts must be removed. For this purpose, the thickness of the photoresist film of the channel part must be smaller than the thickness of the photoresist film on the data line. This is possible by making the transmittance of the channel portion in the mask lower than that of the other portions.

이와 같이, 부분에 따라 두께가 다른 감광막 패턴을 형성한 후에는 이를 식각 마스크로 하여 하부의 막들을 식각한다. 먼저, 금속층 중 노출된 부분을 습식 식각 등의 방법으로 식각하여 제거한다. 채널부의 얇은 감광막과 데이터 배선 부분을 제외한 다른 부분의 노출된 접촉층 및 그 하부의 반도체층을 건식 식각으로 동시에 제거한다. 그러면 채널부에서는 금속층이 드러나고 다른 부분에서는 게이트 절연막(30)이 드러나며 데이터 배선 부분 위의 두꺼운 감광막은 그 두께가 약간 줄어든다. 이어 채널부의 금속층을 습식 식각하여 하부의 접촉층을 노출시킨 후 노출된 접촉층을 건식 식각하여 제거함으로써 패턴을 완성한다.As such, after forming the photoresist pattern having different thicknesses according to portions, the lower layers are etched using this as an etching mask. First, the exposed portion of the metal layer is removed by etching by wet etching or the like. The thin photoresist layer of the channel portion and the exposed contact layer except for the data wiring portion and the semiconductor layer underneath are simultaneously removed by dry etching. Then, the metal layer is exposed in the channel portion, the gate insulating layer 30 is exposed in the other portion, and the thickness of the thick photoresist layer on the data wiring portion is slightly reduced. Subsequently, the metal layer of the channel part is wet etched to expose the lower contact layer, and then the exposed contact layer is dry etched to remove the pattern.

다음, 도 23a 내지 도 23b에 도시한 바와 같이, 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(80)을 적층한 후 제3 마스크를 이용하여 게이트 절연막(30)과 함께 패터닝한다. 이 때, 게이트 패드(24) 및 데이터 패드(64)와 데이터선(62)의 일부가 드러나도록 패터닝해야 한다.Next, as shown in FIGS. 23A to 23B, silicon nitride is deposited by a CVD method or spin-coated an organic insulating material to deposit a protective film 80 having a thickness of 3,000 Å or more, and then a gate insulating film (eg, a third mask) is used. And pattern it together. At this time, the gate pad 24, the data pad 64, and the data line 62 must be patterned to expose the portion.

마지막으로 400 Å 내지 500 Å 두께의 도전체층을 스퍼터링 등의 방법으로 증착하고 제4 마스크를 사용하여 패터닝하여, 도 18 내지 도 20과 같은 구조의 도전체 패턴(72, 73, 74)을 형성함으로써 박막 트랜지스터를 완성한다.Finally, a conductor layer having a thickness of 400 kHz to 500 kHz is deposited by sputtering or the like, and patterned by using a fourth mask to form conductor patterns 72, 73, and 74 having a structure as shown in FIGS. Complete the thin film transistor.

이상에서와 같이 제3 실시예에서는 박막 트랜지스터의 반도체층 패턴을 데이터 배선(62, 64, 65, 66, 68, 69)과 함께 하나의 마스크를 사용하여 형성함으로써, 마스크 수의 줄인다.As described above, in the third embodiment, the semiconductor layer pattern of the thin film transistor is formed by using one mask together with the data lines 62, 64, 65, 66, 68, and 69, thereby reducing the number of masks.

이상에서와 같이 본 발명은 박막의 새로운 사진 식각 방법을 통하여 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정 수를 줄이고, 공정을 단순화하여 제조 원가를 낮추고 수율도 높여준다. 또한, 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 가질 수 있도록 한다.As described above, the present invention reduces the manufacturing process number of the thin film transistor substrate for a liquid crystal display device through a new photolithography method of the thin film, and simplifies the process to lower the manufacturing cost and increase the yield. In addition, it is possible to etch a large area to different depths while having a uniform etching depth for one etching depth.

Claims (16)

화면 표시부와 주변부를 포함하는 기판 위에 상기 화면 표시부의 게이트선 및 게이트 전극과 상기 주변부의 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate line including a gate line and a gate electrode of the screen display unit and a gate pad of the peripheral unit on a substrate including a screen display unit and a peripheral unit; 상기 게이트 배선 위에 게이트 절연막 패턴을 형성하는 단계,Forming a gate insulating layer pattern on the gate wiring; 상기 게이트 절연막 패턴 위에 반도체층 패턴을 형성하는 단계,Forming a semiconductor layer pattern on the gate insulating layer pattern; 상기 반도체층 패턴 위에 접촉층 패턴을 형성하는 단계,Forming a contact layer pattern on the semiconductor layer pattern, 상기 접촉층 패턴 위에 상기 화면 표시부의 데이터선과 소스 및 드레인 전극과 상기 주변부의 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,Forming a data line on the contact layer pattern, the data line including a data line, a source and a drain electrode, and a data pad of the peripheral part; 채널 보호막 패턴을 형성하는 단계, 그리고Forming a channel passivation pattern, and 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode 를 포함하며,Including; 상기 게이트 절연막 패턴 형성 단계에서 상기 화면 표시부를 패터닝하기 위한 제1 광마스크와 상기 제1 광마스크와 투과율이 다르며 상기 주변부를 패터닝하기 제2 광마스크를 이용하여 노광하며,In the gate insulating film pattern forming step, a first photomask for patterning the screen display unit and a first photomask are different from each other in transmittance, and are exposed using a second photomask for patterning the peripheral portion. 상기 게이트 절연막 패턴은 상기 데이터 배선, 상기 반도체층 패턴 및 상기 접촉층 패턴과 함께 한 번의 사진 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming the gate insulating film pattern together with the data line, the semiconductor layer pattern, and the contact layer pattern in a single photolithography process. 제1항에서,In claim 1, 상기 게이트 절연막 패턴은 양성 감광막을 이용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the gate insulating film pattern is formed using a positive photosensitive film. 제2항에서,In claim 2, 상기 제1 광마스크의 투과율은 상기 제2 광마스크의 투과율의 20 % 내지 60 %인 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The transmittance of the first photomask is 20% to 60% of the transmittance of the second photomask. 제1항에서,In claim 1, 상기 제1 및 제2 광마스크는 각각 기판과 상기 기판 위에 형성되어 있는 불투명한 패턴층과 적어도 상기 패턴층으로 덮여 있지 않은 상기 기판 위에 형성되어 있는 펠리클을 포함하며, 상기 제1 및 제2 광마스크의 투과율 차이는 상기 제1 및 제2 광마스크의 펠리클의 투과율을 조절함으로써 조절되는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The first and second photomasks each include a substrate, an opaque pattern layer formed on the substrate, and a pellicle formed on the substrate not covered with at least the pattern layer, wherein the first and second photomasks The transmittance difference of is controlled by controlling the transmittance of the pellicle of the first and second photomasks. 제1항에서,In claim 1, 상기 제1 및 제2 광마스크는 하나의 마스크를 이루며 상기 마스크는 기판과 상기 기판 위에 형성되어 있는 제1 패턴층과 상기 기판 위에 형성되어 있으며 상기 제1 패턴층과 높이가 다른 제2 패턴층을 포함하며, 상기 제1 및 제2 광마스크의 투과율 차이는 상기 제1 및 제2 패턴층의 높이차로 인하여 생기는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The first and second photomasks form a mask, and the mask includes a substrate, a first pattern layer formed on the substrate, and a second pattern layer formed on the substrate and having a different height from the first pattern layer. And a difference in transmittance between the first and second photomasks due to a height difference between the first and second pattern layers. 제1항에서,In claim 1, 상기 제1 및 제2 광마스크의 투과율 차이는 상기 노광에 사용되는 광원의 분해능 이하의 크기를 가지는 슬릿이나 격자 모양의 미세 패턴을 형성함으로써 조절하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the difference in transmittance between the first and second photomasks is controlled by forming a slit or a lattice-like fine pattern having a size equal to or less than the resolution of the light source used for the exposure. 화면 표시부와 주변부를 포함하는 기판 위에 상기 화면 표시부의 게이트선 및 게이트 전극과 상기 주변부의 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate line including a gate line and a gate electrode of the screen display unit and a gate pad of the peripheral unit on a substrate including a screen display unit and a peripheral unit; 상기 게이트 배선 위에 게이트 절연막, 반도체층, 접촉층 및 금속층을 연속하여 증착하는 단계,Continuously depositing a gate insulating film, a semiconductor layer, a contact layer, and a metal layer on the gate wiring; 상기 금속층 위에 감광막을 도포하는 단계,Applying a photoresist film on the metal layer; 상기 화면 표시부를 패터닝하기 위한 제1 광마스크와 상기 제1 마스크와 투과율이 다르며 상기 주변부를 형성하기 위한 제2 광마스크를 이용하여 상기 감광막을 노광하는 단계,Exposing the photosensitive film using a first photomask for patterning the screen display unit and a second photomask having a transmittance different from that of the first mask and forming the peripheral portion; 상기 감광막을 현상하여 두께가 다른 감광막 패턴을 형성하는 단계,Developing the photoresist to form a photoresist pattern having a different thickness; 한 번의 사진 공정을 통하여 상기 금속층 및 그 하부의 상기 접촉층과 상기 반도체층을 패터닝하여 금속층 패턴, 1차 접촉층 패턴 및 반도체층 패턴을 형성함과 동시에 상기 주변부의 상기 게이트 절연막을 식각하여 상기 게이트 패드를 드러내는 패터닝 단계,Patterning the metal layer, the contact layer and the semiconductor layer under the single photo process to form a metal layer pattern, a primary contact layer pattern and a semiconductor layer pattern, and simultaneously etching the gate insulating layer of the peripheral part to form the metal layer pattern. Patterning steps to expose the pads, 도전체층을 적층하는 단계,Laminating the conductor layer, 상기 도전체층을 사진 식각하여 상기 금속층 패턴의 일부를 덮는 화소 전극과 상기 금속층 패턴의 다른 일부를 덮고 상기 게이트 전극에 대하여 상기 화소 전극의 맞은 편에 위치하며 상기 화소 전극과 분리되어 있는 도전체층 패턴을 형성하는 단계,A photolithography of the conductor layer to cover a portion of the metal layer pattern, and a conductive layer pattern covering the other portion of the metal layer pattern and positioned opposite to the pixel electrode with respect to the gate electrode and separated from the pixel electrode. Forming step, 상기 화소 전극과 상기 도전체층 패턴의 사이에 위치한 상기 금속층 패턴 및 그 하부의 1차 접촉층 패턴을 제거하여 데이터선, 데이터 패드, 소스 및 드레인 전극을 포함하는 데이터 배선 및 그 하부의 2차 접촉층 패턴을 형성하는 단계,A data line including a data line, a data pad, a source and a drain electrode, and a second contact layer thereunder, by removing the metal layer pattern and a lower first contact layer pattern disposed between the pixel electrode and the conductor layer pattern. Forming a pattern, 보호막을 형성하는 단계Forming a protective film 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a. 제7항에서,In claim 7, 상기 감광막 패턴은 상기 화면 표시부와 상기 금속층 패턴의 상부에만 형성되어 있으며, 상기 감광막 패턴의 두께는 상기 금속층 패턴의 상부에서보다 상기 금속층 패턴 이외의 상기 화면 표시부 부분에서 얇으며,The photoresist pattern is formed only on the screen display part and the metal layer pattern, and the thickness of the photoresist pattern is thinner on the screen display part other than the metal layer pattern than on the upper part of the metal layer pattern, 상기 패터닝 단계는,The patterning step, 상기 주변부의 노출된 금속층을 제거하여 접촉층을 드러내는 단계,Removing the exposed metal layer of the periphery to expose the contact layer, 상기 감광막 패턴과 상기 접촉층과 반도체층을 동시에 식각할 수 있는 식각 방법을 사용하여 상기 화면 표시부의 얇은 감광막을 제거하고 그 아래의 상기 금속층을 드러내는 단계,Removing the thin photoresist layer of the screen display unit and exposing the metal layer thereunder using an etching method capable of simultaneously etching the photoresist pattern, the contact layer and the semiconductor layer; 상기 화면 표시부의 노출된 상기 금속층을 제거하여 접촉층을 드러내는 단계,Exposing the contact layer by removing the exposed metal layer of the screen display unit; 상기 접촉층과 반도체층과 게이트 절연막을 동시에 식각할 수 있는 식각 방법을 사용하여 상기 주변부의 상기 게이트 패드를 드러냄과 동시에 상기 화면 표시부의 노출된 접촉층과 그 아래의 반도체층을 제거하는 단계Exposing the gate pad of the periphery of the periphery and removing the exposed contact layer and the underlying semiconductor layer of the screen display unit by using an etching method capable of simultaneously etching the contact layer, the semiconductor layer and the gate insulating film. 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a. 제7항에서,In claim 7, 상기 보호막은 상기 화소 전극을 노출시키는 개구부를 가지고 있는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And said protective film has an opening for exposing said pixel electrode. 제9항에서,In claim 9, 상기 도전체층 패턴은 상기 데이터선을 덮는 보조 데이터선, 상기 데이터 패드를 덮는 보조 데이터 패드 및 상기 게이트 패드를 덮는 보조 게이트 패드를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The conductive layer pattern may include an auxiliary data line covering the data line, an auxiliary data pad covering the data pad, and an auxiliary gate pad covering the gate pad. 제10항에서,In claim 10, 상기 보호막은 상기 보조 게이트 패드 및 상기 보조 데이터 패드를 노출시키는 개구부를 가지고 있는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the passivation layer has an opening through which the auxiliary gate pad and the auxiliary data pad are exposed. 제7항에서,In claim 7, 상기 기판 위에 상기 화소 전극과 함께 전기장을 형성하는 공통 전극을 포함하는 공통 전극 배선을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming a common electrode wiring including a common electrode on the substrate, the common electrode forming an electric field together with the pixel electrode. 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선과 공통 전극을 포함하는 공통 전극 배선을 형성하는 단계,Forming a common wiring including a common electrode and a gate wiring including a gate line and a gate electrode connected to the insulating substrate, 상기 게이트 배선 및 공통 전극 배선을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating film covering the gate wiring and the common electrode wiring; 상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계,Forming a semiconductor pattern on the gate insulating layer; 상기 반도체 패턴 위에 저항성 접촉층 패턴을 형성하는 단계,Forming an ohmic contact layer pattern on the semiconductor pattern; 상기 접촉층 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계,Forming a data line formed on the contact layer and separated from each other and including a source electrode and a drain electrode made of the same layer, and a data line connected to the source electrode; 상기 드레인 전극의 일부를 제외한 상기 데이터 배선을 덮는 보호막 패턴을 형성하는 단계,Forming a protective film pattern covering the data line except a part of the drain electrode; 상기 드레인 전극과 연결되어 상기 공통 전극과 함께 전기장을 생성하는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode to generate an electric field together with the common electrode; 를 포함하며,Including; 상기 소스 및 드레인 전극의 분리는 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 상기 감광막 패턴은 상기 소스 전극 및 드레인 전극 사이에 위치하며 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 두께를 가지는 제2 부분 및 두께가 없는 제3 부분을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Separation of the source and drain electrodes is performed through a photolithography process using a photoresist pattern, wherein the photoresist pattern is positioned between the source electrode and the drain electrode and has a first portion having a first thickness and a thickness thicker than the first thickness. A method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a second portion having a third portion and a thicknessless portion. 제13항에서,In claim 13, 상기 데이터 배선과 상기 접촉층 패턴 및 상기 반도체 패턴을 하나의 마스크를 사용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the data line, the contact layer pattern, and the semiconductor pattern are formed using one mask. 제14항에서,The method of claim 14, 상기 게이트 절연막, 상기 반도체 패턴, 상기 접촉층 패턴 및 상기 데이터 배선의 형성 단계는,The forming of the gate insulating film, the semiconductor pattern, the contact layer pattern, and the data wiring may include 상기 게이트 절연막, 반도체층, 접촉층 및 금속층을 증착하는 단계,Depositing the gate insulating film, the semiconductor layer, the contact layer, and the metal layer, 상기 금속층 위에 감광막을 도포하는 단계,Applying a photoresist film on the metal layer; 상기 감광막을 상기 마스크를 통하여 노광하는 단계,Exposing the photosensitive film through the mask; 상기 감광막을 현상하여 상기 제2 부분이 상기 데이터 배선의 상부에 위치하도록 상기 감광막 패턴을 형성하는 단계,Developing the photoresist to form the photoresist pattern such that the second portion is located above the data line; 상기 제3 부분 아래의 상기 금속층과 그 하부의 접촉층 및 반도체층, 상기 제1 부분과 그 아래의 상기 금속층 및 접촉층, 그리고 상기 제2 부분의 일부 두께를 식각하여 상기 금속층, 상기 접촉층, 상기 반도체층으로 각각 이루어진 상기 데이터 배선, 상기 접촉층 패턴, 상기 반도체 패턴을 형성하는 단계,Etching the metal layer below the third portion and a contact layer and semiconductor layer below it, the metal layer and contact layer below the first portion and below, and a partial thickness of the second portion to etch the metal layer, the contact layer, Forming the data line, the contact layer pattern, and the semiconductor pattern each of the semiconductor layers; 상기 감광막 패턴을 제거하는 단계Removing the photoresist pattern 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a. 제15항에서,The method of claim 15, 상기 데이터 배선, 상기 접촉층 패턴, 상기 반도체 패턴의 형성 단계는,Forming the data line, the contact layer pattern, and the semiconductor pattern, 상기 제3 부분 아래의 상기 금속층을 습식 또는 건식 식각하여 상기 접촉층을 노출시키는 단계,Wet or dry etch the metal layer below the third portion to expose the contact layer, 상기 제3 부분 아래의 접촉층 및 그 아래의 상기 반도체층을 상기 제1 부분과 함께 건식 식각하여 상기 제3 부분 아래의 상기 게이트 절연막과 상기 제1 부분 아래의 상기 금속층을 노출시킴과 동시에 상기 반도체층으로 이루어진 상기 반도체 패턴을 완성하는 단계,The semiconductor layer underneath the third portion and the semiconductor layer under the third portion are dry etched together with the first portion to expose the gate insulating film under the third portion and the metal layer under the first portion while simultaneously exposing the semiconductor. Completing the semiconductor pattern composed of layers, 상기 제1 부분 아래의 상기 금속층과 그 아래의 상기 접촉층을 식각하여 제거함으로써 상기 데이터 배선과 상기 접촉층 패턴을 완성하는 단계Completing the data line and the contact layer pattern by etching and removing the metal layer under the first portion and the contact layer thereunder. 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869653B1 (en) * 2000-03-16 2008-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Liquid crystal display device
KR100872494B1 (en) * 2002-12-31 2008-12-05 엘지디스플레이 주식회사 manufacturing method of array substrate for liquid crystal display device
KR100904527B1 (en) * 2008-11-21 2009-06-25 엘지디스플레이 주식회사 Manufacturing method of array substrate for liquid crystal display device
US8465994B2 (en) 2004-03-04 2013-06-18 Samsung Display Co., Ltd. Method for fabricating active-matrix display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100518A (en) * 1987-10-14 1989-04-18 Hitachi Ltd Manufacture of active matrix substrate
JPH06289589A (en) * 1993-03-31 1994-10-18 Toppan Printing Co Ltd Phase shift mask, its manufacturing method and blank used therefor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869653B1 (en) * 2000-03-16 2008-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Liquid crystal display device
KR100892575B1 (en) * 2000-03-16 2009-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 A method of manufacturing a liquid crystal display device
US9298056B2 (en) 2000-03-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
KR100872494B1 (en) * 2002-12-31 2008-12-05 엘지디스플레이 주식회사 manufacturing method of array substrate for liquid crystal display device
US7525630B2 (en) 2002-12-31 2009-04-28 Lg Display Co., Ltd. Method of manufacturing array substrate for liquid crystal display device
US7760318B2 (en) 2002-12-31 2010-07-20 Lg Display Co., Ltd. Method of manufacturing array substrate for liquid crystal display device with gate pad terminal acting as etching mask
US8465994B2 (en) 2004-03-04 2013-06-18 Samsung Display Co., Ltd. Method for fabricating active-matrix display device
KR100904527B1 (en) * 2008-11-21 2009-06-25 엘지디스플레이 주식회사 Manufacturing method of array substrate for liquid crystal display device

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