KR100543042B1 - a manufacturing method of a thin film transistor panel for liquid crystal displays - Google Patents

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Abstract

화면 표시부와 주변부를 포함하는 기판 위에 화면 표시부의 게이트선 및 게이트 전극과 주변부의 게이트 패드를 포함하는 게이트 배선을 ITO 또는 IZO와의 접촉 특성이 좋은 하부 금속막과 저저항 상부 금속막의 이중막 구조로 형성하고, 게이트 절연막, 반도체층, 접촉층을 연속 증착한다. 이어, ITO 또는 IZO와의 접촉 특성이 좋은 하부 데이터 금속막과 저저항 상부 데이터 금속막을 연속 증착한 다음, 상부 및 하부 데이터 금속막과 접촉층을 패터닝하여 화면 표시부의 데이터선 및 소스/드레인 전극과 주변부의 데이터 패드를 포함하는 데이터 배선, 그리고 그 하부의 접촉층 패턴을 형성한다. 보호막을 증착한 후, 그 위에 감광막을 도포한 다음에, 화면 표시부의 투과율과 주변부의 투과율이 다른 하나 이상의 마스크를 이용하여 감광막을 노광·현상하여 부분에 따라 두께가 다른 감광막 패턴을 형성한다. 여기에서 화면 표시부의 감광막 패턴은 두께가 얇은 부분과 두꺼운 부분으로 이루어지며, 주변부의 감광막 패턴을 두께가 두꺼운 부분과 없는 부분으로 이루어진다. 건식 식각 방법을 사용하여, 주변부에서는 감광막이 없는 부분, 즉 게이트 패드 위의 보호막, 반도체층, 게이트 절연막과 데이터 패드 위의 보호막을 제거함과 동시에 화면 표시부에서는 감광막이 두꺼운 부분, 즉 드레인 전극 일부를 제외한 데이터 배선을 덮는 부분과 소스 및 드레인 전극 사이를 덮는 부분의 보호막을 남겨두고 나머지 부분의 얇은 감광막과 그 하부의 보호막 및 반도체층을 제거한다. 이어, 건식 또는 습식 식각 방법으로, 드레인 전극의 상부 데이터 금속막, 데이터 패드의 상부 데이터 금속막 및 게이트 패드의 상부 금속막을 제거한다. 마지막으로, ITO 또는 IZO로 화소 전극과 보조 게이트 패드 및 보조 데이터 패드를 형성한다.On the substrate including the screen display unit and the periphery, a gate line including the gate line and the gate electrode of the screen display unit and the gate pad of the periphery is formed of a double layer structure of a lower metal film having a good contact characteristic with ITO or IZO and a low resistance upper metal film. The gate insulating film, the semiconductor layer, and the contact layer are successively deposited. Subsequently, the lower data metal film and the low-resistance upper data metal film having good contact characteristics with ITO or IZO are successively deposited, and then the upper and lower data metal films and the contact layer are patterned to form data lines, source / drain electrodes, and peripheral parts of the screen display. The data wirings including the data pads of the substrates and the contact layer patterns under the wirings are formed. After the deposition of the protective film, the photosensitive film is applied thereon, and then the photosensitive film is exposed and developed using one or more masks having different transmittances of the screen display portion and transmittance of the peripheral portion to form a photosensitive film pattern having a different thickness depending on the portion. Here, the photoresist pattern of the screen display unit is formed of a thin portion and a thick portion, and the photoresist pattern of the peripheral portion is formed of a thick portion and a non-thick portion. By using the dry etching method, the portion of the photosensitive film is not removed at the periphery, that is, the protective film on the gate pad, the semiconductor layer, the gate insulating film and the data pad is removed, and at the same time, the screen display part has a thick photosensitive film, i.e., a portion of the drain electrode. The protective film on the portion covering the data wiring and the portion between the source and drain electrodes is left, and the thin photoresist film on the remaining portion and the protective film and semiconductor layer underneath are removed. Next, the upper data metal film of the drain electrode, the upper data metal film of the data pad, and the upper metal film of the gate pad are removed by a dry or wet etching method. Finally, the pixel electrode, the auxiliary gate pad, and the auxiliary data pad are formed of ITO or IZO.

4매 마스크, 감광막, 저저항 배선, IZO, ITO, 건식, 습식 식각, 애싱4-sheet mask, photoresist, low resistance wiring, IZO, ITO, dry, wet etching, ashing

Description

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법{a manufacturing method of a thin film transistor panel for liquid crystal displays}A manufacturing method of a thin film transistor panel for liquid crystal displays

도 1은 본 발명의 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하기 위한 기판을 영역을 구분하여 도시한 도면이고,1 is a diagram illustrating regions of a substrate for manufacturing a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따라 하나의 액정 표시 장치용 박막 트랜지스터 기판의 형성된 소자 및 배선을 개략적으로 도시한 배치도이고,FIG. 2 is a layout view schematically illustrating elements and wirings formed in one thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도로서, 도 2에서 하나의 화소와 패드들을 중심으로 확대한 도면이고,3 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention, and is an enlarged view of one pixel and pads in FIG. 2.

도 4 및 도 5는 도 3에 도시한 박막 트랜지스터 기판을 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ'선을 따라 잘라 도시한 단면도이고,4 and 5 are cross-sectional views of the thin film transistor substrate shown in FIG. 3 taken along lines IV-IV 'and V-V'.

도 6a는 본 발명의 제1 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,6A is a layout view of a thin film transistor substrate in a first step of manufacturing according to the first embodiment of the present invention;

도 6b 및 6c는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도이고,6B and 6C are cross-sectional views taken along lines IVb-IVb 'and IVc-IVc' in FIG. 4A, respectively.

도 7a는 도 6a 내지 6c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,FIG. 7A is a layout view of a thin film transistor substrate in the following steps of FIGS. 6A to 6C;

도 7b 및 7c는 각각 도 7a에서 Ⅶb-Ⅶb' 선 및 Ⅶc-Ⅶc' 선을 따라 잘라 도 시한 단면도이고,7B and 7C are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 7A, respectively;

도 8a는 도 7a 내지 7c 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,FIG. 8A is a layout view of a thin film transistor substrate in the following steps of FIGS. 7A to 7C;

도 8b 및 8c는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도이고,8B and 8C are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively;

도 9a 및 도 9b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 8b 및 도 8c의 구조를 완성하기 위한 구체적 공정의 첫 단계에서의 단면도이고, 9A and 9B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively, and are cross-sectional views at the first stage of a specific process for completing the structures of FIGS. 8B and 8C.

도 10a 및 10b, 도 11a 및 11b와 도 12은 각각 도 8a 내지 8c의 단계에서 사용되는 광마스크의 구조를 도시한 단면도이고,10A and 10B, FIGS. 11A and 11B and 12 are cross-sectional views illustrating the structure of the photomask used in the steps of FIGS. 8A to 8C, respectively.

도 13a 및 13b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 9a 및 도 9b 다음 단계에서의 단면도이며,13A and 13B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively, and are cross-sectional views at the next steps of FIGS. 9A and 9B.

도 14a 및 14b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 13a 및 도 13a 다음 단계에서의 단면도이고,14A and 14B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' of FIG. 8A, respectively, and are cross-sectional views of the next steps of FIGS. 13A and 13A,

도 15a 및 15b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 14a 및 도 14a 다음 단계에서의 단면도이고,15A and 15B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively, and are cross-sectional views at the next steps of FIGS. 14A and 14A,

도 16a 및 16b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 15a 및 도 15a 다음 단계에서의 단면도이고,16A and 16B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively, and are cross-sectional views at the next steps of FIGS. 15A and 15A;

도 17a 및 17b는 각각 도 8a에서 Ⅷb-Ⅷb' 선 및 Ⅷc-Ⅷc' 선을 따라 잘라 도시한 단면도로서, 도 16a 및 도 16a 다음 단계에서의 단면도이고,17A and 17B are cross-sectional views taken along the lines 'b-'b' and 'c-'c' in FIG. 8A, respectively, and are cross-sectional views of the next steps of FIGS. 16A and 16A;

도 18 내지 도 23는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 나타낸 단면도이고,18 to 23 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second exemplary embodiment of the present invention in a process sequence.

도 24 내지 도 29는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 나타낸 단면도이다.24 to 29 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a third embodiment of the present invention according to a process sequence.

본 발명은 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor substrate for a liquid crystal display device.

일반적으로 액정 표시 장치는 두 장의 기판으로 이루어지며, 이 기판 중 하나 또는 양쪽 모두에 전기장을 발생시키는 두 종류의 전극이 형성되어 이들 전극에 인가되는 전압을 조절함으로써 화상을 표시하는 장치이다.In general, a liquid crystal display device is composed of two substrates, and two or more kinds of electrodes for generating an electric field are formed on one or both of the substrates to display an image by adjusting a voltage applied to the electrodes.

두 장의 기판 중에서 액정 표시 장치용 박막트랜지스터 기판은 본 발명자의 대한민국 특허출원 제95-189호에서와 같이, 기판 위에 형성되어 있는 박막 트랜지스터와 이에 의하여 제어되는 화소 전극을 기본 구조로 한다.Among the two substrates, the thin film transistor substrate for a liquid crystal display device has a basic structure of a thin film transistor formed on the substrate and a pixel electrode controlled thereby, as in the present inventors patent application No. 95-189.

이 특허출원에서와 같이 박막 트랜지스터 기판은 여러 층에 걸친 박막의 성막 및 사진 식각 공정을 통하여 제조한다. 제95-189호에서의 사진 식각 공정은 감광막을 두 부분, 즉 빛에 조사되는 부분과 그렇지 아니한 부분으로 나누어 노광시킨 후 현상하는 일반적인 방법으로 실시하기 때문에, 감광막이 아예 없거나 일정한 두께로 존재하며, 이에 따라 식각 깊이도 일정하다. 따라서, 사진 식각 공정을 다 수회 실시하여야 한다.As in this patent application, a thin film transistor substrate is manufactured through film formation and photolithography processes of thin films over several layers. Since the photolithography process in No. 95-189 is performed by a general method of exposing and developing the photoresist film in two parts, that is, parts irradiated with light and those which are not, the photoresist film is not present at all or has a constant thickness. Accordingly, the etching depth is also constant. Therefore, the photolithography process should be performed many times.

사진 식각 공정을 줄여 제조 원가를 낮추기 위하여 4장의 마스크를 이용하여 박막 트랜지스터를 제조하는 방법이 A TFT Manufactured by 4 Masks Process with New Photolithography (Chang Wook Han 등, Proceedings of The 18th International Display Research Conference Asia Display 98, pp. 1109-1112, 1998. 9.28-10.1)(이하 "아시아 디스플레이"라 함)에 기재되어 있다. "아시아 디스플레이"에는 특정 부분에만 그리드(grid)가 있는 마스크를 써서 양의 감광막을 노광함으로써, 그리드 부분으로 조사되는 빛이 양을 줄여 다른 부분보다 두께가 작은 부분이 있는 감광막 패턴을 형성하는 기술이 기재되어 있다. 이러한 상태에서 식각을 하면 감광막 하부막들의 식각 깊이를 부분적으로 달리할 수 있다. 따라서, 마스크 수를 적게 사용하는 것이 가능하다. 그러나, 그리드 마스크로서 처리할 수 있는 영역이 한정되어 있어 광범위한 영역을 처리할 수 없거나, 설사 할 수 있다 하더라도 전체적으로 균일한 식각 깊이를 갖도록 처리하는 데는 어려움이 있다.A TFT Manufactured by 4 Masks Process with New Photolithography (Chang Wook Han et al., Proceedings of The 18th International Display Research Conference Asia Display 98) , pp. 1109-1112, 1998. 9.28-10.1) (hereinafter referred to as "Asian display"). In Asian display, a photosensitive film is exposed by using a mask having a grid in only a specific part, thereby reducing the amount of light emitted to the grid part to form a photosensitive film pattern having a part having a thickness smaller than that of other parts. It is described. In this state, etching may partially change the etching depth of the lower photoresist layer. Therefore, it is possible to use a small number of masks. However, since the area that can be processed as a grid mask is limited, it is difficult to process a wide range of areas, or even if it can be described, it is difficult to process to have a uniform etching depth as a whole.

또한, 미국특허 제4,231,811호, 제5,618,643호, 제4,415,262호 및 일본국 특허공개공보 소화61-181130호 등에도 그리드 광마스크를 이용하여 노광하거나, 광마스크의 차단층 두께를 조절하여 투과율을 다르게 함으로써 형성된 감광막의 두께차를 이용하는 이온 주입 및 박막 식각 방법 등이 공지되어 있으나 이들 또한 동일한 문제점을 가지고 있다.In addition, US Pat. Nos. 4,231,811, 5,618,643, 4,415,262 and Japanese Patent Laid-Open No. 61-181130 are also exposed using grid photomasks or by adjusting the thickness of the photomask to vary the transmittance. Ion implantation and thin film etching methods using the thickness difference of the formed photosensitive film are known, but these also have the same problem.

본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판의 제조에 사용되는 마스크 수를 줄여 제조 원가를 낮추는 것이다.The technical problem to be achieved by the present invention is to reduce the manufacturing cost by reducing the number of masks used in the manufacturing of a thin film transistor substrate for a liquid crystal display device.

본 발명이 이루고자 하는 다른 기술적 과제는 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 갖도록 하는 것이다.Another technical problem to be achieved by the present invention is to etch a wide area to different depths while having a uniform etch depth for one etch depth.

본 발명이 이루고자 하는 다른 기술적 과제는 배선을 저저항 금속막을 포함하는 이중막으로 사용하여 배선 특성을 향상시킴과 동시에, 패드부에서는 마스크의 추가없이 저저항 금속막을 제거하여 패드부 특성을 향상시키는 것이다.Another technical problem to be solved by the present invention is to improve wiring characteristics by using a wiring as a double layer including a low resistance metal film, and at the same time, to remove the low resistance metal film without the addition of a mask, thereby improving pad characteristics. .

본 발명이 이루고자 하는 다른 기술적 과제는 접촉창 부근에서의 단차를 완화하고 막 간의 언더 컷을 방지하여 접촉 불량을 방지하는 것이다.Another technical problem to be solved by the present invention is to alleviate the step in the vicinity of the contact window and to prevent the undercut between the films to prevent contact failure.

본 발명은 위와 같은 과제를 해결하기 위하여, 게이트 패드를 포함하는 게이트 배선 또는 데이터 패드 및 드레인 전극을 포함하는 데이터 배선을 콘택 특성이 좋은 하부 금속막과 저저항인 상부 금속막의 이중막으로 형성하고, 1회의 사진 식각 공정을 통해 형성된 부분적으로 두께가 다른 감광막 패턴을 이용하여 게이트 패드의 하부막, 데이터 패드 및 드레인 전극의 하부막을 각각 드러내는 접촉창을 형성한다.In order to solve the above problems, the present invention provides a gate wiring including a gate pad or a data wiring including a data pad and a drain electrode as a double layer of a lower metal film having good contact characteristics and an upper metal film having low resistance, A contact window exposing the lower layer of the gate pad, the lower layer of the data pad and the drain electrode is formed using the photoresist pattern having a partially different thickness formed through one photolithography process.

본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서는, 기판 위에 제1 광마스크를 사용하여 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 배선 및 기판 위에 게이트 절연막, 반도체층, 접촉층, 제1 데이터 금속막 및 제2 데이터 금속막을 연속하여 증착 한 다음, 제2 광마스크를 사용하여 제2 및 제1 데이터 금속막을 식각하여 데이터선 및 소스 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 다음, 데이터 배선을 마스크로 하여 접촉층을 식각하여 데이터 배선과 동일한 패턴의 접촉층 패턴을 형성하고, 그 위에 반도체층과 데이터 배선을 덮는 보호막을 증착한다. 다음, 보호막 위에 감광막을 도포하고, 제3 광마스크를 사용하여 감광막을 노광 및 현상하여, 부분에 따라 높이가 다른 감광막 패턴을 형성한다. 이 감광막 패턴을 이용하여, 보호막, 드레인 전극의 제2 데이터 금속막 일부, 데이터 패드의 제2 데이터 금속막 일부, 반도체층 및 게이트 절연막을 식각하여, 드레인 전극의 제1 데이터 금속막 일부, 데이터 패드의 제1 데이터 금속막 일부 및 게이트 패드 일부를 각각 드러내는 제1 내지 제3 접촉창을 형성함과 동시에 반도체 패턴을 형성한다. 이후, 감광막 패턴을 제거하고, 제4 광마스크를 사용하여, 제1 내지 제3 접촉창을 통해 드레인 전극, 데이터 패드의 제1 금속막 및 게이트 패드와 각각 연결되는 화소 전극, 데이터 패드 도전 패턴 및 게이트 패드 도전 패턴을 포함하는 투명 도전 패턴을 형성한다.In the method of manufacturing a thin film transistor substrate for a liquid crystal display according to an embodiment of the present invention, a gate wiring including a gate line, a gate electrode, and a gate pad is formed on a substrate by using a first photomask, and on the gate wiring and the substrate. The gate insulating film, the semiconductor layer, the contact layer, the first data metal film and the second data metal film are successively deposited, and then the second and first data metal films are etched using the second photomask to etch the data lines, the source and the drain electrodes. To form a data wiring comprising a. Next, the contact layer is etched using the data wiring as a mask to form a contact layer pattern having the same pattern as that of the data wiring, and a protective film covering the semiconductor layer and the data wiring is deposited thereon. Next, a photosensitive film is coated on the protective film, and the photosensitive film is exposed and developed using a third photomask to form a photosensitive film pattern having a different height depending on the portion. Using this photosensitive film pattern, the protective film, a part of the second data metal film of the drain electrode, a part of the second data metal film of the data pad, the semiconductor layer and the gate insulating film are etched to form a part of the first data metal film of the drain electrode and the data pad. The first to third contact windows respectively exposing a part of the first data metal film and the part of the gate pad are formed, and a semiconductor pattern is formed. Subsequently, the photoresist layer pattern is removed and a pixel electrode connected to the drain electrode, the first metal layer of the data pad, and the gate pad through the first to third contact windows, respectively, using a fourth photomask, a data pad conductive pattern, and A transparent conductive pattern including a gate pad conductive pattern is formed.

이때, 제2 데이터 금속막은 알루미늄 또는 알루미늄 합금막으로 형성하고, 제1 데이터 금속막은 크롬, 몰리브덴 또는 몰리브덴 합금막으로 형성할 수 있다.In this case, the second data metal film may be formed of an aluminum or aluminum alloy film, and the first data metal film may be formed of a chromium, molybdenum, or molybdenum alloy film.

또한, 게이트 배선은 하부막인 제1 게이트 금속막 및 상부막인 제2 게이트 금속막으로 형성하는 것이 가능한데, 이때, 드레인 전극의 제2 데이터 금속막과 데이터 패드의 제2 데이터 금속막을 식각하는 단계에서 게이트 패드의 제2 게이트 금속막의 일부를 제거하는 것이 바람직하다. 제2 게이트 금속막으로는 알루미늄 또 는 알루미늄 합금막을 사용하고, 제1 게이트 금속막으로는 크롬, 몰리브덴 또는 몰리브덴 합금막으로 사용할 수 있다.In addition, the gate wiring may be formed of a first gate metal layer, which is a lower layer, and a second gate metal layer, which is an upper layer, wherein the second data metal layer of the drain electrode and the second data metal layer of the data pad are etched. It is preferable to remove a part of the second gate metal film of the gate pad at. An aluminum or aluminum alloy film may be used as the second gate metal film, and a chromium, molybdenum or molybdenum alloy film may be used as the first gate metal film.

게이트 패드의 제1 게이트 금속막, 드레인 전극의 제1 데이터 금속막, 데이터 패드의 제1 데이터 금속막과 직접 접촉하는 투명 도전 패턴은 ITO 또는 IZO로 형성할 수 있다.The transparent conductive pattern in direct contact with the first gate metal film of the gate pad, the first data metal film of the drain electrode, and the first data metal film of the data pad may be formed of ITO or IZO.

또한, 게이트 패드 및 데이터 패드 상부의 보호막, 보호막 하부의 반도체층 및 게이트 절연막을 식각하여, 게이트 패드 및 데이터 패드를 드러내고, 감광막의 일정 두께를 제거하여 드레인 전극 상부의 보호막 및 인접한 두 개의 데이터선 사이의 보호막을 드러낸 다음, 드러난 보호막 및 보호막 하부의 반도체층을 식각하여, 드레인 전극을 드러냄과 동시에 반도체 패턴을 형성하고, 드러난 게이트 패드의 제2 게이트 금속막, 드러난 드레인 전극의 제2 데이터 금속막 및 드러난 데이터 패드의 제2 데이터 금속막을 식각하여 제1 내지 제3 접촉창을 형성할 수 있다.In addition, the passivation layer on the gate pad and the data pad, the semiconductor layer under the passivation layer, and the gate insulating layer are etched to expose the gate pad and the data pad, and a predetermined thickness of the photoresist layer is removed to remove the passivation layer between the passivation layer on the drain electrode and two adjacent data lines. Exposing the passivation layer and then etching the exposed passivation layer and the semiconductor layer under the passivation layer to expose the drain electrode and simultaneously form a semiconductor pattern, the second gate metal layer of the exposed gate pad, the second data metal layer of the exposed drain electrode, and The second data metal layer of the exposed data pad may be etched to form first to third contact windows.

또는, 게이트 패드 상부 및 드레인 전극 상부 및 데이터 패드 상부의 보호막, 그리고 보호막 하부의 반도체층 및 게이트 절연막을 식각하여 게이트 패드, 드레인 전극 및 데이터 패드를 각각 드러내고, 드러난 게이트 패드의 제2 게이트 금속막, 드러난 드레인 전극의 제2 데이터 금속막 및 드러난 데이터 패드의 제2 데이터 금속막을 식각하여, 게이트 패드의 제1 게이트 금속막, 드레인 전극의 제1 데이터 금속막 및 데이터 패드의 제1 데이터 금속막을 드러낸 다음, 감광막의 일정 두께를 제거하여 인접한 두 개의 데이터선 사이의 보호막 및 드러난 드레인 전극의 바깥쪽에 위치한 보호막을 드러내고, 이 드러난 보호막과 그 하부의 반도체층을 식 각하여 드레인 전극의 제1 데이터 금속막을 드러내는 제2 접촉창을 형성함과 동시에 반도체 패턴을 형성할 수도 있다.Alternatively, the gate layer, the drain electrode, and the data pad are exposed by etching the passivation layer over the gate pad and the drain electrode and the data pad, and the semiconductor layer and the gate insulating layer under the passivation layer, respectively, to expose the gate pad, the drain electrode, and the data pad, respectively. The second data metal film of the exposed drain electrode and the second data metal film of the exposed data pad are etched to expose the first gate metal film of the gate pad, the first data metal film of the drain electrode, and the first data metal film of the data pad. Removing a certain thickness of the photoresist layer to reveal a passivation layer between two adjacent data lines and a passivation layer outside the exposed drain electrode, and etching the exposed passivation layer and the underlying semiconductor layer to expose the first data metal layer of the drain electrode. A semiconductor pattern can be formed while forming a second contact window. There is also.

드러난 게이트 패드의 제2 게이트 금속막, 드러난 드레인 전극의 제2 데이터 금속막 및 드러난 데이터 패드의 제2 데이터 금속막은 습식 또는 건식 식각으로 식각할 수 있다.The exposed second gate metal film of the gate pad, the exposed second data metal film of the drain electrode, and the exposed second data metal film of the data pad may be etched by wet or dry etching.

본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은, 기판 위에 제1 광마스크를 사용하여 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 배선 및 기판 위에 게이트 절연막, 반도체층, 접촉층, 제1 데이터 금속막 및 제2 데이터 금속막을 연속하여 증착한 다음, 제2 광마스크를 사용하여 제2 및 제1 데이터 금속막을 식각하여 데이터선 및 소스 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 다음, 데이터 배선을 마스크로 하여 접촉층을 식각하여 데이터 배선과 동일한 패턴의 접촉층 패턴을 형성하고, 반도체층과 데이터 배선을 덮는 감광성 보호막을 형성한 다음, 제3 광마스크를 사용하여 보호막을 노광하고 현상하여, 게이트 패드 상부의 반도층을 드러내며 두께를 가지고 있지 않은 제1 부분, 드레인 전극 및 데이터 패드를 각각 드러내는 제1 및 제2 접촉창, 제1 및 제2 접촉창의 바깥 및 게이트선과 데이터선에 의해 정의되는 화소 영역에 제1 두께를 가지고 형성되어 있는 제2 부분, 그리고 제1 및 제2 부분을 제외한 나머지 부분에 제1 두께보다 두꺼운 제2 두께를 가지고 형성되어 있는 제3 부분을 포함하는 보호막 패턴을 형성한다. 이어, 제1 부분을 통해 드러난 반도체층 및 게이트 절연막을 식각하여 게이트 패드를 드러내는 제3 접촉창 을 형성하고, 제1 내지 제3 접촉창을 통해 각각 드러나 있는 드레인 전극의 제2 데이터 금속막, 데이터 패드의 제2 데이터 금속막, 그리고 게이트 패드의 제2 게이트 금속막을 제거한다. 제2 부분을 애싱하여 화소 영역의 반도체층을 드러내고, 제1 및 제2 접촉창의 크기를 확대한 후, 화소 영역의 드러난 반도체층을 식각하여 반도체 패턴을 형성한 다음, 제1 접촉창을 통해 드레인 전극과 전기적으로 연결되는 화소 전극을 형성한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate for a liquid crystal display device, using the first photomask to form a gate wiring including a gate line, a gate electrode, and a gate pad, and forming a gate wiring and a substrate. The gate insulating film, the semiconductor layer, the contact layer, the first data metal film, and the second data metal film are successively deposited thereon, and the second and first data metal films are etched using the second photomask to etch the data lines, the sources, and the drains. A data wiring including an electrode is formed. Next, the contact layer is etched using the data wiring as a mask to form a contact layer pattern having the same pattern as the data wiring, a photosensitive protective film covering the semiconductor layer and the data wiring is formed, and then the protective film is exposed using a third optical mask. And development, the first and second contact windows exposing the semiconducting layer over the gate pad and having no thickness, the first and second contact windows, the gate and data lines of the first and second contact windows, respectively. A second portion formed with a first thickness in the pixel region defined by < RTI ID = 0.0 > and < / RTI > a third portion formed with a second thickness thicker than the first thickness in portions other than the first and second portions. A protective film pattern is formed. Subsequently, a third contact window for exposing the gate pad is formed by etching the semiconductor layer and the gate insulating layer exposed through the first portion, and the second data metal film and data of the drain electrode respectively exposed through the first to third contact windows. The second data metal film of the pad and the second gate metal film of the gate pad are removed. The second portion is ashed to expose the semiconductor layer of the pixel region, the size of the first and second contact windows is enlarged, the exposed semiconductor layer of the pixel region is etched to form a semiconductor pattern, and then drained through the first contact window. A pixel electrode electrically connected to the electrode is formed.

이때, 화소 전극을 형성하는 단계에서, 제2 및 제3 접촉창을 통해 각각 데이터 패드의 제1 데이터 금속막 및 게이트 패드의 제1 게이트 금속막과 접촉하는 데이터 패드 도전 패턴 및 게이트 패드 도전 패턴을 형성할 수도 있으며, 보호막은 유기 절연막으로 형성하는 것이 가능하다.In the forming of the pixel electrode, the data pad conductive pattern and the gate pad conductive pattern contacting the first data metal layer of the data pad and the first gate metal layer of the gate pad are respectively formed through the second and third contact windows. The protective film may be formed of an organic insulating film.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

먼저, 도 1 내지 도 5를 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor substrate according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5.

도 1에 도시한 바와 같이, 하나의 절연 기판에 동시에 여러 개의 액정 표시 장치용 패널 영역이 만들어진다. 예를 들면, 도 1에서와 같이, 유리 기판(1) 하나에 4 개의 액정 표시 장치용 패널 영역(110, 120, 130, 140)이 만들어지며, 만들어지는 패널이 박막 트랜지스터 패널인 경우, 패널 영역(110, 120, 130, 140)은 다수의 화소로 이루어진 화면 표시부(111, 121, 131, 141)와 주변부(112, 122, 132, 142)를 포함한다. 화면 표시부(111, 121, 131, 141)에는 주로 박막 트랜지스터, 배선 및 화소 전극 등이 행렬의 형태로 반복적으로 배치되어 있고, 주변부(112, 122, 132, 142)에는 구동 소자들과 연결되는 요소 즉, 패드와 기타 정전기 보호 회로 등이 배치된다.As shown in FIG. 1, several panel regions for a liquid crystal display are simultaneously formed on one insulating substrate. For example, as shown in FIG. 1, four liquid crystal display panel regions 110, 120, 130, and 140 are formed in one glass substrate 1, and the panel region is a thin film transistor panel. Reference numerals 110, 120, 130, and 140 include screen displays 111, 121, 131, and 141 made up of a plurality of pixels, and peripheral parts 112, 122, 132, and 142. Thin film transistors, wirings, and pixel electrodes are repeatedly arranged in the form of a matrix in the screen display units 111, 121, 131, and 141, and elements connected to driving elements in the peripheral portions 112, 122, 132, and 142. That is, pads and other static electricity protection circuits are disposed.

그런데, 이러한 액정 표시 장치를 형성할 때에는 통상 스테퍼(stepper) 노광기를 사용하며, 이 노광기를 사용할 때에는 화면 표시부(111, 121, 131, 141) 및 주변부(112, 122, 132, 142)들을 여러 구역으로 나누고, 구역 별로 동일한 마스크 또는 다른 광마스크를 사용하여 박막 위에 코팅된 감광막을 노광하고, 노광한 후 기판 전체를 현상하여 감광막 패턴을 만든 후, 하부의 박막을 식각함으로써 특정 박막 패턴을 형성한다. 이러한 박막 패턴을 반복적으로 형성함으로써 액정 표시 장치용 박막 트랜지스터 기판이 완성되는 것이다.However, when forming such a liquid crystal display device, a stepper exposure device is usually used, and when the exposure device is used, the screen display parts 111, 121, 131, and 141 and the peripheral parts 112, 122, 132, and 142 are divided into various zones. The photosensitive film coated on the thin film is exposed using the same mask or another photomask for each zone, and after exposure, the entire substrate is developed to form a photosensitive film pattern, and then a specific thin film pattern is formed by etching the lower thin film. By repeatedly forming such a thin film pattern, a thin film transistor substrate for a liquid crystal display device is completed.

도 2는 도 1에서 하나의 패널 영역에 형성된 액정 표시 장치용 박막 트랜지스터 기판의 배치를 개략적으로 나타낸 배치도이다.FIG. 2 is a layout view schematically illustrating an arrangement of a thin film transistor substrate for a liquid crystal display device formed in one panel region in FIG. 1.

도 2에서와 같이 선(1)으로 둘러싸인 화면 표시부에는 다수의 박막 트랜지스터(3)와 각각의 박막 트랜지스터(3)에 전기적으로 연결되어 있는 화소 전극(82)과 게이트선(22) 및 데이터선(62)을 포함하는 배선 등이 형성되어 있다. 화면 표시부 바깥의 주변부에는 게이트선(22) 끝에 연결된 게이트 패드(24)와 데이터선(62) 끝에 연결된 데이터 패드(64)가 배치되어 있고, 정전기 방전으로 인한 소자 파괴를 방지하기 위하여 게이트선(22) 및 데이터선(62)을 각각 전기적으로 연결하여 등전위로 만들기 위한 게이트선 단락대(shorting bar)(4) 및 데이터선 단락대(5)가 배 치되어 있으며, 게이트선 단락대(4) 및 데이터선 단락대(5)는 단락대 연결부(6)를 통하여 전기적으로 연결되어 있다. 이 단락대(4, 5)는 나중에 제거되며, 이들을 제거할 때 기판을 절단하는 선이 도면 부호 2이다. 설명하지 않은 도면 부호 7은 접촉창으로서 게이트선 단락대(4) 및 데이터선 단락대(5)와 절연막(도시하지 않음)을 사이에 두고 있는 단락대 연결부(6)를 연결하기 위하여 절연막에 뚫려 있다.As shown in FIG. 2, the screen display unit surrounded by the line 1 includes a plurality of thin film transistors 3, a pixel electrode 82, a gate line 22, and a data line (electrically connected to each of the thin film transistors 3). A wiring including 62) is formed. A gate pad 24 connected to the gate line 22 and a data pad 64 connected to the data line 62 are disposed at the periphery of the outside of the screen display, and the gate line 22 is disposed to prevent device destruction due to electrostatic discharge. Gate line shorting bar 4 and data line shorting bar 5 for electrically connecting the data line 62 and the data line 62 to an equipotential, respectively. The data line short circuit 5 is electrically connected through the short circuit connection part 6. These short-circuit bands 4 and 5 are later removed, and the line cutting the substrate when removing them is denoted by reference numeral 2. Reference numeral 7, which is not explained, is drilled through the insulating film to connect the shorting line connecting portion 6 between the gate line shorting band 4 and the data line shorting band 5 and the insulating film (not shown) as a contact window. have.

도 3 내지 도 5는 도 2에서 화면 표시부의 박막 트랜지스터와 화소 전극 및 배선과 주변부의 패드들을 확대하여 도시한 것으로서, 도 3은 배치도이고, 도 4 및 도 5는 도 3에서 Ⅳ-Ⅳ' 선과 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도이다.3 to 5 are enlarged views of thin film transistors, pixel electrodes, wirings, and peripheral pads of the screen display unit of FIG. 2, FIG. 3 is a layout view, and FIGS. 4 and 5 are lines IV-IV ′ of FIG. 3. A cross-sectional view taken along the line VV '.

먼저, 절연 기판(10) 위에 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함하는 게이트 배선이 형성되어 있다.First, a gate pad connected to a scan signal line or gate line 22 and a gate line 22 extending in the horizontal direction on the insulating substrate 10 to receive a scan signal from the outside and transfer the gate signal to the gate line 22. A gate wiring including the gate electrode 26 of the thin film transistor which is a part of the 24 and the gate line 22 is formed.

이 게이트 배선(22, 24, 26)은 단일막, 이중막 또는 삼중막으로 형성될 수도 있는데, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.The gate wirings 22, 24, and 26 may be formed of a single layer, a double layer, or a triple layer. In the case of forming more than one layer, one layer is formed of a material having a low resistance and the other layer is in contact with another material. It is desirable to make the material with good properties.

본 실시예에서는 이중막으로 이루어진 게이트 배선(22, 24, 26)을 예로 하여 설명한다. 즉, 게이트 배선(22, 24, 26)의 하부막(221, 241, 261)은 크롬(Cr), 몰리브덴(Mo) 또는 몰리브덴 합금 등과 같이 ITO(indium-tin-oxide) 또는 IZO(indium-zinc-oxide)와의 접촉 특성이 좋은 금속으로 형성되어 있고, 상부막(222, 242, 262)은 알루미늄(Al) 또는 알루미늄 합금(Al alloy)등과 같이 저 저항 금속으로 형성되어 있다.In the present embodiment, the gate wirings 22, 24, and 26 made of double layers are described as an example. That is, the lower layers 221, 241, and 261 of the gate wirings 22, 24, and 26 may be indium-tin-oxide (ITO) or indium-zinc (IZO) such as chromium (Cr), molybdenum (Mo), or molybdenum alloy. -oxide), and the upper films 222, 242, 262 are formed of a low resistance metal such as aluminum (Al) or aluminum alloy (Al alloy).

게이트 배선(22, 24, 26) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26)을 덮고 있다.A gate insulating film 30 made of silicon nitride (SiN x ) is formed on the gate wirings 22, 24, and 26 to cover the gate wirings 22, 24, and 26.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴(55, 56, 58)이 형성되어 있다.Semiconductor patterns 42 and 48 made of semiconductors such as hydrogenated amorphous silicon are formed on the gate insulating layer 30, and high concentrations of n-type impurities such as phosphorus (P) are formed on the semiconductor patterns 42 and 48. An ohmic contact layer pattern 55, 56, 58 made of amorphous silicon doped with is formed.

접촉층 패턴(55, 56, 58) 위에는 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부 등을 포함한다. 또한, 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 게이트선(22)의 위에 위치하여 중첩되어 있는 유지 축전기용 도전체 패턴(68)도 포함한다. 유지 축전기용 도전체 패턴(68)은 후술할 화소 전극(82)과 연결되어 유지 축전기를 이룬다. 그러나, 화소 전극(82)과 게이트선(22)의 중첩만으로도 충분한 크기의 유지 용량을 얻을 수 있으면 유지 축전기용 도전체 패턴(68)을 형성하지 않을 수도 있다. Data wirings are formed on the contact layer patterns 55, 56, and 58. The data line is a thin film transistor which is a branch of the data line 62 formed in the vertical direction, the data pad 64 connected to one end of the data line 62 to receive an image signal from the outside, and the data line 62. And a data line portion made up of the source electrode 65 of the substrate. In addition, the data lines 62, 64, and 65 are separated from each other and positioned on the drain electrode 66 and the gate line 22 of the thin film transistor positioned opposite to the source electrode 65 with respect to the gate electrode 26. Also included is a conductor pattern 68 for a storage capacitor that is superimposed. The conductive pattern 68 for the storage capacitor is connected to the pixel electrode 82 to be described later to form a storage capacitor. However, the conductive capacitor pattern 68 for the storage capacitor may not be formed if the storage capacitor of sufficient size can be obtained only by the superposition of the pixel electrode 82 and the gate line 22.

이하에서는 유지 축전기용 도전체 패턴(68)이 형성되어 있는 경우를 중심으로 설명하겠다.Hereinafter, the case where the conductor pattern 68 for a storage capacitor is formed is demonstrated.

데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26)과 마찬가지로 단일막, 이중막 또는 삼중막으로 형성될 수도 있는데, 본 실시예에서는 크롬(Cr), 몰리브덴(Mo) 또는 몰리브덴 합금 등과 같이 ITO 또는 IZO와의 접촉 특성이 좋은 금속으로 형성된 하부막(621, 641, 651, 661, 681)과 알루미늄(Al) 또는 알루미늄 합금(Al alloy)등과 같이 저저항 금속으로 형성되어 있는 상부막(622, 642, 652, 662, 682)으로 이루어진 이중막 배선을 예로 하여 설명한다. 단, 데이터 배선(62, 64, 65, 66, 68) 중 유지 축전기용 도전체 패턴(68)은 이중막 중 상부막이 제거되어 하부막(681) 만이 남은 구조를 가진다.The data lines 62, 64, 65, 66, and 68 may also be formed of a single layer, a double layer, or a triple layer similarly to the gate lines 22, 24, and 26. In this embodiment, chromium (Cr), molybdenum ( Formed of a low-resistance metal such as aluminum (Al) or an aluminum alloy (Al) or an underlayer (621, 641, 651, 661, 681) formed of a metal having good contact properties with ITO or IZO such as Mo) or molybdenum alloy The double-layer wiring consisting of the upper films 622, 642, 652, 662, and 682 is described as an example. However, the conductive capacitor conductor 68 of the storage capacitors among the data lines 62, 64, 65, 66, and 68 has a structure in which the upper layer is removed from the double layer so that only the lower layer 681 remains.

여기에서, 접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 접촉층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 접촉층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 접촉층 패턴(58)은 유지 축전기용 도전체 패턴(68)과 동일하다.Here, the contact layer patterns 55, 56, and 58 serve to lower the contact resistance between the semiconductor patterns 42 and 48 below and the data lines 62, 64, 65, 66, and 68 above them. This has the same shape as the data wires 62, 64, 65, 66 and 68. That is, the data line part contact layer pattern 55 is the same as the data line parts 62, 64, and 65, and the drain electrode contact layer pattern 56 is the same as the drain electrode 66, and the contact layer pattern for the storage capacitor ( 58 is the same as the conductor pattern 68 for the storage capacitor.

한편, 반도체 패턴(42, 48)은 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 57)과 유사한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉 층 패턴의 나머지 부분과 다르다. 즉, 박막 트랜지스터의 채널부에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. 한편, 반도체 패턴(42)은 주변부로도 연장되어 주변부 전체에 걸쳐 형성되어 있다.On the other hand, the semiconductor patterns 42 and 48 have a shape similar to that of the data lines 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, and 57. Specifically, the semiconductor capacitor 48 for the storage capacitor has the same shape as the conductor pattern 68 for the storage capacitor and the contact layer pattern 58 for the storage capacitor, but the semiconductor pattern 42 for the thin film transistor has data wiring and contact. It is different from the rest of the layer pattern. That is, the data line parts 62, 64, 65, in particular, the source electrode 65 and the drain electrode 66 are separated from the channel part of the thin film transistor, and the contact layer pattern 56 for the data line part intermediate layer 55 and the drain electrode. Although also separated, the semiconductor pattern 42 for thin film transistors is connected here without disconnection to create a channel of the thin film transistor. On the other hand, the semiconductor pattern 42 also extends to the periphery and is formed over the entire periphery.

게이트선(22) 중에서 데이터선(62)과 중복되는 부분, 데이터선부(62, 64, 65), 드레인 전극(66)과 반도체 패턴(42)은 보호막(70)으로 덮여 있다.The overlapping portion of the gate line 22 with the data line 62, the data line portions 62, 64, and 65, the drain electrode 66, and the semiconductor pattern 42 are covered with the protective film 70.

보호막(70)에는 드레인 전극(66) 및 데이터 패드(64)를 드러내는 접촉창(71, 73)이 뚫려 있으며, 알루미늄 또는 알루미늄 합금 등으로 형성되어 있는 드레인 전극(66)의 상부막(662)과 데이터 패드(64)의 상부막(642)은 각각 제거되어, 크롬 등과 같이 접촉 특성이 좋은 각각의 하부막(661, 641)이 접촉창(71, 73)을 통해 드러나 있다. 또한, 게이트 패드(24)를 드러내는 접촉창(72)이 보호막(70), 게이트 절연막(30) 및 반도체 패턴(42)에 뚫려 있으며, 게이트 패드(24)의 상부막(242)은 제거되어 게이트 패드(24)의 하부막(241)이 접촉창(72)을 통해 드러나 있다.The passivation layer 70 is formed with contact windows 71 and 73 through which the drain electrode 66 and the data pad 64 are exposed, and the upper layer 662 of the drain electrode 66 formed of aluminum, an aluminum alloy, or the like. The upper layer 642 of the data pad 64 is removed, and respective lower layers 661 and 641 having good contact characteristics, such as chromium, are exposed through the contact windows 71 and 73. In addition, a contact window 72 exposing the gate pad 24 is formed in the passivation layer 70, the gate insulating layer 30, and the semiconductor pattern 42, and the upper layer 242 of the gate pad 24 is removed to form a gate. The lower layer 241 of the pad 24 is exposed through the contact window 72.

또한, 보호막(70)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있으며, 반도체 패턴(42) 중에서 적어도 소스 전극(65)과 드레인 전극(66) 사이에 위치하는 채널 부분을 덮어 보호하는 역할을 한다.In addition, the passivation layer 70 may be formed of an organic insulating material such as silicon nitride or acrylic, and may cover and protect at least a portion of the semiconductor pattern 42 located between the source electrode 65 and the drain electrode 66. do.

게이트선(22) 및 데이터선(62)으로 둘러싸인 화소 영역의 게이트 절연막(30) 위에는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 접촉창(71)을 통하여 드 레인 전극(66)의 하부막(661)과 물리적·전기적으로 연결되어 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하며, ITO 또는 IZO 따위의 투명한 도전 물질로 만들어진다. 화소 전극(82)은 또한 유지 축전기용 도전체 패턴(68) 위로도 연장되어 물리적, 전기적으로 연결되어 있으며 이에 따라 유지 축전기용 도전체 패턴(68)과 그 하부의 게이트선(22)과 유지 축전기를 이룬다. 한편, 게이트 패드(24) 및 데이터 패드(64) 위에는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 화소 전극(82)과 동일한 물질로 형성되어 있으며, 접촉창(72, 73)을 통하여 크롬막 등으로 형성되어 있는 게이트 패드(24)의 하부막(241) 및 데이터 패드(64)의 하부막(641)과 각각 접촉되어 있다. 보조 게이트 패드(84) 및 보조 데이터 패드(86)는 패드(24, 64)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로서, 반드시 필요한 것은 아니다.The pixel electrode 82 is formed on the gate insulating film 30 in the pixel region surrounded by the gate line 22 and the data line 62. The pixel electrode 82 is physically and electrically connected to the lower layer 661 of the drain electrode 66 through the contact window 71 to receive an image signal from the thin film transistor to generate an electric field together with the electrode of the upper plate. Or transparent conductive materials such as IZO. The pixel electrode 82 also extends over the conductor pattern 68 for the storage capacitor and is physically and electrically connected so that the conductor pattern 68 for the storage capacitor and the gate line 22 and the storage capacitor thereunder are provided. To achieve. On the other hand, the auxiliary gate pad 84 and the auxiliary data pad 86 are formed of the same material as the pixel electrode 82 on the gate pad 24 and the data pad 64, and are formed through the contact windows 72 and 73. The lower film 241 of the gate pad 24 and the lower film 641 of the data pad 64 are formed in contact with each other. The auxiliary gate pad 84 and the auxiliary data pad 86 serve to complement the adhesion between the pads 24 and 64 and the external circuit device and to protect the pads.

여기에서, 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)이 ITO 및 IZO와의 접촉 특성이 좋은 크롬 또는 몰리브덴으로 형성된 드레인 전극(66)의 하부막(661), 게이트 패드(84)의 하부막(841) 및 데이터 패드(86)의 하부막(861)과 직접 접촉하기 때문에, 안정화된 패드부 특성을 얻을 수 있다.Here, the lower electrode 661 and the gate pad of the drain electrode 66 formed of chromium or molybdenum, in which the pixel electrode 82, the auxiliary gate pad 84, and the auxiliary data pad 86 have good contact characteristics with ITO and IZO. Since it directly contacts the lower film 841 of 84 and the lower film 861 of the data pad 86, stabilized pad portion characteristics can be obtained.

화소 전극(82)의 재료의 예로서 투명한 ITO와 IZO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.Transparent ITO and IZO are mentioned as examples of the material of the pixel electrode 82, but in the case of a reflective liquid crystal display device, an opaque conductive material may be used.

그러면, 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 6a 내지 도 17b와 앞서의 도 3 내지 도 5를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIGS. 6A to 17B and FIGS. 3 to 5.

먼저, 도 6a 내지 6c에 도시한 바와 같이, 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 게이트 금속막을 500∼1,500 Å 의 두께로 증착하고, 이어 알루미늄막 또는 알루미늄 합금막과 같은 제2 게이트 금속막을 1,000∼4,000 Å 의 두께로 증착한 다음, 제1 마스크를 이용하여 제2 및 제1 게이트 금속막을 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 이중막(221, 241, 261; 222, 242, 262) 구조의 게이트 배선을 형성한다.First, as shown in Figs. 6A to 6C, a first gate metal film such as a chromium, molybdenum film, or molybdenum alloy film is deposited to a thickness of 500 to 1,500 kPa, and then a second gate metal such as an aluminum film or an aluminum alloy film. The film was deposited to a thickness of 1,000 to 4,000 Å, followed by dry or wet etching of the second and first gate metal films using a first mask to form a gate line 22, a gate pad 24 and a gate on the substrate 10. A gate wiring having a double layer 221, 241, 261; 222, 242, 262 structure including an electrode 26 is formed.

다음, 도 7a 내지 7c에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 접촉층용 도핑된 비정질 규소막을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착한다.Next, as shown in FIGS. 7A to 7C, the doped amorphous silicon film for the gate insulating film 30, the semiconductor layer 40, and the contact layer is respectively 1,500 kV to 5,000 kV, 500 kV to 1,500 kV, using chemical vapor deposition. Continuous deposition at a thickness of 300 kPa to 600 kPa.

이어, 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 데이터 금속막을 500∼1,500 Å 의 두께로 증착하고, 이어 알루미늄막 또는 알루미늄 합금막과 같은 제2 데이터 금속막을 500∼4,000 Å 의 두께로 증착한 다음, 제2 마스크를 사용하여 제2 및 제1 데이터 금속막 및 그 아래의 접촉층용 도핑된 비정질 규소막을 패터닝하여 데이터선(62), 데이터 패드(64), 소스 전극(65) 등 데이터선부와 그 하부의 데이터선부 접촉층 패턴(55), 드레인 전극(66)과 그 하부의 드레인 전극용 접촉층 패턴(56) 및 유지 축전기용 도전체 패턴(68)과 그 하부의 유지 축전기용 접촉층 패턴(58)을 형성한다. 여기에서, 유지 축전기용 도전체 패턴(68)과 유지 축전기용 접촉층 패턴(58)은 형성하지 않을 수도 있다. 이후 공정은 유지 축전기용 도전체 패턴(68)이 형성되어 있는 경우를 그 예로 하여 설명한다.Subsequently, a first data metal film, such as a chromium, molybdenum film, or molybdenum alloy film, was deposited to a thickness of 500 to 1,500 GPa, and a second data metal film, such as an aluminum film or an aluminum alloy film, was deposited to a thickness of 500 to 4,000 GPa. Next, the second and first data metal films and the doped amorphous silicon film for the contact layer thereunder are patterned using the second mask, and the data line portions such as the data line 62, the data pad 64, and the source electrode 65 are used. Data line part contact layer pattern 55 in the lower part, drain electrode 66, contact layer pattern 56 for drain electrode in lower part, and conductor pattern 68 for storage capacitor, and contact layer pattern for storage capacitor in lower part. Form 58. Here, the conductive capacitor pattern 68 and the contact layer pattern 58 for the storage capacitor may not be formed. Subsequently, the process will be described by taking the case where the conductor pattern 68 for the storage capacitor is formed.

다음, 도 8a 내지 도 8c에 도시한 바와 같이, 질화규소를 CVD 방법으로 증착하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한 후 제3 마스크를 사용하여 보호막(70)과 반도체층(40) 및 게이트 절연막(30)을 패터닝하여 접촉창(71, 72, 73)을 포함하는 이들의 패턴을 형성한다. 이때, 게이트 패드(24) 위에서는 보호막(70), 반도체층(40), 게이트 절연막(30) 및 게이트 패드(24)의 상부막(242)을 제거하고, 데이터 패드(64) 및 드레인 전극(66) 위에서는 보호막(70)과 더불어 데이터 패드(64)의 상부막(642) 및 드레인 전극(66)의 상부막(662)을 각각 제거하며, 유지 축전기용 도전체 패턴(48)의 상부막(682) 또한 제거한다.Next, as shown in FIGS. 8A to 8C, silicon nitride is deposited by a CVD method to form a protective film 70 having a thickness of 3,000 Å or more, and thereafter, using the third mask, the protective film 70 and the semiconductor layer 40. And the gate insulating film 30 to form a pattern thereof including the contact windows 71, 72, and 73. In this case, the passivation layer 70, the semiconductor layer 40, the gate insulating layer 30, and the upper layer 242 of the gate pad 24 are removed from the gate pad 24, and the data pad 64 and the drain electrode ( 66, the upper layer 642 of the data pad 64 and the upper layer 662 of the drain electrode 66 are removed along with the passivation layer 70, and the upper layer of the conductive pattern 48 for the storage capacitor is removed. 682 is also removed.

한편, 화소 영역이 될 부분(Px)을 포함하는 영역, 즉 인접한 두 데이터선(62) 사이의 영역에서는 보호막(70)과 더불어 반도체층(40)을 제거하여 필요한 부분에만 채널이 형성되도록 반도체층 패턴을 형성 한다. 이를 위하여 부분에 따라 두께가 다른 감광막 패턴을 형성하고 이를 식각 마스크로 하여 하부의 막들을 건식 식각하는데, 이에 대하여 다음의 도 9a 내지 도 17b를 통하여 보다 상세히 설명한다.Meanwhile, in the region including the portion Px to be the pixel region, that is, the region between the two adjacent data lines 62, the semiconductor layer is removed so that the channel is formed only on the necessary portion by removing the semiconductor layer 40 together with the passivation layer 70. Forms a pattern. To this end, photoresist patterns having different thicknesses are formed according to portions, and dry etching of lower layers is performed using the photoresist layer as an etching mask, which will be described in more detail with reference to FIGS. 9A to 17B.

먼저, 보호막(70) 위에 감광막(PR), 바람직하게는 양성의 감광막을 5,000 Å 내지 30,000 Å의 두께로 도포한 후, 제3 마스크(300, 400)를 통하여 노광한다. 감광막(PR)의 노광 정도는 도 9a 및 9b에서 보는 바와 같이, 화면 표시부(D)와 주변부(P)에서 다르다. 즉, 화면 표시부(D)의 감광막(PR) 중에서 빛에 노출된 부분(C)은 표면으로부터 일정 깊이까지만이 빛에 반응하여 고분자가 분해되고 그 밑으로는 고분자가 그대로 남아 있으나, 게이트 패드부 및 데이터 패드부를 포함하는 주변부(P)의 감광막(PR)은 이와는 달리 빛에 노출된 부분(B)은 하부까지 모두 빛에 반응하여 고분자가 분해된 상태가 된다. 여기에서, 화면 표시부(D)나 주변부(P)에서 빛에 노출되는 부분(C, B)은 보호막(70)이 제거될 부분이다.First, a photosensitive film PR, preferably a positive photosensitive film, is applied on the protective film 70 to a thickness of 5,000 kPa to 30,000 kPa, and then exposed through the third masks 300 and 400. The exposure degree of the photosensitive film PR is different in the screen display part D and the peripheral part P, as shown to FIG. 9A and 9B. That is, the portion C of the photosensitive film PR of the screen display unit D exposed to light reacts with light only to a certain depth from the surface to decompose the polymer, and the polymer remains under the gate pad portion. Unlike the photoresist film PR of the peripheral portion P including the data pad portion, the portion B exposed to the light reacts with the light to the lower portion, whereby the polymer is decomposed. Here, portions C and B exposed to light in the screen display unit D or the peripheral portion P are portions where the protective film 70 is to be removed.

이를 위해서는 화면 표시부(D)에 사용하는 마스크(300)와 주변부(P)에 사용하는 마스크(400)의 구조를 변경하는 방법을 사용할 수 있으며, 여기에서는 세 가지 방법을 제시한다.To this end, a method of changing the structure of the mask 300 used for the screen display unit D and the mask 400 used for the peripheral portion P may be used. Here, three methods are presented.

도 10a 및 도 10b에 도시한 바와 같이, 마스크(300, 400)는 통상 기판(310, 410)과 그 위의 크롬 따위로 이루어진 불투명한 패턴층(320, 420), 그리고 패턴층(320, 420) 및 노출된 기판(310, 410)을 덮고 있는 반투명한 펠리클(pellicle)(330, 430)로 이루어진다. 불투명한 패턴층(320, 420)의 광 투과율은 3% 이하로 하고, 주변부(P)에 사용되는 마스크(400)의 펠리클(430)의 광 투과율은 90% 이상이 되도록 하며, 화면 표시부(D)에 사용되는 마스크(300)의 펠리클(330)의 광 투과율은 주변부(P)의 펠리클(430)의 광투과율의 20~60% 범위인 20~40% 정도로 하는 것이 바람직하다.As shown in FIGS. 10A and 10B, the masks 300 and 400 are typically opaque pattern layers 320 and 420 consisting of the substrates 310 and 410 and chromium thereon, and the pattern layers 320 and 420. ) And translucent pellicles 330 and 430 covering the exposed substrates 310 and 410. The light transmittance of the opaque pattern layers 320 and 420 is 3% or less, the light transmittance of the pellicle 430 of the mask 400 used for the peripheral portion P is 90% or more, and the screen display part D The light transmittance of the pellicle 330 of the mask 300 to be used) is preferably about 20 to 40%, which is in the range of 20 to 60% of the light transmittance of the pellicle 430 of the peripheral portion P.

화면 표시부(D)의 반투명한 펠리클(330) 대신에, 광원의 분해능보다 작은 크기, 약 2.5μm의 폭의 슬릿(slit)이나 격자 모양의 미세 패턴을 가지는 마스크를 사용할 수도 있다.Instead of the translucent pellicle 330 of the screen display unit D, a mask having a size smaller than the resolution of the light source, a slit of about 2.5 μm in width or a lattice-like fine pattern may be used.

다음은, 도 11a 및 도 11b에 도시한 바와 같이, 화면 표시부(D)의 마스크(300)에는 전면에 걸쳐 크롬층(350)을 약 100 Å 내지 300 Å의 두께로 남겨 투과율을 낮추고, 주변부(P)의 마스크(400)에는 이러한 크롬층을 남기지 않는 것이다. 이때, 화면 표시부(D)에 사용되는 마스크(300)의 펠리클(340)은 주변부(P)의 펠리클(430)과 동일한 투과율을 가지도록 할 수 있다.Next, as shown in FIGS. 11A and 11B, the mask 300 of the screen display unit D is left with a chromium layer 350 in a thickness of about 100 kPa to 300 kPa over the entire surface to lower the transmittance, and the peripheral portion ( The mask 400 of P) does not leave such a chromium layer. In this case, the pellicle 340 of the mask 300 used in the screen display unit D may have the same transmittance as the pellicle 430 of the peripheral portion P. FIG.

여기에서 위의 두 가지 방법을 혼용하여 사용할 수 있음은 물론이다.Of course, the above two methods can be used in combination.

위의 두 가지 예에서는 스테퍼를 사용한 분할 노광의 경우에 적용할 수 있는 것으로서 화면 표시부(D)와 주변부(P)가 다른 마스크를 사용하여 노광되기 때문에 가능한 것이다. 이렇게 분할 노광하는 경우에는 이외에도 화면 표시부(D)와 주변부(P)의 노광 시간을 다르게 함으로써 두께를 조절할 수도 있다.In the above two examples, it is applicable to the split exposure using a stepper, and is possible because the screen display unit D and the peripheral portion P are exposed using different masks. In the case of the divided exposure in this manner, the thickness can be adjusted by changing the exposure time of the screen display unit D and the peripheral portion P.

그러나, 화면 표시부(D)와 주변부(P)를 분할 노광하지 않고 하나의 마스크를 사용하여 노광할 수도 있으며 이 경우 적용될 수 있는 마스크의 구조를 도 12을 참고로 하여 설명한다.However, the screen display unit D and the periphery unit P may be exposed using one mask without being dividedly exposed. In this case, a structure of a mask that can be applied will be described with reference to FIG. 12.

도 12에 도시한 바와 같이, 마스크(500)의 기판(510) 위에는 투과율 조절막(550)이 형성되어 있으며 투과율 조절막(550) 위에 패턴층(520)이 형성되어 있다. 투과율 조절막(550)은 화면 표시부(D)에서는 패턴층(520) 하부뿐 아니라 전면에 걸쳐 형성되어 있지만 주변부(P)에서는 패턴층(550) 하부에만 형성되어 있다. 결국 기판(510) 위에는 높이가 다른 두 개 이상의 패턴이 형성되어 있는 셈이 된다.As shown in FIG. 12, the transmittance adjusting film 550 is formed on the substrate 510 of the mask 500, and the pattern layer 520 is formed on the transmittance adjusting film 550. The transmittance adjusting film 550 is formed not only under the pattern layer 520 but also over the entire surface in the screen display unit D, but is formed only under the pattern layer 550 in the peripheral portion P. As a result, two or more patterns having different heights are formed on the substrate 510.

물론, 주변부(P)에도 투과율 조절막을 둘 수 있으며, 이 경우 주변부(P)의 투과율 조절막의 투과율은 화면 표시부(P)의 투과율 조절막(550)의 투과율보다 높은 투과율을 가져야 한다.Of course, the periphery portion P may also have a transmittance adjusting film. In this case, the transmittance of the transmittance adjusting film of the peripheral portion P should have a transmittance higher than that of the transmittance adjusting film 550 of the screen display portion P.

이러한 투과율 조절막(550)을 가지는 광마스크(500)를 제조할 때에는, 먼저 기판(500) 위에 투과율 조절막(550)과, 이 투과율 조절막(550)과 식각비가 다른 패턴층(520)을 연속하여 적층한다. 전면에 걸쳐 감광막(도시하지 않음)을 도포하고 노광, 현상한 후 감광막을 식각 마스크로 하여 패턴층(520)을 식각한다. 남은 감광막을 제거한 후 다시 주변부(P)의 접촉창에 대응하는 위치의 투과율 조절막을 노출시키는 새로운 감광막 패턴(도시하지 않음)을 형성한 다음, 이를 식각 마스크로 하여 투과율 조절막(550)을 식각함으로써 광마스크(500)를 완성한다.When manufacturing the photomask 500 having the transmittance control film 550, first, a transmittance control film 550 and a pattern layer 520 having an etching ratio different from that of the transmittance control film 550 are formed on the substrate 500. Laminate in succession. After the photoresist (not shown) is applied, exposed and developed over the entire surface, the pattern layer 520 is etched using the photoresist as an etch mask. After removing the remaining photoresist film, a new photoresist pattern (not shown) for exposing the transmittance control film at a position corresponding to the contact window of the peripheral portion P is formed again, and then the transmittance control film 550 is etched using this as an etching mask. The optical mask 500 is completed.

그런데, 감광막(PR) 중 하부에 반사율이 높은 금속층, 즉 게이트 배선(22, 24, 26)이나 데이터 배선(62, 64, 65, 66, 68)이 있는 부분은 반사된 빛으로 인하여 노광시 다른 부분보다 빛의 조사량이 많아질 수 있다. 이를 방지하기 위하여 하부로부터의 반사광을 차단하는 층을 두거나 착색된 감광막(PR)을 사용할 수 있다.However, a portion of the photoresist film PR having a high reflectance metal layer, that is, the gate wirings 22, 24, 26 or the data wirings 62, 64, 65, 66, 68, is different during exposure due to the reflected light. The amount of light may be higher than that of the part. In order to prevent this, a layer for blocking the reflected light from the bottom may be provided or a colored photoresist film PR may be used.

이러한 방법으로 감광막(PR)을 노광한 후, 현상하면 도 13a 및 도 13b에서와 같은 감광막 패턴(PR)이 만들어진다. 즉, 게이트 패드(24) 및 데이터 패드(64)의 일부 위에는 감광막이 형성되어 있지 않고, 게이트 패드(24)와 데이터 패드(64)의 일부를 제외한 모든 주변부(P), 화면 표시부(D)에서 데이터선부(62, 64, 65) 및 드레인 전극(66) 및 데이터선부(65)와 드레인 전극(66) 사이의 반도체층(40)의 상부에는 두꺼운 감광막이 형성되어 있으며, 화면 표시부(D)에서 유지 축전기용 도전체 패턴(68) 상부 및 화소 영역(Px) 상부에는 얇은 감광막이 형성되어 있다. 도 13b에서와 같이, 드레인 전극(66)의 일부 상부에 얇은 감광막이 형성되어 있는 것도 가능하다.After exposing the photoresist film PR in this manner, and developing the photoresist film PR as shown in FIGS. 13A and 13B. That is, a photosensitive film is not formed on a portion of the gate pad 24 and the data pad 64, and in all peripheral portions P and the screen display portion D except for the gate pad 24 and a portion of the data pad 64. A thick photoresist film is formed on the data line parts 62, 64, 65 and the drain electrode 66 and the semiconductor layer 40 between the data line part 65 and the drain electrode 66. A thin photosensitive film is formed on the conductive pattern 68 for the storage capacitor and the upper portion of the pixel region Px. As shown in FIG. 13B, a thin photosensitive film may be formed on a part of the drain electrode 66.

이때, 감광막(PR)의 얇은 부분(C)의 두께는 최초 두께의 약 1/4 내지 1/7 수준 즉 350 Å 내지 10,000 Å 정도, 더욱 바람직하게는, 1,000 Å 내지 6,000 Å가 되도록 하는 것이 좋다. 한 예를 들면, 감광막(PR)의 최초 두께는 25,000 Å 내지 30,000 Å으로 하고, 화면 표시부(D)의 투과율을 30 %로 하여 얇은 감광막의 두께가 3,000 Å 내지 5,000 Å가 되도록 할 수 있다. 그러나 남기는 두께는 건식 식각의 공정 조건에 따라 결정되어야 하므로, 이러한 공정 조건에 따라 마스크의 펠리클, 잔류 크롬층의 두께 또는 투과율 조절막의 투과율이나 노광 시간 등을 조절하여야 한다.At this time, the thickness of the thin portion C of the photoresist film PR may be about 1/4 to 1/7 level of the initial thickness, that is, 350 to 10,000 Å, more preferably 1,000 to 6,000 Å. . For example, the initial thickness of the photosensitive film PR may be 25,000 kPa to 30,000 kPa, and the transmittance of the screen display unit D may be 30% so that the thickness of the thin photosensitive film may be 3,000 kPa to 5,000 kPa. However, since the thickness to be left must be determined according to the dry etching process conditions, the thickness of the pellicle of the mask, the residual chromium layer, or the transmittance or exposure time of the transmittance control film must be adjusted according to the process conditions.

이러한 얇은 두께의 감광막은 통상적인 방법으로 감광막을 노광, 현상한 후 리플로우를 통하여 형성할 수도 있다.Such a thin photosensitive film may be formed through reflow after exposing and developing the photosensitive film in a conventional manner.

이어, 건식 식각 방법으로 감광막 패턴(PR) 및 그 하부의 막들, 즉 보호막(70), 반도체층(40) 및 게이트 절연막(30)에 대한 식각을 진행한다.Subsequently, etching is performed on the photoresist pattern PR and the lower layers thereof, that is, the passivation layer 70, the semiconductor layer 40, and the gate insulating layer 30 by a dry etching method.

이때, 앞서 언급한 것처럼, 감광막 패턴(PR) 중 A 부분은 완전히 제거되지 않고 남아 있어야 하고, B 부분 하부의 보호막(70), 반도체층(40) 및 게이트 절연막(30)이 제거되어야 하며, C 부분 하부에서는 보호막(70)과 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않아야 한다.At this time, as mentioned above, part A of the photoresist pattern PR should remain without being completely removed, and the protective film 70, the semiconductor layer 40, and the gate insulating film 30 under the B part should be removed, and C Under the portion, only the passivation layer 70 and the semiconductor layer 40 may be removed, and the gate insulating layer 30 should not be removed.

이를 위해서, 감광막 패턴(PR)과 그 하부의 막들을 동시에 식각할 수 있는 건식 식각 방법을 사용할 수 있다. To this end, a dry etching method capable of simultaneously etching the photoresist pattern PR and the films below it may be used.

한편, 얇은 두께의 감광막이 불균일한 두께로 남아 게이트 절연막(30)의 상 부에 반도체층(40)의 일부가 잔류하는 것을 방지하기 위해, 감광막 패턴(PR)과 그 하부의 막들을 여러 단계로 나누어 식각할 수 있다. 이에 대하여 다음에서 상세하게 설명한다.On the other hand, in order to prevent a portion of the semiconductor layer 40 from remaining on top of the gate insulating film 30 by remaining a thin photoresist film having a non-uniform thickness, the photoresist pattern PR and the films under the film may be formed in various stages. It can be divided and etched. This will be described in detail below.

먼저, 도 14a 및 도 14b에 도시한 바와 같이, 감광막 패턴(PR)이 완전히 제거된 B 부분의 보호막(70) 및 그 하부의 막들, 즉 반도체층(40) 및 게이트 절연막(30)을 건식 식각 방식으로 식각하여 데이터 패드(64)를 완전히 드러내고, 게이트 패드(24) 상부에서는 게이트 절연막(30)의 일부를 남긴다. 이때, 게이트 패드(24)가 드러나도록 게이트 패드(24) 상부의 게이트 절연막(30)을 완전히 제거할 수도 있다. 건식 식각 기체로는 SF6+N2 또는 SF6+HCl 등을 사용하는데, 이 과정에서 감광막(PR)이 일부 제거될 수도 있다. 따라서, 화면 표시부(D)에서 보호막(70)이 드러나지 않도록 감광막의 소모량이 제어되는 조건을 채택하여야 한다. 이 단계에서, 도 14b에 나타난 바와 같이, 유지 축전기용 도전체 패턴(68) 상부에 놓인 감광막(PR)의 두께도 화면 표시부(D)의 감광막 두께 정도로 얇아진다.First, as shown in FIGS. 14A and 14B, the dry etching of the passivation layer 70 of the portion B and the lower portions thereof, that is, the semiconductor layer 40 and the gate insulating layer 30, is performed by completely removing the photoresist pattern PR. In some manner to expose the data pad 64 completely, leaving a portion of the gate insulating film 30 above the gate pad 24. In this case, the gate insulating layer 30 on the gate pad 24 may be completely removed to expose the gate pad 24. As the dry etching gas, SF 6 + N 2 or SF 6 + HCl may be used. In this process, the photoresist film PR may be partially removed. Therefore, the condition that the consumption amount of the photosensitive film is controlled must be adopted so that the protective film 70 is not exposed in the screen display unit D. In this step, as shown in FIG. 14B, the thickness of the photoresist film PR placed on the conductive capacitor conductor 68 for the storage capacitor is also reduced to the thickness of the photoresist film of the screen display unit D. FIG.

다음 산소를 이용한 애싱(ashing) 공정을 실시하여 도 15a 및 도 15b에서 보는 바와 같이 C 부분의 보호막(70) 상부에 잔류하는 감광막과 유지 축전기용 도전체 패턴(68) 상부의 감광막을 제거한다. 이때, C 부분에서 감광막이 불균일한 두께로 남아 감광막이 잔류할 수도 있으므로 N6+O2 또는 Ar+O2 등의 기체를 사용하여 애싱을 충분히 진행한다. 이렇게 하면, 도 13a 및 도 13b에서 얇은 두께의 감광막이 불균일한 두께로 형성되더라도 C 부분에서 감광막을 완전히 제거할 수 있다.Next, an ashing process using oxygen is performed to remove the photoresist film remaining on the upper portion of the protective film 70 in the portion C and the photoresist film on the conductive capacitor pattern 68 for the storage capacitor as shown in FIGS. 15A and 15B. At this time, since the photoresist film may remain at an uneven thickness in the portion C, the photoresist film may remain so that ashing is sufficiently performed using a gas such as N 6 + O 2 or Ar + O 2 . In this case, even if a thin photoresist film is formed with an uneven thickness in FIGS. 13A and 13B, it is possible to completely remove the photoresist film from the C portion.

이어, 도 16a 및 도 16b에서 보는 바와 같이, 반도체층(40)과 보호막(70)에 대한 식각 선택비가 우수한 조건 하에서, 감광막 패턴(PR)을 마스크로 하여 유지 축전기용 도전체 패턴(68) 상부, 드레인 전극(66) 상부 및 화소 영역이 될 부분 상부의 보호막(70)과 게이트 패드(24) 상부의 게이트 절연막(40)을 제거한다. 그러면, 유지 축전기가 형성될 부분과 화면 표시부(D)에서 반도체층(40)이 드러남과 동시에, 드레인 전극(66) 및 게이트 패드(24)를 드러낸다. 여기에서, 반도체층(40)과 보호막(70)에 대한 식각 선택비가 우수한 조건을 만들기 위하여, O2 또는 CF4를 다량으로 포함시키는 것이 바람직하며. 건식 식각 기체로는 SF6+N2, SF6+O 2, CF4+O2, CF4+CHF3+O2 등을 사용하는 것이 바람직하다. Next, as shown in FIGS. 16A and 16B, under the condition that the etching selectivity with respect to the semiconductor layer 40 and the passivation layer 70 is excellent, the photoresist pattern PR is used as a mask, and the upper portion of the conductor pattern 68 for the storage capacitor is used. The protective layer 70 on the drain electrode 66 and the portion of the pixel area and the gate insulating layer 40 on the gate pad 24 are removed. Then, the semiconductor layer 40 is exposed at the portion where the storage capacitor is to be formed and the screen display unit D, and at the same time, the drain electrode 66 and the gate pad 24 are exposed. Here, it is preferable that to make the etching selection ratio excellent conditions for the semiconductor layer 40 and the protective film 70, including the O 2 or CF 4, and a large amount. As the dry etching gas, it is preferable to use SF 6 + N 2 , SF 6 + O 2 , CF 4 + O 2 , CF 4 + CHF 3 + O 2 , and the like.

다음, 도 17a 및 도 17b에서 보는 바와 같이, 비정질 규소층만을 식각하는 조건을 선택하여 노출된 반도체층(40), 특히 인접한 두 데이터선(62) 사이에 존재하는 반도체층(40)을 제거하여 반도체 패턴(42, 48)을 완성한다. 이때 비정질 규소층을 식각하는 기체로는 Cl2+O2 또는 SF6+HCl+O2+Ar 등을 사용하는 것이 바람직하다. Next, as shown in FIGS. 17A and 17B, a condition for etching only the amorphous silicon layer is selected to remove the exposed semiconductor layer 40, in particular, the semiconductor layer 40 existing between two adjacent data lines 62. The semiconductor patterns 42 and 48 are completed. In this case, as a gas for etching the amorphous silicon layer, it is preferable to use Cl 2 + O 2 or SF 6 + HCl + O 2 + Ar.

다음, 드러난 게이트 패드(24)의 상부막(242), 드레인 전극(66)의 상부막(662), 데이터 패드(64)의 상부막(642), 그리고 유지 축전기용 도전체 패턴(68)의 상부막(682)를 건식 식각 또는 습식 식각으로 제거한 다음, 잔류하는 감광막(PR)을 제거한다. 이후, ITO 또는 IZO와 같은 투명한 도전막을 증착하고 이를 제4 마스크를 사용하여 패터닝하여, 도 4 및 도 5에 도시한 바와 같이, 드레인 전극(66)의 하부막(661), 게이트 패드(24)의 하부막(241) 및 데이터 패드(64)의 하부막(641)과 각각 접촉하는 화소 전극(82), 게이트 패드 도전 패턴(84) 및 데이터 패드 도전 패턴(86)을 형성한다. Next, the top film 242 of the exposed gate pad 24, the top film 662 of the drain electrode 66, the top film 642 of the data pad 64, and the conductive pattern 68 for the storage capacitor are next. After removing the upper layer 682 by dry etching or wet etching, the remaining photoresist layer PR is removed. Thereafter, a transparent conductive film, such as ITO or IZO, is deposited and patterned using a fourth mask, and as shown in FIGS. 4 and 5, the lower layer 661 of the drain electrode 66 and the gate pad 24. The pixel electrode 82, the gate pad conductive pattern 84, and the data pad conductive pattern 86, which contact the lower layer 241 and the lower layer 641 of the data pad 64, are formed.

이처럼, 본 발명의 제1 실시예에서는, 화면 표시부(D)에서는 보호막(70)과 반도체층(40)만을 제거하여 접촉창(71) 및 반도체 패턴(42, 48)을 형성하며, 주변부(P)에서는 보호막(70), 반도체층(40) 및 게이트 절연막(30)을 모두 제거하여 접촉창(72, 73)을 형성하는 공정을 하나의 마스크 공정으로 실시하기 때문에, 4장의 마스크를 사용하여 박막 트랜지스터 기판을 제조하는 것이 가능하다. 또한, 식각 조건을 적절히 조절하여 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 갖도록 하는 것이 가능하다. 데이터 배선 또는 게이트 배선을 알루미늄막 등의 저저항 금속막을 포함하는 이중막으로 사용하되, 패드부에서는 접촉 특성이 좋지 않은 알루미늄막을 제거함으로써, 패드부 특성을 저하시키지 않으면서도 저저항 배선을 사용하는 것이 가능하다. As described above, in the first exemplary embodiment of the present invention, only the passivation layer 70 and the semiconductor layer 40 are removed from the screen display unit D to form the contact window 71 and the semiconductor patterns 42 and 48. ) Removes all of the protective film 70, the semiconductor layer 40, and the gate insulating film 30 to form the contact windows 72 and 73 in one mask process. It is possible to manufacture transistor substrates. In addition, it is possible to appropriately adjust the etching conditions so that a large area is etched at different depths while having a uniform etching depth for one etching depth. Use the data wiring or the gate wiring as a double film including a low resistance metal film such as an aluminum film, but use the low resistance wiring without removing the pad part characteristics by removing the aluminum film having poor contact characteristics from the pad part. It is possible.

다음, 제1 실시예에서, 드레인 전극(66)의 상부막(662), 데이터 패드(64)의 상부막(642)을 식각할 때에 보호막(70)의 가장자리보다 안쪽으로 과식각되는 경우, 이후 ITO 또는 IZO 막 패턴이 접촉창의 안쪽에서 끊어질 수 있는 점을 보완하기 위한 제2 실시예를 다음에서 설명한다.Next, in the first embodiment, when the upper film 662 of the drain electrode 66 and the upper film 642 of the data pad 64 are etched inward from the edge of the protective film 70 when thereafter, A second embodiment is described below to compensate for the fact that the ITO or IZO film pattern may break inside the contact window.

도 18 내지 도 24는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.18 to 24 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention in a process sequence.

제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은 보호막(70)을 증착하는 단계까지는 앞선 도 3 내지 도 7c에 도시한 제1 실시예에 따른 방법과 동일하게 방법으로 진행한다.The method of manufacturing the thin film transistor substrate for a liquid crystal display according to the second embodiment proceeds in the same manner as the method according to the first embodiment shown in FIGS. 3 to 7C until the step of depositing the protective film 70.

즉, 절연 기판(10) 위에 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 게이트 금속막과 알루미늄막 또는 알루미늄 합금막과 같은 제2 게이트 금속막을 연속으로 증착한 다음, 제1 마스크를 이용하여 제2 및 제1 게이트 금속막을 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 이중막(221, 241, 261; 222, 242, 262) 구조의 게이트 배선을 형성한다. 다음, 게이트 절연막(30), 반도체층(40), 접촉층용 도핑된 비정질 규소막을 연속 증착한다. 이어, 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 데이터 금속막과 알루미늄막 또는 알루미늄 합금막과 같은 제2 데이터 금속막을 증착하고 제2 마스크를 사용하여 제2 및 제1 데이터 금속막 및 그 아래의 접촉층용 도핑된 비정질 규소막을 패터닝하여 데이터선(62), 데이터 패드(64), 소스 전극(65) 등 데이터선부와 그 하부의 데이터선부 접촉층 패턴(55) 및 드레인 전극(66)과 그 하부의 드레인 전극용 접촉층 패턴(56)을 형성한다. 도시하지는 않았지만, 앞선 제1 실시예에서와 마찬가지로 유지 축전기용 도전체 패턴(68)과 그 하부의 유지 축전기용 접촉층 패턴(58)을 또한 형성할 수 있다.That is, the first gate metal film such as chromium, molybdenum film, or molybdenum alloy film and the second gate metal film such as aluminum film or aluminum alloy film are successively deposited on the insulating substrate 10, and then the first mask is formed using the first mask. Dry and wet etching the second and first gate metal layers to form a double layer 221, 241, 261; 222, 242 including a gate line 22, a gate pad 24, and a gate electrode 26 on the substrate 10. 262) to form a gate wiring. Next, the gate insulating film 30, the semiconductor layer 40, and the doped amorphous silicon film for the contact layer are successively deposited. Subsequently, a first data metal film, such as a chromium, molybdenum film, or molybdenum alloy film, and a second data metal film, such as an aluminum film or an aluminum alloy film, are deposited, and the second and first data metal films and a lower portion thereof using a second mask. Patterning the doped amorphous silicon film for the contact layer of the data line portion such as the data line 62, the data pad 64, the source electrode 65, and the data line portion contact layer pattern 55 and the drain electrode 66 below The contact layer pattern 56 for drain electrodes is formed. Although not shown, the conductor pattern 68 for the storage capacitor and the contact layer pattern 58 for the storage capacitor thereunder may also be formed as in the first embodiment.

다음, 그 위에 보호막(70)을 증착한 다음, 감광막(PR)을 도포하고 이를 제3마스크를 사용하여 노광 및 현상하여, 도 18에 도시한 바와 같이, 감광막(PR)의 두께를 부분적으로 달리 패터닝한다. 즉, 게이트 패드(24), 데이터 패드(64) 및 드레인 전극(66)의 일부의 상부(C)에서는 감광막(PR)이 완전히 제거되며, 화면 표시 부(D)에서 드레인 전극(66) 상부의 감광막(PR)이 완전히 제거된 부분의 바깥쪽 일부(C), 화소 영역이 형성될 부분(C) 및 주변부(P)의 데이터 패드(64) 상부의 감광막(PR)이 완전히 제거된 부분의 바깥쪽 일부(C)에는 얇은 두께의 감광막(PR)이 형성되며, 이외의 모든 부분(A)에는 감광막(PR)이 완전히 남도록 패터닝한다.Next, the protective film 70 is deposited thereon, and then the photoresist film PR is applied, and the photoresist film PR is exposed and developed using a third mask, and as shown in FIG. 18, the thickness of the photoresist film PR is partially different. Pattern. That is, the photoresist film PR is completely removed from the upper portion C of the gate pad 24, the data pad 64, and the drain electrode 66, and the upper portion of the drain electrode 66 is removed from the screen display portion D. Outside part C of which the photoresist film PR is completely removed, part C where the pixel region is to be formed, and outside part where the photoresist film PR on the upper part of the data pad 64 of the peripheral part P is completely removed. On the side portion C, a thin photosensitive film PR is formed, and in all other portions A, the photoresist film PR is patterned so as to remain completely.

다음, 도 19에 도시한 바와 같이, 감광막(PR)이 완전히 제거된 부분을 통해 그 하부의 막들, 즉 보호막(70), 반도체층(40) 및 게이트 절연막(30)을 건식 식각으로 제거하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(64)가 드러나도록 한다.Next, as shown in FIG. 19, the lower layers of the photoresist film PR, that is, the protective film 70, the semiconductor layer 40, and the gate insulating film 30 are removed by dry etching. The gate pad 24, the drain electrode 66 and the data pad 64 are exposed.

이 단계에서, 감광막(PR)의 두께가 일부 제거될 수도 있다.In this step, the thickness of the photoresist film PR may be partially removed.

이어, 도 20에 도시한 바와 같이, 드러난 게이트 패드(24)의 상부막(242), 드레인 전극(66)의 상부막(662) 및 데이터 패드(64)의 상부막(642)을 습식 또는 건식 식각 방법으로 제거하여, 각각의 하부막(241, 661, 641)을 드러낸다.Next, as shown in FIG. 20, the top layer 242 of the exposed gate pad 24, the top layer 662 of the drain electrode 66, and the top layer 642 of the data pad 64 are wet or dry. The etching method removes the lower layers 241, 661, and 641.

다음, 감광막(PR)을 산소를 포함하는 기체를 이용하여 애싱하여, 드레인 전극(66) 상부, 화소 영역이 될 부분의 상부 및 데이터 패드(64)의 상부에 덮여 있는 얇은 감광막(PR)을 제거하여 그 하부의 보호막(70)을 드러낸다. 다음, 도 21에 도시한 바와 같이, 드러난 보호막(70) 및 그 하부의 반도체층(40)을 건식 식각하여 반도체 패턴을 완성하고, 접촉창(72, 73) 가장자리 바깥으로 일정 폭 드레인 전극(66) 및 데이터 패드(64)의 상부막(662, 642)을 드러낸다.Next, the photoresist film PR is ashed using a gas containing oxygen to remove the thin photoresist film PR that is covered over the drain electrode 66, over the portion to be the pixel region, and over the data pad 64. To expose the lower protective film 70. Next, as shown in FIG. 21, the exposed protective film 70 and the underlying semiconductor layer 40 are dry-etched to complete the semiconductor pattern, and the drain electrode 66 is fixed to the outside of the edges of the contact windows 72 and 73. ) And top films 662 and 642 of the data pad 64.

이어, 도 22에 도시한 바와 같이, 잔류하는 감광막(PR)을 스트립(strip)하여 제거하여, 게이트 패드(24)의 하부막(241), 드레인 전극(66)의 하부막(661) 및 데 이터 패드(64)의 하부막(641)을 각각 드러내는 접촉창(71, 72, 73)을 완성한다.Subsequently, as shown in FIG. 22, the remaining photoresist film PR is stripped and removed to remove the lower film 241 of the gate pad 24 and the lower film 661 of the drain electrode 66. The contact windows 71, 72, and 73 respectively exposing the lower layer 641 of the data pad 64 are completed.

마지막으로, ITO 막 또는 IZO 막을 전면에 증착하고 제4 마스크를 사용하여 식각하여, 도 23에 도시한 바와 같이, 접촉창(72, 71, 73)을 통해 게이트 패드(24)의 하부막(241), 드레인 전극(66)의 하부막(661) 및 데이터 패드(64)의 하부막(641)과 각각 접촉하는 게이트 패드 도전 패턴(84), 화소 전극(82) 및 데이터 패드 도전 패턴(86)을 형성한다.Finally, an ITO film or an IZO film is deposited on the front surface and etched using a fourth mask, and as shown in FIG. 23, the lower film 241 of the gate pad 24 through the contact windows 72, 71, and 73. ), The gate pad conductive pattern 84, the pixel electrode 82, and the data pad conductive pattern 86 contacting the lower layer 661 of the drain electrode 66 and the lower layer 641 of the data pad 64, respectively. To form.

이상에서와 같이, 본 발명의 제2 실시예에서는, 화면 표시부(D)에서는 보호막(70)과 반도체층(40)을 제거하여 접촉창(71) 및 반도체 패턴(42, 48)을 형성하며, 주변부(P)에서는 보호막(70), 반도체층(40) 및 게이트 절연막(30)을 모두 제거하여 접촉창(72, 73)을 형성하는 공정을 하나의 마스크 공정으로 실시하기 때문에, 4장의 마스크를 사용하여 박막 트랜지스터 기판을 제조하는 것이 가능하다. 또한, 식각 조건을 적절히 조절하여 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 갖도록 하는 것이 가능하며, 데이터 배선 또는 게이트 배선을 알루미늄막 등의 저저항 금속막을 포함하는 이중막으로 사용하되, 패드부에서는 접촉 특성이 좋지 않은 알루미늄막을 제거함으로써, 패드부 특성을 저하시키지 않으면서도 저저항 배선을 사용하는 것이 가능하다. 뿐만 아니라, 드레인 전극(66)의 상부막(662), 데이터 패드(64)의 상부막(642)을 먼저 제거한 후에 보호막(70)을 제거하여 접촉창을 형성하기 때문에, 이 상부막(662, 642)이 보호막 안쪽으로 과식각 될 염려가 없으며, 따라서 이후 형성되는 화소 전극(82) 및 데이터 패드 도전 패턴(86)이 접촉창의 안쪽에서 끊어지는 것을 방지할 수 있 다. 상부막(662, 642)이 과식각 되지 않는 경우라도, 접촉창(71, 72, 73) 부근에서의 단차를 완화시켜줄 수 있으므로, 역시 동일한 효과를 얻을 수 있다.As described above, in the second embodiment of the present invention, the contact display 71 and the semiconductor patterns 42 and 48 are formed by removing the passivation layer 70 and the semiconductor layer 40 from the screen display unit D. In the peripheral portion P, a process of forming the contact windows 72 and 73 by removing all of the protective film 70, the semiconductor layer 40, and the gate insulating film 30 is performed in one mask process. It is possible to manufacture thin film transistor substrates. Further, by appropriately adjusting the etching conditions, it is possible to etch a large area to different depths and to have a uniform etching depth for one etching depth, and the data wiring or gate wiring may include a low resistance metal film such as an aluminum film. It is possible to use a low resistance wiring without deteriorating the pad portion characteristics by removing the aluminum film having poor contact characteristics from the pad portion but using the double membrane. In addition, since the upper layer 662 of the drain electrode 66 and the upper layer 642 of the data pad 64 are first removed, the protective layer 70 is removed to form a contact window. There is no fear that 642) may be over-etched into the protective film, thereby preventing the pixel electrode 82 and the data pad conductive pattern 86 formed later from being broken inside the contact window. Even when the top films 662 and 642 are not overetched, the step difference in the vicinity of the contact windows 71, 72 and 73 can be alleviated, and thus the same effect can be obtained.

다음, 도 24 내지 도 29를 참고로 하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다.Next, a method of manufacturing a thin film transistor substrate according to a third exemplary embodiment of the present invention will be described with reference to FIGS. 24 to 29.

도 24 내지 도 29는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 나타낸 단면도로서, 보호막으로 감광성이 있는 유기막을 사용한 경우를 보여주고 있다.24 to 29 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a third embodiment of the present invention according to a process sequence, and show a case where a photosensitive organic film is used as a protective film.

먼저, 제1 및 제2 실시예에서와 동일한 단계를 거쳐, 이중막 게이트 배선(22, 24, 26), 게이트 절연막(30), 반도체층(40), 접촉층 패턴(55, 56), 그리고 이중막 데이터 배선(62, 64, 65, 66)을 형성한다.First, through the same steps as in the first and second embodiments, the double film gate wirings 22, 24 and 26, the gate insulating film 30, the semiconductor layer 40, the contact layer patterns 55 and 56, and The double film data wirings 62, 64, 65, and 66 are formed.

즉, 절연 기판(10) 위에 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 게이트 금속막과 알루미늄막 또는 알루미늄 합금막과 같은 제2 게이트 금속막을 연속으로 증착한 다음, 제1 마스크를 이용하여 제2 및 제1 게이트 금속막을 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 이중막(221, 241, 261; 222, 242, 262) 구조의 게이트 배선을 형성한다. 다음, 게이트 절연막(30), 반도체층(40), 접촉층용 도핑된 비정질 규소막을 연속 증착한다. 이어, 크롬, 몰리브덴막 또는 몰리브덴 합금막과 같은 제1 데이터 금속막과 알루미늄막 또는 알루미늄 합금막과 같은 제2 데이터 금속막을 연속하여 증착하고 제2 마스크를 사용하여 제2 및 제1 데이터 금속막 및 그 아래의 접촉층용 도핑된 비정질 규소막을 패터닝하여 데이터선(62), 데이터 패드(64), 소 스 전극(65) 등 데이터선부와 그 하부의 데이터선부 접촉층 패턴(55) 및 드레인 전극(66)과 그 하부의 드레인 전극용 접촉층 패턴(56)을 형성한다.That is, the first gate metal film such as chromium, molybdenum film, or molybdenum alloy film and the second gate metal film such as aluminum film or aluminum alloy film are successively deposited on the insulating substrate 10, and then the first mask is formed using the first mask. Dry and wet etching the second and first gate metal layers to form a double layer 221, 241, 261; 222, 242 including a gate line 22, a gate pad 24, and a gate electrode 26 on the substrate 10. 262) to form a gate wiring. Next, the gate insulating film 30, the semiconductor layer 40, and the doped amorphous silicon film for the contact layer are successively deposited. Subsequently, a first data metal film, such as a chromium, molybdenum film, or molybdenum alloy film, and a second data metal film, such as an aluminum film or an aluminum alloy film, are successively deposited, and the second and first data metal films are formed using a second mask, and The doped amorphous silicon film for the contact layer beneath it is patterned so that the data line part such as the data line 62, the data pad 64, the source electrode 65, and the data line part contact layer pattern 55 and the drain electrode 66 thereunder. ) And a contact layer pattern 56 for drain electrodes thereunder.

다음, 그 위에 감광성이 있는 유기 절연막을 3,000 Å 정도의 두께로 코팅하여 보호막(80)을 형성한 다음, 제3마스크를 사용하여 노광 및 현상하여, 도 24에 도시한 바와 같이, 보호막(80)의 두께를 부분적으로 달리 패터닝한다. 즉, 게이트 패드(24), 데이터 패드(64) 및 드레인 전극(66)의 일부의 상부(C)에서는 보호막(80)이 완전히 제거되며, 화면 표시부(D)에서 드레인 전극(66) 상부의 보호막(80)이 완전히 제거된 부분의 바깥쪽 일부(C)와 화소 영역이 형성될 부분(C) 및 주변부(P)의 데이터 패드(64) 상부의 보호막(80)이 완전히 제거된 부분의 바깥쪽 일부(C)에는 얇은 두께의 보호막(80)이 형성되며, 이외의 모든 부분(A)에는 보호막(80)이 그대로 남도록 한다.Next, a photosensitive organic insulating film is coated thereon to a thickness of about 3,000 Å to form a protective film 80, and then exposed and developed using a third mask, as shown in FIG. 24, as shown in FIG. The thickness of is partially patterned differently. That is, the passivation layer 80 is completely removed from the upper portion C of the gate pad 24, the data pad 64, and the drain electrode 66, and the passivation layer on the drain electrode 66 is disposed on the screen display unit D. FIG. The outer portion C of the portion where the 80 is completely removed, the portion C where the pixel region is to be formed, and the outer portion of the portion where the protective film 80 on the upper portion of the data pad 64 of the peripheral portion P is completely removed. A portion C is provided with a thin protective film 80, and in all other portions A, the protective film 80 is left as it is.

다음, 도 25에 도시한 바와 같이, 보호막(80)이 완전히 제거된 부분을 통해 드러나 있는 그 하부의 막들, 즉 반도체층(40) 및 게이트 절연막(30)을 건식 식각으로 제거하여, 게이트 패드(24)을 드러내는 접촉창(72)을 형성한다.Next, as shown in FIG. 25, the underlying films exposed through the portions where the protective film 80 is completely removed, that is, the semiconductor layer 40 and the gate insulating film 30, are removed by dry etching to form a gate pad ( Form a contact window 72 exposing 24.

이어, 도 26에 도시한 바와 같이, 드러난 게이트 패드(24)의 상부막(242), 드레인 전극(66)의 상부막(662) 및 데이터 패드(64)의 상부막(642)을 습식 또는 건식 식각 방법으로 제거하여, 각각의 하부막(241, 661, 641)을 드러낸다. Next, as shown in FIG. 26, the exposed upper layer 242 of the gate pad 24, the upper layer 662 of the drain electrode 66, and the upper layer 642 of the data pad 64 are wet or dry. The etching method removes the lower layers 241, 661, and 641.

드레인 전극(66) 위 일부, 화소 영역이 될 부분의 상부 및 데이터 패드(64)의 위 일부에 덮여 있는 얇은 두께의 보호막(80)을 애싱으로 제거하여, 도 27에서 도시한 바와 같이, 그 하부의 드레인 전극(66)의 상부막(662)과 데이터 패드(64)의 상부막(642)을 드러내어, 단차가 완화된 접촉창(71, 73)을 각각 형성함과 동시에, 화소 영역의 반도체층(40)을 드러낸다.A portion of the upper portion of the drain electrode 66, the upper portion of the pixel region and the upper portion of the data pad 64 is removed by ashing, and as shown in FIG. 27, the lower portion thereof is removed. The upper layer 662 of the drain electrode 66 of the drain electrode 66 and the upper layer 642 of the data pad 64 are exposed to form contact windows 71 and 73 with reduced steps, respectively, and the semiconductor layer of the pixel region. Expose 40.

이후, 도 28에 도시한 바와 같이, 드러난 반도체층(30)을 건식 식각하여 반도체 패턴을 완성한다.Thereafter, as shown in FIG. 28, the exposed semiconductor layer 30 is dry etched to complete the semiconductor pattern.

마지막으로, ITO 막 또는 IZO 막을 전면에 증착하고 제4 마스크를 사용하여 식각하여, 도 29에 도시한 바와 같이, 접촉창(72, 71, 73)을 통해 게이트 패드(24)의 하부막(241), 드레인 전극(66)의 하부막(661) 및 데이터 패드(64)의 하부막(641)과 각각 접촉하는 게이트 패드 도전 패턴(84), 화소 전극(82) 및 데이터 패드 도전 패턴(86)을 형성한다.Finally, an ITO film or an IZO film is deposited on the front surface and etched using a fourth mask, and as shown in FIG. 29, the lower film 241 of the gate pad 24 through the contact windows 72, 71, and 73. ), The gate pad conductive pattern 84, the pixel electrode 82, and the data pad conductive pattern 86 contacting the lower layer 661 of the drain electrode 66 and the lower layer 641 of the data pad 64, respectively. To form.

이러한 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은 제2 실시예에서와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 보호막 형성 이후에 감광막을 별도로 도포하거나 제거하는 공정이 필요하지 않아 공정이 단순화된다. The manufacturing method of the thin film transistor substrate for a liquid crystal display device according to the third embodiment can not only obtain the same effects as in the second embodiment, but also eliminate the need for a process of separately applying or removing the photoresist film after forming the protective film. The process is simplified.

이상에서와 같이, 본 발명은 박막의 새로운 사진 식각 방법을 통하여 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정 수를 줄이고, 공정을 단순화하여 제조 원가를 낮추고 수율도 높여준다. 또한, 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 가질 수 있도록 한다. 뿐만 아니라, 배선을 저저항 금속막을 포함하는 이중막으로 사용하되, 접촉창 부근에서의 접촉 불량을 방지할 수 있다.As described above, the present invention reduces the manufacturing process number of the thin film transistor substrate for the liquid crystal display device through a new photolithography method of the thin film, and simplifies the process to lower the manufacturing cost and increase the yield. In addition, it is possible to etch a large area to different depths while having a uniform etching depth for one etching depth. In addition, the wiring may be used as a double film including a low resistance metal film, thereby preventing contact failure near the contact window.

Claims (25)

기판 위에 제1 광마스크를 사용하여 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate wiring including a gate line, a gate electrode, and a gate pad using a first photomask on the substrate, 상기 게이트 배선 및 상기 기판 위에 게이트 절연막, 반도체층, 접촉층, 제1 데이터 금속막 및 제2 데이터 금속막을 연속하여 증착하는 단계,Continuously depositing a gate insulating film, a semiconductor layer, a contact layer, a first data metal film, and a second data metal film on the gate wiring and the substrate; 제2 광마스크를 사용하여 상기 제2 및 제1 데이터 금속막을 식각하여 데이터선 및 소스 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,Etching the second and first data metal layers using a second photomask to form a data line including a data line, a source, and a drain electrode; 상기 데이터 배선을 마스크로 하여 상기 접촉층을 식각하여 상기 데이터 배선과 동일한 패턴의 접촉층 패턴을 형성하는 단계,Etching the contact layer using the data wiring as a mask to form a contact layer pattern having the same pattern as the data wiring; 상기 반도체층과 상기 데이터 배선을 덮는 보호막을 증착하는 단계,Depositing a passivation layer covering the semiconductor layer and the data line; 상기 보호막 위에 감광막을 도포하는 단계,Applying a photoresist film on the protective film, 제3 광마스크를 사용하여 상기 감광막을 노광하고 현상하여, 부분에 따라 높이가 다른 감광막 패턴을 형성하는 단계,Exposing and developing the photoresist film using a third photomask to form a photoresist pattern having a different height according to a part; 상기 감광막 패턴을 이용하여 상기 보호막, 상기 드레인 전극의 상기 제2 데이터 금속막 일부, 상기 데이터 패드의 상기 제2 데이터 금속막 일부, 상기 반도체층 및 상기 게이트 절연막을 식각하여, 상기 드레인 전극의 상기 제1 데이터 금속막 일부, 상기 데이터 패드의 상기 제1 데이터 금속막 일부 및 상기 게이트 패드 일부를 각각 드러내는 제1 내지 제3 접촉창을 형성하고, 반도체 패턴을 형성하는 단계,The protective layer, a portion of the second data metal layer of the drain electrode, a portion of the second data metal layer of the data pad, the semiconductor layer, and the gate insulating layer are etched using the photoresist pattern to form the first layer of the drain electrode. Forming first and third contact windows respectively exposing a portion of the data metal layer, a portion of the first data metal layer of the data pad, and a portion of the gate pad, and forming a semiconductor pattern; 상기 감광막 패턴을 제거하는 단계, 및 Removing the photoresist pattern, and 제4 광마스크를 사용하여, 상기 제1 접촉창을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode through the first contact window using a fourth photomask 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a. 제1항에서,In claim 1, 상기 제2 데이터 금속막은 알루미늄 또는 알루미늄 합금막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the second data metal film is formed of an aluminum or aluminum alloy film. 제2항에서,In claim 2, 상기 제1 데이터 금속막은 크롬, 몰리브덴 또는 몰리브덴 합금막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the first data metal film is formed of a chromium, molybdenum, or molybdenum alloy film. 제1항에서,In claim 1, 상기 화소 전극을 형성하는 단계에서, 상기 제2 접촉창을 통해 상기 데이터 패드의 상기 제1 금속막과 연결되는 데이터 패드 도전 패턴을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.In the forming of the pixel electrode, a method of manufacturing a thin film transistor substrate for a liquid crystal display device further comprising forming a data pad conductive pattern connected to the first metal layer of the data pad through the second contact window. . 제1항에서,In claim 1, 상기 게이트 배선은 하부막인 제1 게이트 금속막 및 상부막인 제2 게이트 금 속막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The gate wiring line is formed of a first gate metal layer as a lower layer and a second gate metal layer as an upper layer. 제5항에서,In claim 5, 상기 드레인 전극의 상기 제2 데이터 금속막과 상기 데이터 패드의 상기 제2 데이터 금속막을 식각하는 단계에서 상기 게이트 패드의 상기 제2 게이트 금속막의 일부를 제거하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And removing a portion of the second gate metal film of the gate pad by etching the second data metal film of the drain electrode and the second data metal film of the data pad. 제6항에서,In claim 6, 상기 제2 게이트 금속막은 알루미늄 또는 알루미늄 합금막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the second gate metal film is formed of an aluminum or aluminum alloy film. 제7항에서,In claim 7, 상기 제1 게이트 금속막은 크롬, 몰리브덴 또는 몰리브덴 합금막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the first gate metal film is formed of a chromium, molybdenum or molybdenum alloy film. 제6항에서,In claim 6, 상기 화소 전극을 형성하는 단계에서, 상기 제3 접촉창을 통해 상기 게이트 패드와 연결되는 게이트 패드 도전 패턴을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming a gate pad conductive pattern connected to the gate pad through the third contact window in the forming of the pixel electrode. 제1항에서,In claim 1, 상기 화소 전극은 ITO 또는 IZO로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the pixel electrode is formed of ITO or IZO. 제1항에서,In claim 1, 상기 제1 내지 제3 접촉창 및 상기 반도체 패턴을 형성하는 단계는Forming the first to third contact windows and the semiconductor pattern 상기 게이트 패드 및 상기 데이터 패드 상부의 상기 보호막, 상기 보호막 하부의 상기 반도체층 및 상기 게이트 절연막을 식각하여, 상기 게이트 패드 및 상기 데이터 패드를 드러내는 단계,Etching the passivation layer on the gate pad and the data pad, the semiconductor layer below the passivation layer, and the gate insulating layer to expose the gate pad and the data pad; 상기 감광막의 일정 두께를 제거하여 상기 드레인 전극 상부의 상기 보호막 및 인접한 두 개의 상기 데이터선 사이의 상기 보호막을 드러내는 단계,Removing the predetermined thickness of the photoresist to expose the passivation layer between the passivation layer on the drain electrode and two adjacent data lines; 드러난 상기 보호막 및 상기 보호막 하부의 상기 반도체층을 식각하여, 상기 드레인 전극을 드러내고 상기 반도체 패턴을 형성하는 단계, 및Etching the exposed protective layer and the semiconductor layer below the protective layer to expose the drain electrode and form the semiconductor pattern; and 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막을 식각하여 상기 제1 내지 제3 접촉창을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Etching the second gate metal film of the exposed gate pad, the second data metal film of the exposed drain electrode and the second data metal film of the exposed data pad to form the first to third contact windows. The manufacturing method of the thin film transistor substrate for liquid crystal display devices containing. 제11항에서,In claim 11, 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전 극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막은 습식 식각으로 식각하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Fabrication of a thin film transistor substrate for a liquid crystal display device wherein the second gate metal film of the exposed gate pad, the second data metal film of the exposed drain electrode and the second data metal film of the exposed data pad are etched by wet etching. Way. 제11항에서,In claim 11, 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막은 건식 식각으로 식각하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The second gate metal layer of the exposed gate pad, the second data metal layer of the exposed drain electrode, and the second data metal layer of the exposed data pad are etched by dry etching. . 제11항에서,In claim 11, 상기 드레인 전극 상부의 상기 보호막 및 인접한 두 개의 상기 데이터선 사이의 상기 보호막을 드러내는 단계에서, 상기 감광막은 산소를 이용한 애싱 공정으로 제거하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And exposing the passivation layer between the passivation layer on the drain electrode and two adjacent data lines, and removing the photoresist by an ashing process using oxygen. 제14항에서,The method of claim 14, 상기 애싱 공정은 N6 또는 Ar을 더 포함하여 실시하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the ashing step further comprises N 6 or Ar. 제1항에서,In claim 1, 상기 제1 내지 제3 접촉창 및 상기 반도체 패턴을 형성하는 단계는,Forming the first to third contact windows and the semiconductor pattern, 상기 게이트 패드 상부 및 상기 드레인 전극 상부 및 상기 데이터 패드 상부의 상기 보호막, 그리고 상기 보호막 하부의 상기 반도체층 및 상기 게이트 절연막을 식각하여 상기 게이트 패드, 상기 드레인 전극 및 상기 데이터 패드를 각각 드러내는 단계,Etching the protective layer over the gate pad and the drain electrode and the data pad, the semiconductor layer and the gate insulating layer under the protective layer to expose the gate pad, the drain electrode and the data pad, respectively; 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막을 식각하여, 상기 게이트 패드의 상기 제1 게이트 금속막, 상기 드레인 전극의 상기 제1 데이터 금속막 및 상기 데이터 패드의 상기 제1 데이터 금속막을 드러내는 단계,Etching the second gate metal film of the exposed gate pad, the second data metal film of the exposed drain electrode and the second data metal film of the exposed data pad to etch the first gate metal film of the gate pad, and Exposing the first data metal film of the drain electrode and the first data metal film of the data pad; 상기 감광막의 일정 두께를 제거하여 인접한 두 개의 상기 데이터선 사이의 상기 보호막 및 상기 드러난 드레인 전극의 바깥쪽에 위치한 상기 보호막을 드러내는 단계,Removing the predetermined thickness of the photoresist to expose the passivation layer between two adjacent data lines and the passivation layer located outside the exposed drain electrode; 상기 드러난 보호막 및 상기 보호막 하부의 반도체층을 식각하여 상기 드레인 전극의 상기 제1 데이터 금속막을 드러내는 상기 제2 접촉창을 형성하고, 상기 반도체 패턴을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Etching the exposed protective layer and the semiconductor layer under the protective layer to form the second contact window exposing the first data metal layer of the drain electrode, and forming the semiconductor pattern. Method of preparation. 제16항에서,The method of claim 16, 상기 드러난 드레인 전극의 바깥쪽에 위치한 상기 보호막을 드러내는 단계에서, 상기 감광막의 일정 두께를 제거하여 상기 드러난 데이터 패드의 바깥쪽에 위치한 상기 보호막을 드러내는 단계,Exposing the protective film located outside the exposed drain electrode, removing a predetermined thickness of the photoresist to expose the protective film located outside the exposed data pad, 상기 보호막을 식각하여 상기 데이터 패드의 상기 제1 데이터 금속막을 드러내는 상기 제3 접촉창을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And etching the passivation layer to form the third contact window exposing the first data metal layer of the data pad to form the third contact window. 제17항에서,The method of claim 17, 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막은 습식 식각으로 식각하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The second gate metal layer of the exposed gate pad, the second data metal layer of the exposed drain electrode, and the second data metal layer of the exposed data pad are etched by wet etching. . 제17항에서,The method of claim 17, 상기 드러난 게이트 패드의 상기 제2 게이트 금속막, 상기 드러난 드레인 전극의 상기 제2 데이터 금속막 및 상기 드러난 데이터 패드의 상기 제2 데이터 금속막은 건식 식각으로 식각하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The second gate metal layer of the exposed gate pad, the second data metal layer of the exposed drain electrode, and the second data metal layer of the exposed data pad are etched by dry etching. . 제16항에서,The method of claim 16, 인접한 두 개의 상기 데이터선 사이의 상기 보호막 및 상기 드러난 드레인 전극의 바깥쪽에 위치한 상기 보호막을 드러내는 단계에서, 상기 감광막은 산소를 이용한 애싱 공정으로 제거하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And exposing the protective film between two adjacent data lines and the protective film located outside the exposed drain electrode, wherein the photosensitive film is removed by an ashing process using oxygen. 제1항에서,In claim 1, 상기 반도체층은 비정질 규소층으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the semiconductor layer is formed of an amorphous silicon layer. 제21항에서,The method of claim 21, 상기 접촉층은 인이 도핑된 비정질 규소층으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And the contact layer is formed of an amorphous silicon layer doped with phosphorus. 기판 위에 제1 광마스크를 사용하여 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate wiring including a gate line, a gate electrode, and a gate pad using a first photomask on the substrate, 상기 게이트 배선 및 상기 기판 위에 게이트 절연막, 반도체층, 접촉층, 제1 데이터 금속막 및 제2 데이터 금속막을 연속하여 증착하는 단계,Continuously depositing a gate insulating film, a semiconductor layer, a contact layer, a first data metal film, and a second data metal film on the gate wiring and the substrate; 제2 광마스크를 사용하여 상기 제2 및 제1 데이터 금속막을 식각하여 데이터선 및 소스 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,Etching the second and first data metal layers using a second photomask to form a data line including a data line, a source, and a drain electrode; 상기 데이터 배선을 마스크로 하여 상기 접촉층을 식각하여 상기 데이터 배 선과 동일한 패턴의 접촉층 패턴을 형성하는 단계,Etching the contact layer using the data wiring as a mask to form a contact layer pattern having the same pattern as that of the data wiring; 상기 반도체층과 상기 데이터 배선을 덮는 감광성 보호막을 형성하는 단계,Forming a photosensitive protective film covering the semiconductor layer and the data line; 제3 광마스크를 사용하여 상기 보호막을 노광하고 현상하여, 상기 게이트 패드 상부의 상기 반도층을 드러내며 두께를 가지고 있지 않은 제1 부분, 상기 드레인 전극 및 상기 데이터 패드를 각각 드러내는 제1 및 제2 접촉창, 상기 제1 및 제2 접촉창의 바깥 및 상기 게이트선과 상기 데이터선에 의해 정의되는 화소 영역에 제1 두께를 가지고 형성되어 있는 제2 부분, 그리고 상기 제1 및 제2 부분을 제외한 나머지 부분에 상기 제1 두께보다 두꺼운 제2 두께를 가지고 형성되어 있는 제3 부분을 포함하는 보호막 패턴을 형성하는 단계, First and second contacts exposing and developing the passivation layer using a third photomask to expose the semiconducting layer over the gate pad and to expose the first portion, the drain electrode, and the data pad, respectively, having no thickness. On the outside of the window, the first and second contact windows and the pixel portion defined by the gate line and the data line, a second portion having a first thickness, and remaining portions except the first and second portions. Forming a protective film pattern including a third portion formed with a second thickness thicker than the first thickness, 상기 제1 부분을 통해 드러난 상기 반도체층 및 상기 게이트 절연막을 식각하여 상기 게이트 패드를 드러내는 제3 접촉창을 형성하는 단계,Etching the semiconductor layer and the gate insulating layer exposed through the first portion to form a third contact window exposing the gate pad; 상기 제1 내지 제3 접촉창을 통해 각각 드러나 있는 상기 드레인 전극의 상기 제2 데이터 금속막, 상기 데이터 패드의 상기 제2 데이터 금속막, 그리고 상기 게이트 패드의 상기 제2 게이트 금속막을 제거하는 단계,Removing the second data metal film of the drain electrode, the second data metal film of the data pad, and the second gate metal film of the gate pad respectively exposed through the first to third contact windows; 상기 제2 부분을 애싱하여 상기 화소 영역의 상기 반도체층을 드러내고, 상기 제1 및 제2 접촉창의 크기를 확대하는 단계,Ashing the second portion to expose the semiconductor layer of the pixel region, and enlarging the sizes of the first and second contact windows; 상기 화소 영역의 상기 드러난 반도체층을 식각하여 반도체 패턴을 형성하는 단계,Etching the exposed semiconductor layer of the pixel region to form a semiconductor pattern, 상기 제1 접촉창을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방 법.And forming a pixel electrode electrically connected to the drain electrode through the first contact window. 제23항에서,The method of claim 23, 상기 화소 전극을 형성하는 단계에서, 상기 제2 접촉창 및 상기 제3 접촉창을 통해 각각 상기 데이터 패드의 상기 제1 데이터 금속막 및 상기 게이트 패드의 상기 제1 게이트 금속막과 접촉하는 데이터 패드 도전 패턴 및 게이트 패드 도전 패턴을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.In the forming of the pixel electrode, a data pad conductive contacting the first data metal layer of the data pad and the first gate metal layer of the gate pad through the second contact window and the third contact window, respectively. A method of manufacturing a thin film transistor substrate for a liquid crystal display device further comprising the step of forming a pattern and a gate pad conductive pattern. 제23항에서,The method of claim 23, 상기 보호막은 유기 절연막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And said protective film is formed of an organic insulating film.
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