KR20000043567A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 자기정렬콘택 기술을 이용한 반도체 소자의 제조방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 상에 게이트용 도전막과, 이격되어 배치되는 질화막 패턴들을 순차적으로 형성하고, 상기 질화막 패턴을 식각 마스크로 하는 식각 공정으로 상기 게이트용 도전막을 식각하여 게이트 전극들을 형성하는 단계; 상기 게이트 전극 및 질화막 패턴의 측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 실리콘 기판 상에 게이트 전극 및 질화막 패턴의 적층물을 감싸는 형태로 제1도전막을 증착하는 단계; 상기 제1도전막 상에 활성영역을 가리는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 제1도전막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 단계까지의 구조물 상에 산화막을 증착하고, 상기 산화막 상에 활성영역 이외의 영역을 가리는 제2감광막 패턴을 형성하는 단계; 상기 제1도전막이 노출되도록, 상기 제2감광막 패턴을 식각 마스크로하여 활성영역에 형성된 산화막 부분을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 단계까지의 구조물 상에 제2도전막을 증착하는 단계; 및 상기 질화막 패턴을 연마정지층으로하여, 상기 제2도전막, 산화막 및 제1도전막을 연마하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 자기정렬콘택 기술을 이용한 반도체 소자의 제조방법에 관한 것이다.
고집적화, 고속화, 및 저전력화의 특성을 갖는 반도체 소자의 수요가 급증함에 따라, 이러한 특성을 갖는 반도체 소자를 제조하기 위한 다양한 기술들이 제안되고 있다. 그런데, 상기와 같은 특성을 갖는 반도체 소자는 그 크기가 감소되는 것에 의해 콘택홀이 형성될 부분의 폭도 감소되기 때문에 실리콘 기판과 비트라인 및 캐패시터을 연결하는 콘택홀의 형성에 어려움을 겪고 있다.
이에 따라, 최근에는 상기와 같은 문제를 해결하기 위한 여러 가지 방법들이 제안되고 있으며, 그 중의 하나가 자기정렬콘택(Self Aligned Contact : 이하, SAC) 기술이다. 이러한 SAC 기술은 절연용 산화막과 절연용 질화막간의 식각 선택비가 크다는 것을 이용하는 것이다.
도 1a 내지 도 1c는 SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 트랜치형의 소자분리막(2)이 형성된 실리콘 기판(1) 상에 폴리실리콘막 및 질화막을 순차적으로 증착하고, 그런 다음, 공지된 사진식각 공정으로 질화막 패턴(4)을 형성한 후에, 상기 질화막 패턴(4)을 마스크로 하는 식각 공정으로 폴리실리콘막을 식각하여 게이트 전극들(3)을 형성한다. 여기서, 질화막 패턴(4)은 폴리실리콘막을 식각하기 위한 하드 마스크로서의 기능을 함과 동시에, 게이트 전극들(3)간을 분리시키는 역할을 한다.
이어서, 게이트 전극(3) 및 질화막 패턴(4)이 적층된 구조물의 측벽에 절연막, 예컨데, 질화막 재질의 스페이서(5)를 형성하고, 전체 상부에 적층 구조물들의 사이 부분이 완전히 매립될 정도의 두께로 절연막(6)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 절연막(6) 상에 게이트 전극(3)의 상부 부분을 가리는 감광막 패턴(7)을 형성한다. 그리고 나서, 도 1c에 도시된 바와 같이, 감광막 패턴을 마스크로 해서 노출된 절연막(6) 부분을 식각한 후, 상기 감광막 패턴을 제거한다. 이후, 후속 공정을 수행하여 반도체 소자를 형성한다.
그러나, SAC 기술은 통상의 리소그라피 기술을 이용한 콘택홀 형성방법 보다는 미세 폭의 콘택홀을 형성할 수 있다는 장점은 있으나, 이러한 SAC 기술도 공정 마진 상의 한계가 있기 때문에, 도 1b에 도시된 바와 같이, 식각 마스크로 사용되는 감광막 패턴(7)의 오정렬로 인하여, 도 1c에 도시된 바와 같이, 게이트 전극들간을 분리시키는 기능을 하는 질화막 재질의 스페이서가 식각 공정에 의해 식각됨으로써, 소자들간의 쇼트를 유발시키게 되는 문제점이 있다.
따라서, 이러한 SAC 기술의 문제점을 보완하고, 아울러, 공정 마진을 높이기 위하여 변형된 자기정렬콘택(Enlarged Margin Self Aligned Contact : 이하, EM-SAC이라 칭함) 기술이 제안되었다. 이러한 EM-SAC 기술은 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성한 후에, 게이트 전극들 사이에 폴리실리콘막을 매립시켜 콘택 플러그를 형성하는 기술이다.
도 2a 내지 도 2d는 EM-SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 트랜치형의 소자분리막(12)이 형성된 실리콘 기판(11) 상에 질화막 패턴(14)을 이용하여 게이트 전극들(13)을 형성하고, 게이트 전극(3) 및 질화막 패턴(4)의 적층 구조물의 측벽에 질화막 재질의 스페이서(15)를 형성한다. 여기서, 질화막 재질의 스페이서(15)는 게이트 전극들(13)간을 분리시키는 역할을 하며, 질화막 패턴(14)은 후속의 콘택홀 형성시에 게이트 전극(13)이 노출되는 것에 의해 소자들간의 쇼트가 발생되는 것을 방지하는 역할을 한다.
그런 다음, 실리콘 기판(11)의 전면 상에 절연막(16)을 증착한 후, 상기 절연막(16) 상에 감광막 패턴(17)을 형성한다. 여기서, 감광막 패턴(17)은 소자분리 영역을 가리도록 형성된다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴을 식각 마스크로하여 노출된 절연막(16) 부분을 식각한다. 여기서, 식각 공정시에는 노출된 절연막 부분이 식각됨과 동시에 질화막 패턴(14) 및 스페이서(15)의 일부분도 함께 식각된다.
다음으로, 도 2c에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 전체 상부에 도전막, 예컨데, 폴리실리콘막(18)을 증착한다. 여기서, 폴리실리콘막(18)은 실리콘 기판(11)과 비트라인 및 캐패시터간을 연결시키는 콘택 플러그로 이용하기 위한 것이다.
그리고 나서, 도 2d에 도시된 바와 같이, 게이트 전극들(13) 사이에만 폴리실리콘막이 잔류되도록, 즉, 콘택 플러그가 형성되도록, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 폴리실리콘막(18), 절연막(16) 및 질화막 패턴(14)을 연마한다.
이후, 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, EM-SAC 기술을 이용한 반도체 소자의 제조방법은, 도 2d에 도시된 바와 같이, 콘택 플러그를 형성하기 위한 연마 공정시에 폴리실리콘막의 연마가 완전하게 이루어지지 못함으로써, 결과적으로는 소자들간의 분리가 이루어지지 않게 되는 문제점이 있다.
또한, 상기한 문제를 해결하기 위해서는 식각 공정을 추가로 더 수행해야 하는데, 이 경우에는 게이트 전극 상에 형성된 질화막 패턴의 손실이 초래되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 질화막 패턴의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 자기 정렬 콘택(Self Aligned contact) 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 변경된 자기 정렬 콘택(Self Aligned Contact) 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 전극 24 : 질화막 패턴
25 : 스페이서 26 : 제1도전막
27 : 제1감광막 패턴 28 : 산화막
29 : 제2감광막 패턴 30 : 제2도전막
31 : 제3감광막 패턴 40 : 실리콘 에피층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 상에 게이트용 도전막과, 이격되어 배치되는 질화막 패턴들을 순차적으로 형성하고, 상기 질화막 패턴을 식각 마스크로 하는 식각 공정으로 상기 게이트용 도전막을 식각하여 게이트 전극들을 형성하는 단계; 상기 게이트 전극 및 질화막 패턴의 측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 실리콘 기판 상에 게이트 전극 및 질화막 패턴의 적층물을 감싸는 형태로 제1도전막을 증착하는 단계; 상기 제1도전막 상에 활성영역을 가리는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 제1도전막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 단계까지의 구조물 상에 산화막을 증착하고, 상기 산화막 상에 활성영역 이외의 영역을 가리는 제2감광막 패턴을 형성하는 단계; 상기 제1도전막이 노출되도록, 상기 제2감광막 패턴을 식각 마스크로하여 활성영역에 형성된 산화막 부분을 식각하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 단계까지의 구조물 상에 제2도전막을 증착하는 단계; 및 상기 질화막 패턴을 연마정지층으로하여, 상기 제2도전막, 산화막 및 제1도전막을 연마하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 산화막과의 식각 선택비가 큰 폴리실리콘막을 식각 정지층으로 이용하기 때문에, 질화막 패턴이 손실되는 방지할 수 있고, 이에 따라, 게이트 전극들간의 쇼트가 초래되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 활성영역을 한정하는 트랜치형 소자분리막들(22)이 구비된 실리콘 실리콘 기판(21) 상에 게이트용 도전막, 예컨데, 폴리실리콘막을 증착하고, 상기 폴리실리콘막 상에 이격되어 배치되는 질화막 패턴들(24)을 형성한다. 여기서, 질화막 패턴(24)은 폴리실리콘막의 식각시에 식각 마스크로서 사용되는 하드 마스크이다. 그런 다음, 질화막 패턴(24)를 마스크로 하는 식각 공정을 수행하여 수 개의 게이트 전극들(23)을 형성한다. 이어서, 게이트 전극(23) 및 질화막 패턴(24)이 적층된 구조물의 측벽에 절연막, 예컨데, 질화막 재질의 스페이서(25)를 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 전체 상부에 게이트 전극(23)과 질화막 패턴(24)의 적층 구조물을 감싸는 형태로 제1도전막(26)을 증착한다. 여기서, 제1도전막(26)은 폴리실리콘막으로 형성하며, 그 두께는 10∼2,000Å 정도로 한다. 이때, 제1도전막(26)은 비트라인 및 캐패시터의 제조시에 콘택 플러그로서의 역할을 수행하게 된다.
이어서, 도 3c에 도시된 바와같이, 제1도전막(26)이 활성영역 상에만 잔류되도록, 상기 제1도전막(26) 상에 활성영역을 가리는 제1감광막 패턴(27)을 형성하고, 상기 제1감광막 패턴(27)을 식각 마스크로하여 노출된 제1도전막 부분을 식각한다. 여기서, 제1감광막 패턴(27)은 활성영역 보다 작을 경우에는 포토 공정에서의 오정렬에 기인하여 실리콘 기판(21)의 손실이 발생될 수 있기 때문에, 포토 공정에서의 오정렬을 고려하여 활성영역 보다는 더 크게 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 제1감광막 패턴을 제거한 상태에서, 전체 상부에 산화막(28)을 증착한다.
이어서, 도 3e에 도시된 바와 같이, 산화막(28) 상에 소자분리 영역을 가리는 제2감광막 패턴(29)을 형성한다. 그런 다음, 제1도전막(26)이 노출되도록, 제2감광막 패턴(29)을 식각 마스크로 하는 식각 공정으로 노출된 산화막(28) 부분을 식각한다. 이때, 폴리실리콘 재질의 제1도전막(26)은 산화막(28)과 식각 선택비가 높기 때문에, 절연막 패턴(24)의 손실은 일어나지 않는다. 따라서, 절연막 패턴(24)의 손실로 인한 게이트 전극들(23)간의 쇼트는 발생되지 않는다.
다음으로, 도 3f에 도시된 바와 같이, 제2감광막 패턴을 제거한 상태에서, 전체 상부에 제2도전막(30)을 증착한다. 여기서, 제2도전막(30)은 폴리실리콘막으로 형성하며, 제1도전막(26)과 마찬가지로 콘택 플러그를 형성하기 위한 것이다.
이어서, 도 3g에 도시된 바와 같이, 질화막 패턴(24)이 노출될 때까지, CMP 공정으로 제2도전막(30)과 산화막(28) 및 제1도전막(26)을 연마한다. 이때, 질화막 패턴(24)은 연마정지층으로서의 역할을 하게 되며, 아울러, 상기 질화막 패턴(24)의 손실은 일어나지 않는다. 또한, 제2도전막(30) 및 제1도전막(26)이 함께 연마되는 것으로 인하여, 질화막 패턴(24) 및 질화막 재질의 스페이서(25)에 의해 게이트 전극들(23)은 전기적으로 분리되며, 아울러, 게이트 전극들(23) 사이에는 폴리실리콘 재질의 제1 및 제2도전막(26, 30)으로된 콘택 플러그가 형성된다.
도 4a 내지 도 4c는 본 발명의 다른 실시예를 설명하기 위한 공정 단면도로서, 본 발명의 다른 실시에에서는 전술한 도 3c의 공정까지 진행한 후에, EM-SAC 기술이 아닌 SAC 기술로서 반도체 소자를 제조한다.
자세하게, 도 4a에 도시된 바와 같이, 도 3c까지의 공정을 통해 제1도전막(26)을 식각한 후에, 전체 상부에 산화막(28)을 증착하고, 상기 산화막(28) 상에 질화막 패턴(24) 상부 부분을 가리는 제3감광막 패턴(31)을 형성한 후, 이어서, 제1도전막(26)이 노출되도록, 제3감광막 패턴(31)을 식각 마스크로 이용하여 노출된 산화막(28) 부분을 식각한다.
그런 다음, 도 4b에 도시된 바와 같이, 제3감광막 패턴을 제거한 상태에서, 전체 상부에 제2도전막(30) 증착하고, 그리고 나서, 도 4c에 도시된 바와 같이, 질화막 패턴(24)을 연마정지층으로하여 제2도전막(30), 산화막(28) 및 제1도전막(26)을 연마한다.
이 경우에도, 질화막 패턴의 손실은 일어나지 않으며, 아울러, 게이트 전극들 사이에는 제1 및 제2도전막(26, 30)으로 이루어지는 콘택 플러그가 형성된다.
도 5는 본 발명의 또 다른 실시예를 설명하기 위한 도면으로서, 도시된 바와 같이, 제1도전막(26)을 증착하기 전에 실리콘 기판(21)의 노출된 활성영역 부분 상에 선택적 에피텍셜 성장법(Selective Epitaxial Growth)으로 실리콘 에피층(40)을 성장시킬 수도 있다. 이 경우에는 후속에서 진행되는 제1도전막(26)까지의 식각시에 오정렬에 의해 활성영역이 손실되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 산화막과의 식각 선택비가 우수한 폴리실리콘막 재질의 제1도전막을 식각 정지층으로 이용하기 때문에, 질화막 패턴 및 질화막 재질의 스페이서가 식각되는 것을 방지할 수 있고, 이에 따라, 질화막 패턴의 손실로 인한 게이트 전극들간의 쇼트가 초래되는 것을 방지할 수 있다.
또한, 콘택 플러그로 사용되는 폴리실리콘 재질의 제1도전막을 먼저 형성하기 때문에, 실리콘 기판과의 접촉 면적을 충분히 확보할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 실리콘 기판을 제공하는 단계;
    상기 실리콘 상에 게이트용 도전막과, 이격되어 배치되는 질화막 패턴들을 순차적으로 형성하고, 상기 질화막 패턴을 식각 마스크로 하는 식각 공정으로 상기 게이트용 도전막을 식각하여 게이트 전극들을 형성하는 단계;
    상기 게이트 전극 및 질화막 패턴의 측벽에 절연 재질의 스페이서를 형성하는 단계;
    상기 실리콘 기판 상에 게이트 전극 및 질화막 패턴의 적층물을 감싸는 형태로 제1도전막을 증착하는 단계;
    상기 제1도전막 상에 활성영역을 가리는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 제1도전막 부분을 식각하는 단계;
    상기 제1감광막 패턴을 제거하는 단계;
    상기 단계까지의 구조물 상에 산화막을 증착하고, 상기 산화막 상에 활성영역 이외의 영역을 가리는 제2감광막 패턴을 형성하는 단계;
    상기 제1도전막이 노출되도록, 상기 제2감광막 패턴을 식각 마스크로하여 활성영역에 형성된 산화막 부분을 식각하는 단계;
    상기 제2감광막 패턴을 제거하는 단계;
    상기 단계까지의 구조물 상에 제2도전막을 증착하는 단계; 및
    상기 질화막 패턴을 연마정지층으로하여, 상기 제2도전막, 산화막 및 제1도전막을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1감광막 패턴은 활성영역 보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1 및 제2도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제1도전막은 10∼2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계와 제1도전막을 형성하는 단계 사이에 게이트 전극들 사이의 실리콘 기판 부분 상에 실리콘 에피층을 성장시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 실리콘 기판을 제공하는 단계;
    상기 실리콘 상에 게이트용 도전막과, 이격되어 배치되는 질화막 패턴들을 순차적으로 형성하고, 상기 질화막 패턴을 식각 마스크로 하는 식각 공정으로 상기 게이트용 도전막을 식각하여 게이트 전극들을 형성하는 단계;
    상기 게이트 전극 및 질화막 패턴의 측벽에 절연 재질의 스페이서를 형성하는 단계;
    상기 실리콘 기판 상에 게이트 전극 및 질화막 패턴의 적층물을 감싸는 형태로 제1도전막을 증착하는 단계;
    상기 제1도전막 상에 활성영역을 가리는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 제1도전막 부분을 식각하는 단계;
    상기 제1감광막 패턴을 제거하는 단계;
    상기 단계까지의 구조물 상에 산화막을 증착하고, 상기 산화막 상에 상기 질화막 패턴 상부 부분을 가리는 제2감광막 패턴을 형성하는 단계;
    상기 제1도전막이 노출되도록, 상기 제2감광막 패턴을 식각 마스크로하여 노출된 산화막 부분을 식각하는 단계;
    상기 제2감광막 패턴을 제거하는 단계;
    상기 단계까지의 구조물 상에 제2도전막을 증착하는 단계; 및
    상기 질화막 패턴을 연마정지층으로하여, 상기 제2도전막, 산화막 및 제1도전막을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제1감광막 패턴은 활성영역 보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 제1 및 제2도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 제1도전막은 10∼2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR100902578B1 (ko) * 2002-12-30 2009-06-11 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법

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