KR20000039673A - 유토피아 인터페이스에 적합한 동기 및 비동기 버퍼 제어 장치 - Google Patents

Abstract

본 발명은 ATM 교환기에서 ATM 디바이스(ATM layer device)와 물리층디바이스(Physical layer device)간의 유토피아 인터페이스로 접속된 동기 및 비동기 버퍼 제어 장치에 관한 것이다. 본 발명은 라이트 클럭 변환 수단과 리드 클럭 변환 수단을 포함한다. 라이트 클럭 변환 수단은 동기식 버퍼에 제공되는 일정 주기의 라이트 클럭과 ATM 셀을 기록하는 라이트 인에이블 신호를 조합하여 상기 비동기식 버퍼에 필요한 라이트 인에이블 신호로 변환하며, 상기 리드 클럭 변환 수단은 상기 동기식 버퍼에 제공되는 일정 주기의 리드 클럭과 ATM 셀을 판독하는 리드 인에이블 신호를 조합하여 상기 비동기식 버퍼용 리드 인에이블 신호로 변환한다.

따라서, 종래 기술에서와 같이 동기 및 비동기 버퍼제어를 위한 별도의 제어로직에 의한 구성에 비하여 보다 간단한 하드웨어 구성과 더불어 보다 간단한 제어 동작이 가능하다는 잇점이 제공될 수 있다.

Description

유토피아 인터페이스에 적합한 동기 및 비동기 버퍼 제어 장치

본 발명은 비동기식 가상 채널(Asynchronous Transfer Mode Virture Channel : ATM VC) 교환기에서 ATM 층 디바이스(ATM layer device)와 물리층디바이스(Physical layer device)간의 유토피아 인터페이스에 관한 것으로, 보다 상세하게는 ATM 층 디바이스(ATM layer device)에 유토피아 인터페이스로 접속된 FIFO 및 비동기 FIFO 제어 장치에 관한 것이다.

현재의 네트워크는 개개 미디어별로 그에 알맞는 방식으로 개별적으로 구성되어 있으나 멀티미디어 통신 서비스를 제공하기 위해서는 각각의 미디어 통신을 하나의 네트워크에서 제공할 필요가 있고, 미디어별로 서로 다른 통신특성을 각 미디어별로 만족시키지않으면 안되는 실정이다. 예를 들어, 64kbps의 전화음성에서 수백 Mbps의 고해상도 TV에 이르기까지의 각 미디어의 통신속도, 지연시간이 엄격한 음성과 전송오류가 엄격한 데이터 등 요구품질, 미디어의 버스트성 등에 유연히 대응할 수 있어야 한다. 이와 같은 목적을 달성하기 위한 네트워크가 고속의 광대역종합정보통신망(Broadband Integrated Service Digital Network : B-ISDN)이라 할 수 있으며, 이에 사용되는 정보전달 방식은 광파이버 통신 기술이나 고집적회로화 기술 등의 고속대용량 통신기술의 발달을 배경으로 탄생된 ATM 기술이다. ATM 네트워크에서, 송신측의 단말에서 수신측의 단말로 보내는 정보를 AAL(ATM Adaptation Layer)이라고 하는 계층에서 48 바이트씩 분할하고, ATM 층에서 상대방의 수신처 레이블(label) 정보 등을 포함하는 5바이트의 헤더를 덧붙여, 합계 53바이트의 고정길이를 가진 셀(cell)이라고 하는 단위로 정보를 구성한다. 또한 물리층에서는 비어있는 셀을 이 셀에 부가시켜 필요한 수만큼 SDH 프레임내에 채운다. 그 다음, 네트워크 내로 보내진 셀은 ATM 교환기를 경유하여 수신처 레이블 정보에 따라 하드웨어에 의해 고속으로 교환된다. 이것을 자기 라우팅(셀이 레이블 정보에 따라 스스로 가고자하는 통신 경로를 선택하는 일)이라고 한다. 그래서 목적한 수신측의 단말에 도착한 셀은 레이블 검사를 받고 원래 정보로 재구성된다.

ATM 교환기에 있어서, ATM 층 디바이스와 물리층 디바이스는 그 사이에 유토피아(Universal Test Operation Physical Layer Protocol Interface for ATM) 인터페이스를 설치하고 있다. 유토피아 인터페이스는 ATM 포럼에서 표준화로 추진된 인터페이스로서, ATM 층과 물리층과의 관계를 명확히하여 물리층에 어떠한 LAN 또는 WAN이 접속되어도 상위층의 ATM에 영향을 미치지않도록 하는 심리스한 통신이 가능하게 한 인터페이스이다.

동기식 하드웨어 구성에 사용되는 대부분의 디바이스는 클럭에 동기되어 동작하는 동기식 인터페이스를 가지는데 일부 ATM 층 디바이스는 비동기식 인터페이스를 갖는다. 예를 들면, ATM 층 디바이스에는 물리계층의 일부로서 클럭에 동기하여 155Mbps의 데이터 처리를 위한 동기식 장치와 비동기적으로 622Mbps의 데이터 처리를 위한 비동기식 장치가 유토피아 인터페이스로 공존하여 접속되어 있다. 이때, ATM 층의 디바이스에 접속된 동기식 장치는 유토피아 인터페이스 규격에 부합하고 있지만, 비동기식 장치는 유토피아 인터페이스 규격에 적합하지 않다. 따라서, 유토피아 인터페이스로의 통일을 기하기 위하여 비동기식 장치가 동기에 맞추어 동작하도록 하는 비동기식 제어 방식이 별도로 사용되고 있다. 이와 같이, ATM 층 디바이스에 접속된 동기식 장치와 비동기식 장치이 공존하고 있고, 각기 대응하는 별개 방식의 제어 로직에 의해 각기 제어되고 있기 때문에, 전체적으로 하드웨어 구성상 복잡하며, 두가지 방식의 제어에 어려움이 있었다.

그러므로, 본 발명은 ATM 시스템에서 유토피아 인터페이스를 만족하는 비동기 FIFO 인터페이스 장치를 제공하는 것을 그 목적으로한다.

상술한 목적을 달성하기위한 본 발명에 따른 유토피아 인터페이스에 적합한 동기식 및 비동기식 버퍼 제어 장치는: 동기식 버퍼에 제공되는 일정 주기의 라이트 클럭과 상기 동기식 버퍼에 ATM 셀을 기록하는 라이트 인에이블 신호를 조합하여 상기 비동기식 버퍼에 필요한 라이트 인에이블 신호로 변환하는 라이트 클럭 변환 수단과; 상기 동기식 버퍼에 제공되는 일정 주기의 리드 클럭과 상기 동기식 버퍼에 기록된 ATM 셀을 판독하는 리드 인에이블 신호를 조합하여 상기 비동기식 버퍼용 리드 인에이블 신호로 변환하는 리드 클럭 변환 수단을 포함하는 것을 특징으로 한다.

본 발명의 실시예에 따른 라이트 클럭 변환 수단은: 상기 라이트 클럭과 상기 라이트 인에이블 신호를 가산하여 상기 가산된 신호를 라이트 인에이블 신호로서 상기 비동기식 버퍼에 제공하는 가산기를 구비하며, 상기 리드 클럭 변환 수단은: 상기 리드 클럭을 반전하는 인버퍼; 상기 리드 인에이블 신호를 수신하는 데이터 입력 단자, 상기 인버퍼에 의해 반전된 리드 클럭에 따라 상기 수신된 리드 인에이블 신호를 일정기간 지연시켜 출력하는 D 형 플립플롭; 상기 플립플롭의 출력과 상기 반전된 리드클럭을 가산하여 가산된 신호를 상기 비동기식 버퍼용 리드 인에이블 신호로서 생성하는 가산기를 구비한다.

도 1은 본 발명에 따라서 구성된 유토피아 인터페이스에 적합한 비동기 FIFO 제어신호 생성 장치를 구비하는 ATM 층 디바이스의 블록도,

도 2 및 도 3은 각기 동기 및 비동기 FIFO에 ATM 셀을 기록하는 동작을 설명하기 위한 타이밍도,

도 4 및 도 5는 각기 동기 및 비동기 FIFO에 기록된 ATM 셀을 판독하는 동작을 설명하기 위한 타이밍도.

도면의 주요부분에 대한 부호의 설명

100 : ATM 층 디바이스 200, 300 : 제어신호 발생장치

400 : 동기식 FIFO 500 : 비동기식 FIFO

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 1은 본 발명에 따라서 구성된 ATM 교환기의 유토피아 인터페이스를 만족하는 동기 및 비동기 FIFO 제어 신호 공유 장치의 블록 구성도를 도시한다.

ATM 층 디바이스(100)는, 예로 송신측에서 48 바이트로 분할된 패킷 데이터를 상대방의 수신처 정보 등을 포함하는 5 바이트의 헤더를 부가하여 ATM의 기본 데이터 단위인 53 바이트의 셀을 형성한다. 이러한 ATM 층 디바이스(100)에는 유토피아 인터페이스로 동기식 FIFO(400) 및 비동기식 FIFO(500)가 공유 접속되어 있다. ATM 층 디바이스(100)에 의해 형성된 53 바이트 셀들은 각기 그에 접속된 동기식 FIFO(400) 및 비동기식 FIFO(500)로 제공된다.

동기식 FIFO(400)는 유토피아 인터페이스에 맞게 동작하는데, ATM 층 디바이스(100)로부터 제공되는 클럭에 동기되어 ATM 층 디바이스(100)로부터 제공되는 ATM 셀을 기록하며, 기록된 ATM 셀을 전송장치(도시안됨)를 통하여 ATM 교환기로 전달한다.

비동기식 FIFO(500)는 본 발명에 따른 제어신호 변환 회로(200, 300)에 의해 제공되는 제어신호에 따라 ATM 층 디바이스(100)로부터 제공되는 ATM 셀을 기록하며, 기록된 ATM 셀을 전송장치(도시안됨)를 통하여 ATM 교환기로 전달한다.

본 발명에 따른 제어신호 변환회로(200, 300)는 동기식 FIFO(400)에 제공되는 라이트 클럭(WRITE.CLK) 및 라이트 인에이블 신호(WRITE.ENB), 그리고 리드 클럭(READ.CLK) 및 리드 인에이블 신호(READ.ENB)를 조합하여 비동기식 FIFO(500)의 ATM 셀 기록 및 판독을 위한 제어 신호를 발생하는 기능을 수행하는 수단으로, 보다 상세한 동작은 도 2 내지 5의 타이밍도를 참조하여 상세히 설명된다.

도 2 및 도 3은 각기 동기 및 비동기 FIFO에 ATM 셀을 기록하는 동작을 설명하기 위한 타이밍도를 예시한다.

ATM 셀 기록 동작에 있어서, ATM 층 디바이스(100)는 동기식 FIFO(400)또는 비동기식 FIFO(500)로부터 FIFO가 충만 상태인 것을 알리는 상태 플래그, 즉, FIFO.FULL 신호를 참조하여, 도 2a에 예시된 바와 같은 일정주기의 라이트 클럭(WRITE.CLK)과 도 2b의 로우레벨의 라이트 인에이블 신호(WRITE.ENB)를 발생한다. 이 라이트 클럭(WRITE.CLK)과 라이트 인에이블 신호(WRITE.ENB)는 동기식 FIFO(400)에 제공되며, 라이트 인에이블 신호의 기간동안 라이트 클럭(WRITE.CLK)의 매주기마다 ATM 셀의 5 바이트 헤더(H0 내지 H4)와 48 바이트의 패이로드(P1 내지 P48)가 1 바이트씩 기록된다.

한편, 도 2a의 라이트 클럭(WRITE.CLK)(도 3a 참조)과 도 2b의 라이트 인에이블 신호(WRITE.ENB)는 제 1 가산기(200)에도 입력된다. 제 1 가산기(200)는 이들 두 신호를 가산하여 가산된 신호(도 3b 참조)를 비동기식 FIFO(500)에 라이트 인에이블 신호(WRITE.ENB*)로서 제공한다. 도 3c에는 라이트 인에이블 신호(WRITE.ENB*)의 하강 에지의 매주기마다 ATM 셀의 5 바이트 헤더(H1 내지 H5)와 48 바이트의 패이로드(P1 내지 P48)가 1 바이트씩 기록되는 타이밍이 예시된다.

도 4 및 도 5은 각기 동기 및 비동기 FIFO(400, 500)에 일시 저장된 ATM 셀을 판독하는 동작을 설명하기 위한 타이밍도를 예시한다.

ATM 셀 판독 동작에 있어서, ATM 층 디바이스(100)는 동기식 FIFO(400) 또는 비동기식 FIFO(500)로부터 FIFO가 비어 있다는 것을 알리는 상태 플래그, 즉, FIFO.EMPTY 신호를 모니터링하여, 동기식 FIFO(400)에 저장된 ATM 셀을 판독하기위하여 도 4a에 예시된 바와 같은 일정주기의 리드 클럭(READ.CLK)과 도 4b의 로우레벨의 리드 인에이블 신호(READ.ENB)를 발생한다. 이 리드 클럭(READ.CLK)과 리드인에이블 신호(READ.ENB)는 동기식 FIFO(400)에 제공되며, 리드 인에이블 신호의 기간동안 리드 클럭(READ.CLK)의 매 주기마다 ATM 셀의 5 바이트 헤더(H0 내지 H4)와 48 바이트의 패이로드(P1 내지 P48)가 1 바이트씩 판독되어 송신장치로 출력된다.

한편, 도 4a의 리드 클럭(READ.CLK)은 인버터(310)에도 제공되어 반전된 리드 클럭(READ.CLK*)(도 5a 참조)으로서 D형 플립플롭(DFF)(320)의 클럭단자(CLK)에 입력되고, 도 4b의 리드 인에이블 신호(READ.ENB)는 DFF(320)의 데이터단자(D)에 직접 입력된다. 따라서, DFF(320)는 인버터(310)에 의해 반전된 리드 클럭(READ.CLK*)에 따라 입력된 리드 인에이블 신호(READ.ENB)를 일정기간 지연시켜 출력한다(도 5b 참조). 한편, 인버터(310)에 의해 반전된 리드 클럭(READ.CLK*)과 DFF(320)의 출력은 제 2 가산기(330)에 입력되며, 제 2 가산기(330)는 이들 두 신호를 가산하여 가산된 신호(도 5c 참조)를 출력한다. 도 5c에 예시된 제 2 가산기(330)의 출력은 비동기 FIFO(500)에 필요한 리드 인에이블 신호(READ.ENB*)로서 사용되며, 도 5d에 예시된 바와 같이, 리드 인에이블 신호(READ.ENB*)의 하강 에지의 매주기마다 ATM 셀의 5 바이트 헤더(H1 내지 H5)와 48 바이트의 패이로드(P1 내지 P48)가 1 바이트씩 판독되어 송신장치로 출력된다.

그러므로, 본 발명에 따라서 ATM 층 디바이스에 유토피아 인터페이스로 공유 접속된 이질적인 동기 및 비동기 FIFO를 동기 FIFO에 제공되는 리드 및 라이트 클럭과 인에이블 신호를 적절히 조합하여 비동기식 FIFO에 필요한 제어 신호를 생성하여 줌으로써 종래 기술에서와 같이 별도의 제어로직에 의한 구성에 비하여 보다 간단한 하드웨어 구성과 더불어 보다 간단한 제어 동작이 가능하다는 잇점이 제공될 수 있다.

Claims (3)

1. ATM 디바이스와 유토피아 인터페이스로 공유 접속된 동기식 버퍼와 비동기식 버퍼 제어 장치에 있어서,

   상기 동기식 버퍼에 제공되는 일정 주기의 라이트 클럭과 상기 동기식 버퍼에 ATM 셀을 기록하는 라이트 인에이블 신호를 조합하여 상기 비동기식 버퍼에 필요한 라이트 인에이블 신호로 변환하는 라이트 클럭 변환 수단;

   상기 동기식 버퍼에 제공되는 일정 주기의 리드 클럭과 상기 동기식 버퍼에 기록된 ATM 셀을 판독하는 리드 인에이블 신호를 조합하여 상기 비동기식 버퍼용 리드 인에이블 신호로 변환하는 리드 클럭 변환 수단을 포함하는 것을 특징으로 하는 유토피아 인터페이스에 적합한 동기 및 비동기 버퍼 제어 장치.
2. 제 1 항에 있어서, 상기 라이트 클럭 변환 수단은 상기 라이트 클럭과 상기 라이트 인에이블 신호를 가산하여 상기 가산된 신호를 라이트 인에이블 신호로서 상기 비동기식 버퍼에 제공하는 가산기를 구비하는 것을 특징으로 하는 유토피아 인터페이스에 적합한 동기 및 비동기 버퍼 제어 장치.
3. 제 1 항에 있어서, 상기 리드 클럭 변환 수단은:

   상기 리드 클럭을 반전하는 인버퍼;

   상기 리드 인에이블 신호를 수신하는 데이터 입력 단자, 상기 인버퍼에 의해 반전된 리드 클럭에 따라 상기 수신된 리드 인에이블 신호를 일정기간 지연시켜 출력하는 D-형 플립플롭;

   상기 플립플롭의 출력과 상기 반전된 리드클럭을 가산하여 가산된 신호를 상기 비동기식 버퍼용 리드 인에이블 신호로서 생성하는 가산기를 구비하는 것을 특징으로 하는 유토피아 인터페이스에 적합한 동기 및 비동기 버퍼 제어 장치.