JPH0728311B2 - パケット交換装置 - Google Patents
パケット交換装置Info
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- JPH0728311B2 JPH0728311B2 JP63318299A JP31829988A JPH0728311B2 JP H0728311 B2 JPH0728311 B2 JP H0728311B2 JP 63318299 A JP63318299 A JP 63318299A JP 31829988 A JP31829988 A JP 31829988A JP H0728311 B2 JPH0728311 B2 JP H0728311B2
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- 125000004122 cyclic group Chemical group 0.000 description 3
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
- H04L49/1561—Distribute and route fabrics, e.g. Batcher-Banyan
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
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- H04L49/3072—Packet splitting
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
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- H04L2012/566—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM layer
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパケット交換装置、そのための入力装置、及び
そのための出力装置に関するものである。
そのための出力装置に関するものである。
［従来の技術］ この種のパケット交換装置は、例えば文献（A.Thomas、
J.P.Coudreuse、M.Servel、“非同期時間分割技術：実
験パケット回路網集積ビデオ通信”、ISS'84 Florenc
e、1984年５月７−11日、第32c回、論文２、１乃至７頁
（ISS＝International Swithing Symposium）から知ら
れている。
J.P.Coudreuse、M.Servel、“非同期時間分割技術：実
験パケット回路網集積ビデオ通信”、ISS'84 Florenc
e、1984年５月７−11日、第32c回、論文２、１乃至７頁
（ISS＝International Swithing Symposium）から知ら
れている。
任意の量のメッセージは好ましくは実際の回路上を等し
い長さのパケットの形式で伝送される。現在、決定的な
量のメッセージが同じ方法でその他のメッセージと共に
伝送されることが推測される。
い長さのパケットの形式で伝送される。現在、決定的な
量のメッセージが同じ方法でその他のメッセージと共に
伝送されることが推測される。
パケット交換装置において、同じ線上で発送されるよう
に意図された１以上のパケットが異なる線上に同時に到
達することが発生するかもしれない。それ故、バッファ
が設けられ、直ぐに発送されることのできないパケット
が待機できなければならない。このため必要とされる蓄
積量は、パケットの長さに依存する上に、特に入力ライ
ンの数、トラフィックの種類、および必要とされる伝送
の品質に依存する。従来技術のパケット交換装置におい
て、交換回路網における全チップの約80％の領域がこれ
らのバッファのため使用される。
に意図された１以上のパケットが異なる線上に同時に到
達することが発生するかもしれない。それ故、バッファ
が設けられ、直ぐに発送されることのできないパケット
が待機できなければならない。このため必要とされる蓄
積量は、パケットの長さに依存する上に、特に入力ライ
ンの数、トラフィックの種類、および必要とされる伝送
の品質に依存する。従来技術のパケット交換装置におい
て、交換回路網における全チップの約80％の領域がこれ
らのバッファのため使用される。
［発明の解決すべき課題］ 本発明の目的は明らかに少ない蓄積空間しか必要としな
いので同等の交信容量を持つパケット交換装置を提供す
ることである。
いので同等の交信容量を持つパケット交換装置を提供す
ることである。
［課題解決のための手段および作用］ この目的を達成するために、本発明は、複数の入力部
と、複数の出力部と、交換回路網とを含むパケット交換
装置において、各入力部と交換回路網との間に設けられ
た入力装置と、交換回路網と各出力部との間に設けられ
た出力装置とを具備しており、入力装置は、各パケット
を分割して、それぞれには新しいヘッダが付されていな
い複数のサブパケットを形成し、予め決められたパター
ンに従って複数のパケットの長さの時間にわたってその
期間の各パケットのサブパケットが他のパケットのサブ
パケットと組合わせられるように分配し、組合わせられ
た共に属するサブパケットがそれぞれ交換回路網を通っ
て伝送され、出力装置が前記予め決められたパターンに
基づいてもとのパケットに属するサブパケットを再び組
合わせてもとのパケットを形成することを特徴とする。
と、複数の出力部と、交換回路網とを含むパケット交換
装置において、各入力部と交換回路網との間に設けられ
た入力装置と、交換回路網と各出力部との間に設けられ
た出力装置とを具備しており、入力装置は、各パケット
を分割して、それぞれには新しいヘッダが付されていな
い複数のサブパケットを形成し、予め決められたパター
ンに従って複数のパケットの長さの時間にわたってその
期間の各パケットのサブパケットが他のパケットのサブ
パケットと組合わせられるように分配し、組合わせられ
た共に属するサブパケットがそれぞれ交換回路網を通っ
て伝送され、出力装置が前記予め決められたパターンに
基づいてもとのパケットに属するサブパケットを再び組
合わせてもとのパケットを形成することを特徴とする。
パケットのサブパケットへの分割は実効的に短い“パケ
ット”を生成し、メモリ要求の対応する減少を生じる。
しかしながら、第１のサブパケットだけがパス情報を含
むので、相関する、従って一緒に属するサブパケットの
等しい処理が異なる方法で確実にされなければならな
い。パケットに通常行われているように任意の点でデー
タ流へ挿入される代わりに、個々のサブパケットは予め
決められたパターンに従って互いに、好ましくは等しい
間隔で後続する。パケットを効果的に短くするため、一
緒に属するサブパケットは直接的に互いに後続するので
はなく、他のパケットのサブパケットと交互でなければ
ならない。
ット”を生成し、メモリ要求の対応する減少を生じる。
しかしながら、第１のサブパケットだけがパス情報を含
むので、相関する、従って一緒に属するサブパケットの
等しい処理が異なる方法で確実にされなければならな
い。パケットに通常行われているように任意の点でデー
タ流へ挿入される代わりに、個々のサブパケットは予め
決められたパターンに従って互いに、好ましくは等しい
間隔で後続する。パケットを効果的に短くするため、一
緒に属するサブパケットは直接的に互いに後続するので
はなく、他のパケットのサブパケットと交互でなければ
ならない。
好ましくは固定された数のパケットがこのようにして交
換装置内でフレームへ結合され、全パケットは等しい長
さのサブパケットへ分割され、サブフレームへ分配され
る。交換は同期時分割多重方式を使用してサブフレーム
に基づいて行われる。交換回路網において必要とされる
蓄積空間はフレーム：サブフレームの比率において減少
される。使用されたメモリは主として同期TDM交換のた
め必要とされるものである。付加的な蓄積容量は、入力
に付加的な空のパケットを挿入し、交換装置中のクロッ
ク速度を増加することによって与えられる。
換装置内でフレームへ結合され、全パケットは等しい長
さのサブパケットへ分割され、サブフレームへ分配され
る。交換は同期時分割多重方式を使用してサブフレーム
に基づいて行われる。交換回路網において必要とされる
蓄積空間はフレーム：サブフレームの比率において減少
される。使用されたメモリは主として同期TDM交換のた
め必要とされるものである。付加的な蓄積容量は、入力
に付加的な空のパケットを挿入し、交換装置中のクロッ
ク速度を増加することによって与えられる。
別の文献（“Der Fernmelde＝Ingenieur"、第41巻、No.
9、1987年９月、特に８および９頁の項目3.4、およびN
o.10、1987年10月）に記載されているパケット交換シス
テムは、情報が固定された数のパケットを含むフレーム
の形式で伝送される。このような外部的に予め決められ
たフレーム構造は交換装置中に有利に取入れられる。付
加的な過程を得ることなく、その本質的な利点を伴う回
路交換（遅延ジッタおよび損失のない）はそれからパケ
ットがフレーム中で定期的に再発するメッセージを提供
される。
9、1987年９月、特に８および９頁の項目3.4、およびN
o.10、1987年10月）に記載されているパケット交換シス
テムは、情報が固定された数のパケットを含むフレーム
の形式で伝送される。このような外部的に予め決められ
たフレーム構造は交換装置中に有利に取入れられる。付
加的な過程を得ることなく、その本質的な利点を伴う回
路交換（遅延ジッタおよび損失のない）はそれからパケ
ットがフレーム中で定期的に再発するメッセージを提供
される。
ほとんどのメッセージのため、個々のパケットが固定さ
れたシーケンスにおいて発生しないので、非同期伝送モ
ード（ATM）が得られる。個々のパケットは“ATMセル”
と呼ばれる。パケットが定期的に再発生するメッセージ
のため、同期伝送モード（STM）が得られる。個々のパ
ケットは“STMセル”と呼ばれる。同期伝送モードと関
連して、“回路交換”（CS）および“CSパケット”のよ
うな用語が使用される。非同期伝送モードと関連して、
“パケット交換”（PS）、“PSパケット”、“非同期時
分割”（ATD）、および“迅速パケット交換”が使用さ
れる。結合は“ハイブリッド”と呼ばれる。
れたシーケンスにおいて発生しないので、非同期伝送モ
ード（ATM）が得られる。個々のパケットは“ATMセル”
と呼ばれる。パケットが定期的に再発生するメッセージ
のため、同期伝送モード（STM）が得られる。個々のパ
ケットは“STMセル”と呼ばれる。同期伝送モードと関
連して、“回路交換”（CS）および“CSパケット”のよ
うな用語が使用される。非同期伝送モードと関連して、
“パケット交換”（PS）、“PSパケット”、“非同期時
分割”（ATD）、および“迅速パケット交換”が使用さ
れる。結合は“ハイブリッド”と呼ばれる。
本発明は主として中央に配置された交換装置−以下の実
施例もまた中央交換装置を現わす−へ与えられる用語を
使用して説明されるけれども、それはリングシステムの
ような分散された交換システムに等しく適用可能であ
る。前記文献（“Der Fernmelde＝Ingenieur"）が参照
されるが、そこでは4.1.2でのバスおよびリングシステ
ムは４での交換装置に属し、また文献EP−A2−0 125 74
4、“閉鎖ループ テレ通信システム”が参照される
が、それは複数のパケットを含む完全なフレームが全て
の時間で循環し、シフトレジスタまたはその他のメモリ
を必要とする。
施例もまた中央交換装置を現わす−へ与えられる用語を
使用して説明されるけれども、それはリングシステムの
ような分散された交換システムに等しく適用可能であ
る。前記文献（“Der Fernmelde＝Ingenieur"）が参照
されるが、そこでは4.1.2でのバスおよびリングシステ
ムは４での交換装置に属し、また文献EP−A2−0 125 74
4、“閉鎖ループ テレ通信システム”が参照される
が、それは複数のパケットを含む完全なフレームが全て
の時間で循環し、シフトレジスタまたはその他のメモリ
を必要とする。
［実施例］ 本発明を添付図面を参照して説明する。
第１図において示されるように、本発明に従った交換装
置は、他の交換装置と同様に、複数の入力Ｅ、複数の出
力Ａ、および交換回路網20を具備する。本発明による
と、入力装置10は各入力Ｅと交換回路網20との間に挿入
され、出力装置30は交換回路網20と各出力Ａとの間に挿
入される。
置は、他の交換装置と同様に、複数の入力Ｅ、複数の出
力Ａ、および交換回路網20を具備する。本発明による
と、入力装置10は各入力Ｅと交換回路網20との間に挿入
され、出力装置30は交換回路網20と各出力Ａとの間に挿
入される。
第２図は更に詳細に第１図の入力装置10を示す。それは
シンクロナイザ11、直列−並列変換器12、ラベルトラン
スレータ13、入力選別器14、並列−直列変換器15を含
む。
シンクロナイザ11、直列−並列変換器12、ラベルトラン
スレータ13、入力選別器14、並列−直列変換器15を含
む。
シンクロナイザ11は入力データ流に含まれるクロック、
特にビットクロックと、入力パケットの始まりを認知す
る。外部データが既にフレームクロックを含むなら、フ
レーム構造が取入れられる。さもなければ、固定された
数、例えば70個のパケットがフレームへ結合される。外
部フレームクロックが存在するなら、内部フレームクロ
ックはそれとは異なってもよい。しかしながら、個々の
メッセージのための同期伝送モードがいつも保証される
わけではない。
特にビットクロックと、入力パケットの始まりを認知す
る。外部データが既にフレームクロックを含むなら、フ
レーム構造が取入れられる。さもなければ、固定された
数、例えば70個のパケットがフレームへ結合される。外
部フレームクロックが存在するなら、内部フレームクロ
ックはそれとは異なってもよい。しかしながら、個々の
メッセージのための同期伝送モードがいつも保証される
わけではない。
直列−並列変換器12はオクテット（octet）毎の、即ち
８ビットの群のデータ流を並列データ流へ変換する。シ
ンクロナイザ11による必要な同期は第２図には示されて
いない。
８ビットの群のデータ流を並列データ流へ変換する。シ
ンクロナイザ11による必要な同期は第２図には示されて
いない。
レベルトランスレータ13は個々のパケットのフォーマッ
トを変える。各パケットは情報部分（“ペイロード”）
および先行ラベル（ヘッダ）から成る。このラベルは次
の交換のための情報の一部である。それ故、入力ラベル
は出力ラベルによって最初に取り代えられる。このた
め、出力ラベルは、優先情報（例えばATM,STM）、パス
情報、および内部重要性における情報（例えば制御パケ
ット、空のパケット）を含む内部ラベルを付加される。
また、少なくともATMパケットの場合、パケットの終端
を示すラベルが加えられる。付加された情報のため、レ
ベルトランスレータ13中のビットクロックが増加され
る。それ故、内部クロックと外部クロックとの間の位相
変化はレベルトランスレータにおいて補償される。その
点でパケット反復速度（パケットクロック）を増加する
こともまた容易に可能である。これを行なうため、空の
パケットが加えられ、付加的バッファ同様交換回路網20
中で動作する。
トを変える。各パケットは情報部分（“ペイロード”）
および先行ラベル（ヘッダ）から成る。このラベルは次
の交換のための情報の一部である。それ故、入力ラベル
は出力ラベルによって最初に取り代えられる。このた
め、出力ラベルは、優先情報（例えばATM,STM）、パス
情報、および内部重要性における情報（例えば制御パケ
ット、空のパケット）を含む内部ラベルを付加される。
また、少なくともATMパケットの場合、パケットの終端
を示すラベルが加えられる。付加された情報のため、レ
ベルトランスレータ13中のビットクロックが増加され
る。それ故、内部クロックと外部クロックとの間の位相
変化はレベルトランスレータにおいて補償される。その
点でパケット反復速度（パケットクロック）を増加する
こともまた容易に可能である。これを行なうため、空の
パケットが加えられ、付加的バッファ同様交換回路網20
中で動作する。
入力選別器14はレベルトランスレータ13から内部フォー
マットのパケットクロックおよびそれから導出されたク
ロック（オクテットクロック、ビツトクロック）を受信
する。各パケットは予め定められた数の等しい長さのサ
ブパケットに分割される。各パケットのサブパケットは
新しいヘッダを付けることなくサブフレームにまとめら
れる。各サブフレームは１フレームを構成するパケット
のそれぞれのサブパケットから構成され、同じパケット
から分割されたサブパケットは等しい間隔に話して配置
される。例えばそれぞれ40オクテットで構成されるパケ
ットが70個で１フレームが構成されており、パケットが
各オクテットよりなるサブパケットに分割された場合に
は、パケットは40個のサブパケットを含み、各パケット
の第１のサブパケットが集められてフレーム内のパケッ
トの順序で並べられて70個のサブパケットからなる第１
のサブフレームが形成され、それに続いて各パケットの
第２のサブパケットが集められてパケットの順序で並べ
られて第２のサブフレームが形成され、以下同様にして
それぞれ70個のサブパケットからなる40のサブフレーム
が形成される。回路交換される呼（call）の場合と同様
に、各パケットの分割によりヘッダ部分で構成された第
１のサブパケットによって交換回路網を通る通路が設定
され、それに他のサブパケットが後続する。その接続は
パケットの最終のサブパケットによって解除される。１
つのサブパケットのワードだけでは全交換回路網を通る
通路の設定情報として不十分であれば、接続は段毎に設
定されなければならない。
マットのパケットクロックおよびそれから導出されたク
ロック（オクテットクロック、ビツトクロック）を受信
する。各パケットは予め定められた数の等しい長さのサ
ブパケットに分割される。各パケットのサブパケットは
新しいヘッダを付けることなくサブフレームにまとめら
れる。各サブフレームは１フレームを構成するパケット
のそれぞれのサブパケットから構成され、同じパケット
から分割されたサブパケットは等しい間隔に話して配置
される。例えばそれぞれ40オクテットで構成されるパケ
ットが70個で１フレームが構成されており、パケットが
各オクテットよりなるサブパケットに分割された場合に
は、パケットは40個のサブパケットを含み、各パケット
の第１のサブパケットが集められてフレーム内のパケッ
トの順序で並べられて70個のサブパケットからなる第１
のサブフレームが形成され、それに続いて各パケットの
第２のサブパケットが集められてパケットの順序で並べ
られて第２のサブフレームが形成され、以下同様にして
それぞれ70個のサブパケットからなる40のサブフレーム
が形成される。回路交換される呼（call）の場合と同様
に、各パケットの分割によりヘッダ部分で構成された第
１のサブパケットによって交換回路網を通る通路が設定
され、それに他のサブパケットが後続する。その接続は
パケットの最終のサブパケットによって解除される。１
つのサブパケットのワードだけでは全交換回路網を通る
通路の設定情報として不十分であれば、接続は段毎に設
定されなければならない。
実際の回路を設置するため、連続して入力するパケット
によって得られるパスは通常の方法において接続設置位
相において明確に示される。これは例えばラベルトラン
スレータにおいて例えばリンクの始めあるいは終端にテ
ーブルを設置することによってなされ、各入力ラベルは
出力ラベルを割当てられる。この方法において、具体的
な物理的パスが決定されるが、伝送の瞬間は決定されな
い。本発明に従ったパケット交換装置において、特定の
タイムスロットが予め決められたパス中の各パケットの
個々のサブパケットについて決定される。
によって得られるパスは通常の方法において接続設置位
相において明確に示される。これは例えばラベルトラン
スレータにおいて例えばリンクの始めあるいは終端にテ
ーブルを設置することによってなされ、各入力ラベルは
出力ラベルを割当てられる。この方法において、具体的
な物理的パスが決定されるが、伝送の瞬間は決定されな
い。本発明に従ったパケット交換装置において、特定の
タイムスロットが予め決められたパス中の各パケットの
個々のサブパケットについて決定される。
STM接続が設置されるなら、固定されたタイムスロット
は予め決められたパス上にそれらのため予約される。こ
の予約はパケットの終端のラベルを最終サブパケットへ
加えないことによって行われる。
は予め決められたパス上にそれらのため予約される。こ
の予約はパケットの終端のラベルを最終サブパケットへ
加えないことによって行われる。
入力選別器14に後続する並列−直列変換器15は個々のオ
クテットを直列パケット流へ変換し直す。
クテットを直列パケット流へ変換し直す。
第３図に示されるように、出力装置30は構造において入
力装置に対応する。それらは各々直列−並列変換器31、
出力選別器32,パケット−フォーマット変換器33、およ
び並列−直列変換器34から成る。
力装置に対応する。それらは各々直列−並列変換器31、
出力選別器32,パケット−フォーマット変換器33、およ
び並列−直列変換器34から成る。
出力選別器32は、サブパケットを再選別して同じパケッ
トに属するサブパケットを再結合させ、もとのパケット
を再生させる。
トに属するサブパケットを再結合させ、もとのパケット
を再生させる。
パケット−フォーマット変換器33は内部ラベルおよびパ
ケットの終端ラベルを除去する。もし空のパケットが入
力装置30において挿入されるなら、同数のパケットが除
去されなければならない。
ケットの終端ラベルを除去する。もし空のパケットが入
力装置30において挿入されるなら、同数のパケットが除
去されなければならない。
最も簡単な場合として、全てのフレームにおいて、およ
び交換装置中の全てのサブフレームに対して１つの共通
のクロックがあると仮定する。正確な瞬間にスイッチを
開閉するためにデータ流の内容を見る必要はない。この
仮定は全交換装置にわたって適切なクロックが分配され
ており、さらに交換装置を通るすべての可能なパスにお
ける遅延が同じ（又は１フレームの整数倍）である場合
にのみ適用されることができる。広範囲に広がった多段
の回路網のような種類の交換回路網はこのような性質を
有していない。
び交換装置中の全てのサブフレームに対して１つの共通
のクロックがあると仮定する。正確な瞬間にスイッチを
開閉するためにデータ流の内容を見る必要はない。この
仮定は全交換装置にわたって適切なクロックが分配され
ており、さらに交換装置を通るすべての可能なパスにお
ける遅延が同じ（又は１フレームの整数倍）である場合
にのみ適用されることができる。広範囲に広がった多段
の回路網のような種類の交換回路網はこのような性質を
有していない。
このような共通のクロックが存在しない場合には、パケ
ットの始めと終りをマークするためにデータ流中に何等
かのフラグが必要である。如何なる理由にせよ、そのよ
うなフラグが存在するならば異なる入力から到来するフ
レームの同期はもはや必要ない。１つの、および同じ入
力から到来するパケットのフレーム同期の必要すら存在
しない。
ットの始めと終りをマークするためにデータ流中に何等
かのフラグが必要である。如何なる理由にせよ、そのよ
うなフラグが存在するならば異なる入力から到来するフ
レームの同期はもはや必要ない。１つの、および同じ入
力から到来するパケットのフレーム同期の必要すら存在
しない。
本発明で使用されている入力選別器14の好ましい実施例
が第４図に示されている。
が第４図に示されている。
この入力選別器14はフレームメモリ141を使用してお
り、それは１フレームを構成するワード数に相当する数
のメモリ位置しか必要としない。しかも以下説明するよ
うに異なる配列のサブフレームからなるフレームに変換
が行われる。
り、それは１フレームを構成するワード数に相当する数
のメモリ位置しか必要としない。しかも以下説明するよ
うに異なる配列のサブフレームからなるフレームに変換
が行われる。
入力選別器14はフレームメモリ141およびアドレス装置
を本質的に含むが、このアドレス装置は全加算器142、
レジスタ143、読取り専用メモリ144、カウンタ145、６
入力アンドゲート146、メモリ147、および付加的ゲート
148a,148b,148c,および149を含む。
を本質的に含むが、このアドレス装置は全加算器142、
レジスタ143、読取り専用メモリ144、カウンタ145、６
入力アンドゲート146、メモリ147、および付加的ゲート
148a,148b,148c,および149を含む。
アドレス装置はパケットの直列流をサブパケットを含む
同期TDMサブフレームへ変化させる。ｎパケット毎にフ
レームを形成する。ｍをパケット当りのサブパケットの
数とすると、フレームメモリ141はそれぞれのワードが
各サブパケットに対応するｎ×ｍ個のワードを含んでい
る。したがって、フレームメモリ141はそれぞれ１ワー
ドを記憶するメモリ位置に対して０乃至（ｎ×ｍ−１）
の番号を付けられる。各TDMサブフレームはフレームの
各パケットのサブパケットを含む。サブフレーム中のサ
ブパケットの順序はフレーム中のパケットの順序に等し
い。例えば第１のサブフレームはそのフレームの全パケ
ットの第１のサブパケットを含み、第２のサブフレーム
は全パケットの第２のサブパケットを含む、等々であ
り、それらのサブパケットはフレーム内のパケットの順
序で並べられている。サブパケットを構成する８ビット
ワードは一時にフレームメモリ141から読出され、その
後直ぐに新しいサブパケットが空けられた位置へ書き込
まれる。
同期TDMサブフレームへ変化させる。ｎパケット毎にフ
レームを形成する。ｍをパケット当りのサブパケットの
数とすると、フレームメモリ141はそれぞれのワードが
各サブパケットに対応するｎ×ｍ個のワードを含んでい
る。したがって、フレームメモリ141はそれぞれ１ワー
ドを記憶するメモリ位置に対して０乃至（ｎ×ｍ−１）
の番号を付けられる。各TDMサブフレームはフレームの
各パケットのサブパケットを含む。サブフレーム中のサ
ブパケットの順序はフレーム中のパケットの順序に等し
い。例えば第１のサブフレームはそのフレームの全パケ
ットの第１のサブパケットを含み、第２のサブフレーム
は全パケットの第２のサブパケットを含む、等々であ
り、それらのサブパケットはフレーム内のパケットの順
序で並べられている。サブパケットを構成する８ビット
ワードは一時にフレームメモリ141から読出され、その
後直ぐに新しいサブパケットが空けられた位置へ書き込
まれる。
フレームメモリ141の各位置から順番にサブフレームが
読出されるようにするためにサブパケットは読出しの順
番と異なる順番でフレームメモリ141へ書込む必要があ
り、書込みの順序はフレームメモリに書込むときにスク
ランブルされる。このスクランブルは循環的であり、ア
ドレス装置によって実施される数学的関数によって記述
される。各フレーム中で、フレームメモリ1441のアドレ
ス装置は異なるステップ値SKによってトラバースされな
ければならず、それは、 SK＝（ｍ×SK-1）モジュロ（ｎ×ｍ−１） および、 S1＝１によって与えられる。
読出されるようにするためにサブパケットは読出しの順
番と異なる順番でフレームメモリ141へ書込む必要があ
り、書込みの順序はフレームメモリに書込むときにスク
ランブルされる。このスクランブルは循環的であり、ア
ドレス装置によって実施される数学的関数によって記述
される。各フレーム中で、フレームメモリ1441のアドレ
ス装置は異なるステップ値SKによってトラバースされな
ければならず、それは、 SK＝（ｍ×SK-1）モジュロ（ｎ×ｍ−１） および、 S1＝１によって与えられる。
ステップ値SKが１と異なるなら、フレームメモリは全位
置が一度アドレスされるまでSK回トラバースされる。ア
ドレス範囲が越えられるとき、このアドレスからｎ×ｍ
−１が減算され、それはｎ×ｍ−１の２つの補数を加え
ることによってなされる。SK番後にサイクルはフレーム
ルモリ141の端部に到達する。それによって１フレーム
は完全に書込まれるから、その１フレーム全体が読出さ
れ、次の１フレームが書込まれる。さらに次のステップ
値によって、その１フレームが再び読出され、次の１フ
レームが書込まれる。
置が一度アドレスされるまでSK回トラバースされる。ア
ドレス範囲が越えられるとき、このアドレスからｎ×ｍ
−１が減算され、それはｎ×ｍ−１の２つの補数を加え
ることによってなされる。SK番後にサイクルはフレーム
ルモリ141の端部に到達する。それによって１フレーム
は完全に書込まれるから、その１フレーム全体が読出さ
れ、次の１フレームが書込まれる。さらに次のステップ
値によって、その１フレームが再び読出され、次の１フ
レームが書込まれる。
第４図は１例としてパケットの数ｎ＝６および１パケッ
ト中のサブパケットのかずｍ＝３について入力選別器を
構成する１方法を示す。フレームメモリ141において、
位置０乃至17がアドレスされなければならない。アドレ
ス17で、フレームは完了され、次のフレームへ変化する
ことが必要とされ、したがって次のステップ値に変えら
れる。アドレス17が越えられるなら、フレームメモリ14
1は同じステップ値によって再びトラバースされなけれ
ばならない。そのために、アドレスは新しいフレームを
アドレスするため最初に17が減算されて再び０からスタ
ートされる。
ト中のサブパケットのかずｍ＝３について入力選別器を
構成する１方法を示す。フレームメモリ141において、
位置０乃至17がアドレスされなければならない。アドレ
ス17で、フレームは完了され、次のフレームへ変化する
ことが必要とされ、したがって次のステップ値に変えら
れる。アドレス17が越えられるなら、フレームメモリ14
1は同じステップ値によって再びトラバースされなけれ
ばならない。そのために、アドレスは新しいフレームを
アドレスするため最初に17が減算されて再び０からスタ
ートされる。
各アドレスはレジスタ143中に含まれる。それは５つの
ビットＡ…Ｅを含み、Ａは最上桁ビットを表わし、Ｅは
最下桁ビットを表わす。全加算器142は読取り専用メモ
リ144によって特定された現在のステップ値をレジスタ1
43の内容へ加算する。加算の結果は新しいアドレスとし
てレジスタ143へ伝送される。レジスタ内への伝送はク
ロックＴによって始められ、それはまた全加算器142に
オアゲート149を介して加算を実施させる。全加算器142
はキャリーＦを生じる。
ビットＡ…Ｅを含み、Ａは最上桁ビットを表わし、Ｅは
最下桁ビットを表わす。全加算器142は読取り専用メモ
リ144によって特定された現在のステップ値をレジスタ1
43の内容へ加算する。加算の結果は新しいアドレスとし
てレジスタ143へ伝送される。レジスタ内への伝送はク
ロックＴによって始められ、それはまた全加算器142に
オアゲート149を介して加算を実施させる。全加算器142
はキャリーＦを生じる。
６入力アンドゲート146はＡ＝Ｅ＝１およびＢ＝Ｃ＝Ｄ
＝Ｆ＝０でカウントｎ×ｍ−１＝17を感知する。カウン
タ145はそのクロック入力CKを経て増加（インクレメン
ト）される。カウンタ145のカウントは読取り専用メモ
リ144をアドレスするため使用され、そのため各次のス
テップ値は新しくレジスタ143の定数へ加算される。ス
テップ値SKは前記の式によって決定されたものであり、
読取り専用メモリ144中に蓄積されている。加算値がｎ
×ｍ−１＝17になると、読取り専用メモリ144の出力は
この読取り専用メモリのディスエーブル入力ENに供給さ
れるオアゲート148cの出力によって阻止され、一方メモ
リ147の出力はこのオアゲート148cの出力がこのメモリ
のイネーブル入力ENに供給されることによって出力可能
にされる。そのためクロックＴによって開始された次の
加算の時に、メモリ147に含まれた17に対する２つの補
数はレジスタ143の内容に加算され、そのため後者は再
びゼロ状態である。
＝Ｆ＝０でカウントｎ×ｍ−１＝17を感知する。カウン
タ145はそのクロック入力CKを経て増加（インクレメン
ト）される。カウンタ145のカウントは読取り専用メモ
リ144をアドレスするため使用され、そのため各次のス
テップ値は新しくレジスタ143の定数へ加算される。ス
テップ値SKは前記の式によって決定されたものであり、
読取り専用メモリ144中に蓄積されている。加算値がｎ
×ｍ−１＝17になると、読取り専用メモリ144の出力は
この読取り専用メモリのディスエーブル入力ENに供給さ
れるオアゲート148cの出力によって阻止され、一方メモ
リ147の出力はこのオアゲート148cの出力がこのメモリ
のイネーブル入力ENに供給されることによって出力可能
にされる。そのためクロックＴによって開始された次の
加算の時に、メモリ147に含まれた17に対する２つの補
数はレジスタ143の内容に加算され、そのため後者は再
びゼロ状態である。
アドレスがｎ×ｍ−１＝17を越えたとき、全加算器142
の加算された値はｎ×ｍ−１＝17だけ減少されなければ
ならないが、ステップ値およびカウンタ145のカウント
は維持されなければならない。そのため加算値≧ｎ×ｍ
であることを感知する必要がある。これはビットB,C,D,
Fを入力とするオアゲート148aおよびこのオアゲート148
aの出力とビットＡとを入力とするアンドゲート148bに
よって感知される。すなわちＢ＋Ｃ＋Ｄ＋Ｆであるオア
ゲート148aの出力とＡビットが同時に１である場合であ
り、これはアンドゲート148bの出力１として与えられ
る。その場合、読取り専用メモリ144のディスエーブル
入力ENおよびメネレ147のイネーブル入力ENの状態はこ
の出力１がオアゲート148cを介して供給されることによ
って再び変えられ、そのためステップ値の代りに、２の
補数が全加算器142へ加数として与えられる。さらに、
クロックＴに依存しない加算は全加算器142においてオ
アゲート149によって始められる。
の加算された値はｎ×ｍ−１＝17だけ減少されなければ
ならないが、ステップ値およびカウンタ145のカウント
は維持されなければならない。そのため加算値≧ｎ×ｍ
であることを感知する必要がある。これはビットB,C,D,
Fを入力とするオアゲート148aおよびこのオアゲート148
aの出力とビットＡとを入力とするアンドゲート148bに
よって感知される。すなわちＢ＋Ｃ＋Ｄ＋Ｆであるオア
ゲート148aの出力とＡビットが同時に１である場合であ
り、これはアンドゲート148bの出力１として与えられ
る。その場合、読取り専用メモリ144のディスエーブル
入力ENおよびメネレ147のイネーブル入力ENの状態はこ
の出力１がオアゲート148cを介して供給されることによ
って再び変えられ、そのためステップ値の代りに、２の
補数が全加算器142へ加数として与えられる。さらに、
クロックＴに依存しない加算は全加算器142においてオ
アゲート149によって始められる。
フレーム配列が交換装置の各段中に存在するなら、出力
装置30中の出力選別器32は入力選別器14と同じ構成であ
る。しかしながら、ステップ値の計算において、入力選
別器ではｍ個のサブパケットのｎ個のパケットをｎ個の
サブパケットを有するｍ個のサブフレームに変換した
が、出力選別器はその逆に変換するから、ｎとｍは交換
されなければならない。したがって、前記の式に代っ
て、 SK＝（ｎ×SK-1）モジュロ（ｎ×ｍ−１） および S1＝１ が使用される。もし内部フレーム配列が存在しないな
ら、パケットの始めと終りはデータ流から認知可能でな
ければならない。この目的のため適切な出力選別器32の
好ましい実施例は第５図に記載されている。この出力選
別器32は（空のパケットが付加されていてもよい）２つ
のフレームに必要な数のメモリ位置を必要とするメモリ
321を含む。この例は70個の40オクテットパケットを含
む外部フレームに基づいている。
装置30中の出力選別器32は入力選別器14と同じ構成であ
る。しかしながら、ステップ値の計算において、入力選
別器ではｍ個のサブパケットのｎ個のパケットをｎ個の
サブパケットを有するｍ個のサブフレームに変換した
が、出力選別器はその逆に変換するから、ｎとｍは交換
されなければならない。したがって、前記の式に代っ
て、 SK＝（ｎ×SK-1）モジュロ（ｎ×ｍ−１） および S1＝１ が使用される。もし内部フレーム配列が存在しないな
ら、パケットの始めと終りはデータ流から認知可能でな
ければならない。この目的のため適切な出力選別器32の
好ましい実施例は第５図に記載されている。この出力選
別器32は（空のパケットが付加されていてもよい）２つ
のフレームに必要な数のメモリ位置を必要とするメモリ
321を含む。この例は70個の40オクテットパケットを含
む外部フレームに基づいている。
出力選別器32は本質的にメモリ321、制御パケット出力
装置324、およびアドレス装置を含むが、このアドレス
装置は循環書込みカウンタ322、循環検索カウンタ323
a、パケットラベル検出器323b、重ね書き検出器323c、S
TMアドレスラッチ325a、読み出しカウンタ325b、書込み
カウンタ325c、ATMアドレスラッチ326a、アドレス比較
器326b、２つのカウンタ326cと326d、加算器327a、STM
検出器327b、空パケット挿入装置328、２つのバッファ3
27cと327d、およびいくつかのゲート326f,326e,および3
27eを含む。
装置324、およびアドレス装置を含むが、このアドレス
装置は循環書込みカウンタ322、循環検索カウンタ323
a、パケットラベル検出器323b、重ね書き検出器323c、S
TMアドレスラッチ325a、読み出しカウンタ325b、書込み
カウンタ325c、ATMアドレスラッチ326a、アドレス比較
器326b、２つのカウンタ326cと326d、加算器327a、STM
検出器327b、空パケット挿入装置328、２つのバッファ3
27cと327d、およびいくつかのゲート326f,326e,および3
27eを含む。
制御パケット出力装置324によって出力される制御パケ
ットは制御装置へ直接供給される。
ットは制御装置へ直接供給される。
アドレス装置は同期TDMサブフレームを直列パケット流
へ変換する。それはまたパケットフォーマットを直接情
報部分（ペイロード）および先行ラベルへ減少し、内部
パケットクロック、即ち交換回路網のパケットクロック
を外部パケットクロックへ変換する。STMパケットはコ
ール期間にわたってフレーム中の同じ位置を占めるよう
な方法でメモリ321から読み出される。
へ変換する。それはまたパケットフォーマットを直接情
報部分（ペイロード）および先行ラベルへ減少し、内部
パケットクロック、即ち交換回路網のパケットクロック
を外部パケットクロックへ変換する。STMパケットはコ
ール期間にわたってフレーム中の同じ位置を占めるよう
な方法でメモリ321から読み出される。
書込みカウンタ322は内部サブパケットクロックによっ
てクロックされ、循環的にメモリ321の全ての位置をア
ドレスし、それらの位置に交換回路網から入力するサブ
パケットが書込まれる。検索カウンタ323aは書込みカウ
ンタ322と同じクロックによってクロックされ、書込み
カウンタ322に関して１フレーム期間の遅延を伴ってメ
モリ321の位置をアドレスする。メモリ321は検索カウン
タ323aによってアドレスされたサブパケットをパケット
ラベル検出器323bへ伝送する。パケットラベル検出器32
3bは、アドレスされたサブパケットがパケットの第１の
サブパケットであるか否かを決定し、もしそうであるな
ら、パケットがATMか、STMかあるいは制御パケットであ
るかを決定する。検索カウンタ323aのアドレスはまたAT
Mアドレスラッチ326a,STMアドレスラッチ325a、および
制御パケット出力装置324へ伝送される。パケットラベ
ル検出器323bがパケットの第１のサブパケットを検出し
たなら、それは書込み信号を適切な装置（324,325a,326
a）へ送信し、それからアドレスを検索カウンタ323aか
ら受信する。
てクロックされ、循環的にメモリ321の全ての位置をア
ドレスし、それらの位置に交換回路網から入力するサブ
パケットが書込まれる。検索カウンタ323aは書込みカウ
ンタ322と同じクロックによってクロックされ、書込み
カウンタ322に関して１フレーム期間の遅延を伴ってメ
モリ321の位置をアドレスする。メモリ321は検索カウン
タ323aによってアドレスされたサブパケットをパケット
ラベル検出器323bへ伝送する。パケットラベル検出器32
3bは、アドレスされたサブパケットがパケットの第１の
サブパケットであるか否かを決定し、もしそうであるな
ら、パケットがATMか、STMかあるいは制御パケットであ
るかを決定する。検索カウンタ323aのアドレスはまたAT
Mアドレスラッチ326a,STMアドレスラッチ325a、および
制御パケット出力装置324へ伝送される。パケットラベ
ル検出器323bがパケットの第１のサブパケットを検出し
たなら、それは書込み信号を適切な装置（324,325a,326
a）へ送信し、それからアドレスを検索カウンタ323aか
ら受信する。
書込みカウンタ325cは内部サブパケットクロックによっ
てクロックされ、循環的に０乃至69（＋付加的空パケッ
ト数）のアドレスによってSTMアドレスラッチ325aをア
ドレスする。もしパケットラベル検出器323bがSTMコー
ルを検出したなら、それは書込み信号をSTMアドレスラ
ッチ325aへ供給し、検索カウンタ323aからのアドレスを
書込みカウンタ325cによってアドレスされた位置で蓄積
する。出力選別器32前の最終交換回路網段がサブフレー
ムの第１の70のオクテット中へSTMサブパケットを配置
するという状況において、STMコールのパケットは常に
フレームの同じ位置にあることが保証される。これはST
Mアドレスラッチ325a中のSTMアドレスエントリーの、フ
レーム中のパケット上への投影として考えられる。
てクロックされ、循環的に０乃至69（＋付加的空パケッ
ト数）のアドレスによってSTMアドレスラッチ325aをア
ドレスする。もしパケットラベル検出器323bがSTMコー
ルを検出したなら、それは書込み信号をSTMアドレスラ
ッチ325aへ供給し、検索カウンタ323aからのアドレスを
書込みカウンタ325cによってアドレスされた位置で蓄積
する。出力選別器32前の最終交換回路網段がサブフレー
ムの第１の70のオクテット中へSTMサブパケットを配置
するという状況において、STMコールのパケットは常に
フレームの同じ位置にあることが保証される。これはST
Mアドレスラッチ325a中のSTMアドレスエントリーの、フ
レーム中のパケット上への投影として考えられる。
読み出しカウンタ325bは外部パケットクロックによって
クロックされ、循環的に読出しアドレス０乃至69によっ
てSTMアドレスラッチ325aをアドレスする。読み出しカ
ウンタ325bによってアドレスされたSTMアドレスラッチ
内容はSTM検出器327bへ伝送され、STMアドレスラッチ32
5aにおいて０へリセットされる。STM検出器327bは入力
値が０より大きいか否かを決定する。もし値が０より大
きいなら、STM検出器327bはバッファ327dを不能にし、
論理０をアンドゲート327eおよびオアゲート326eへ供給
する。バッファ327cはSTM検出器327bからアドレスを受
信し、それを加算器へ加算する。このオフセット値は第
１のサブパケットと第２のサブパケットのフレーム中の
位置の差に相当する値であり、STMでは１つのパケット
の各サブパケットの間隔は一定であるので各サブパケッ
トの位置がアドレスできる。加算器327aはそれへ供給さ
れる外部サブパケットクロックを有し、連続的にこのク
ロック速度で加算する。加算器327aはパケットの最終サ
ブパケットをアドレスするとき、新しいアドレスはこれ
がアンドゲート327eによって制御されない限りその入力
へ与えられる。
クロックされ、循環的に読出しアドレス０乃至69によっ
てSTMアドレスラッチ325aをアドレスする。読み出しカ
ウンタ325bによってアドレスされたSTMアドレスラッチ
内容はSTM検出器327bへ伝送され、STMアドレスラッチ32
5aにおいて０へリセットされる。STM検出器327bは入力
値が０より大きいか否かを決定する。もし値が０より大
きいなら、STM検出器327bはバッファ327dを不能にし、
論理０をアンドゲート327eおよびオアゲート326eへ供給
する。バッファ327cはSTM検出器327bからアドレスを受
信し、それを加算器へ加算する。このオフセット値は第
１のサブパケットと第２のサブパケットのフレーム中の
位置の差に相当する値であり、STMでは１つのパケット
の各サブパケットの間隔は一定であるので各サブパケッ
トの位置がアドレスできる。加算器327aはそれへ供給さ
れる外部サブパケットクロックを有し、連続的にこのク
ロック速度で加算する。加算器327aはパケットの最終サ
ブパケットをアドレスするとき、新しいアドレスはこれ
がアンドゲート327eによって制御されない限りその入力
へ与えられる。
装置326a乃至326fは共に修正されたFIFOメモリを形成す
る。ATMアドレスラッチ326aは（書込み）カウンタ326c
および（読出し）カウンタ326dによってアドレスされ
る。パケットラベル検出器323bからATMアドレスラッチ3
26aへの書込み信号は探索カウンタ323aによって利用で
きるアドレスをカウンタ326cによってアドレスされた位
置に書込ませる。カウンタ326cはパケットラベル検出器
323bからの書込み信号によってインクレメントされ、循
環的にATMアドレスラッチ326aの位置（メモリ321のメモ
リ位置に対応している）をアドレスする。カウンタ326d
はオアゲート326fノ出力によってクロックされる。オア
ゲート326fの１入力は重書き検出器323cへ接続される。
この重書き検出器323cは、新しいパケットによりメモリ
321中に含まれたATMパケットの重書きをフレーム期間当
りのパケットラベル検出器323bのSTMおよびATM書込み信
号の数から決定する。
る。ATMアドレスラッチ326aは（書込み）カウンタ326c
および（読出し）カウンタ326dによってアドレスされ
る。パケットラベル検出器323bからATMアドレスラッチ3
26aへの書込み信号は探索カウンタ323aによって利用で
きるアドレスをカウンタ326cによってアドレスされた位
置に書込ませる。カウンタ326cはパケットラベル検出器
323bからの書込み信号によってインクレメントされ、循
環的にATMアドレスラッチ326aの位置（メモリ321のメモ
リ位置に対応している）をアドレスする。カウンタ326d
はオアゲート326fノ出力によってクロックされる。オア
ゲート326fの１入力は重書き検出器323cへ接続される。
この重書き検出器323cは、新しいパケットによりメモリ
321中に含まれたATMパケットの重書きをフレーム期間当
りのパケットラベル検出器323bのSTMおよびATM書込み信
号の数から決定する。
比較器326bはカウンタ326dとカウンタ326cのカウントを
比較し、カウントが同じであるなら、論理１をオアゲー
ト326eおよびアンドゲート327eへ供給する。比較器326b
はしたがってATMパケットがATMアドレスラッチ326a内へ
入ったか否かを示し、もしカウントが同じであるなら、
読出しカウンタ326dの増加を抑制する。もしATMアドレ
スラッチ326aが空であり、STM検出器327bがSTMパケット
を検出しないなら、この検出器は論理１をアンドゲート
327eへ供給し、そのため後者の出力は論理１へ進む。加
算器327aはしたがって不能にされ、空パケット挿入装置
328は空パケットを出力する。
比較し、カウントが同じであるなら、論理１をオアゲー
ト326eおよびアンドゲート327eへ供給する。比較器326b
はしたがってATMパケットがATMアドレスラッチ326a内へ
入ったか否かを示し、もしカウントが同じであるなら、
読出しカウンタ326dの増加を抑制する。もしATMアドレ
スラッチ326aが空であり、STM検出器327bがSTMパケット
を検出しないなら、この検出器は論理１をアンドゲート
327eへ供給し、そのため後者の出力は論理１へ進む。加
算器327aはしたがって不能にされ、空パケット挿入装置
328は空パケットを出力する。
第１図は本発明に従った交換装置の簡単なプロック図で
ある。 第２図は第１図の交換装置のための入力装置のプロック
図である。 第３図は第１図の交換装置のための出力装置のブロック
図である。 第４図は第２図の入力装置のための入力選別器の詳細な
ブロック図である。 第５図は第３図の出力装置のための出力選別器の詳細な
ブロック図である。 10……入力装置、11……シンクロナイザ、12……直列−
並列変換器、13……ラベルトランスレータ、14……入力
選別器、15……並列−直列変換器、20……交換回路網、
30……出力装置、31……直列−並列変換器、32……出力
選別器、33……パケット−フォーマット変換器、34……
並列−直列変換器、141……フレームメモリ、145……カ
ウンタ、146……６入力アンドゲート、147……メモリ、
148,149……ゲート、321……メモリ、322……循環書込
みカウンタ、323a……循環検索カウンタ、323b……パケ
ットラベル検出器、323c……重ね書き検出器、324、325
a……STMアドレスラッチ、325b……読み出しカウンタ、
325c……書込みカウンタ、326a……ATMアドレスラッ
チ、326b……アドレス比較器、326c,d……カウンタ、32
6f,e,327e……ゲート、327a……加算器、327b……STM検
出器、327c,d……バッファ、328……空パケット挿入装
置。
ある。 第２図は第１図の交換装置のための入力装置のプロック
図である。 第３図は第１図の交換装置のための出力装置のブロック
図である。 第４図は第２図の入力装置のための入力選別器の詳細な
ブロック図である。 第５図は第３図の出力装置のための出力選別器の詳細な
ブロック図である。 10……入力装置、11……シンクロナイザ、12……直列−
並列変換器、13……ラベルトランスレータ、14……入力
選別器、15……並列−直列変換器、20……交換回路網、
30……出力装置、31……直列−並列変換器、32……出力
選別器、33……パケット−フォーマット変換器、34……
並列−直列変換器、141……フレームメモリ、145……カ
ウンタ、146……６入力アンドゲート、147……メモリ、
148,149……ゲート、321……メモリ、322……循環書込
みカウンタ、323a……循環検索カウンタ、323b……パケ
ットラベル検出器、323c……重ね書き検出器、324、325
a……STMアドレスラッチ、325b……読み出しカウンタ、
325c……書込みカウンタ、326a……ATMアドレスラッ
チ、326b……アドレス比較器、326c,d……カウンタ、32
6f,e,327e……ゲート、327a……加算器、327b……STM検
出器、327c,d……バッファ、328……空パケット挿入装
置。
フロントページの続き (56)参考文献 特開 昭62−18155（ＪＰ，Ａ)
Claims (5)
- 【請求項１】複数の入力部と、複数の出力部と、交換回
路網とを含むパケット交換装置において、 各入力部と交換回路網との間に設けられた入力装置と、
交換回路網と各出力部との間に設けられた出力装置とを
具備しており、 入力装置は、各パケットを分割して、それぞれには新し
いヘッダが付されていない複数のサブパケットを形成
し、予め決められたパターンに従って複数のパケットの
長さの時間にわたってその期間の各パケットのサブパケ
ットが他のパケットのサブパケットと組合わせられるよ
うに分配し、組合わせられた共に属するサブパケットが
それぞれ交換回路網を通って伝送され、出力装置が前記
予め決められたパターンに基づいてもとのパケットに属
するサブパケットを再び組合わせてもとのパケットを形
成することを特徴とするパケット交換装置。 - 【請求項２】入力装置が複数のパケットをフレームに結
合し、入力装置において、全パケットが等しい長さでそ
れぞれに新しいヘッダが付されていない複数のサブパケ
ットへ分割され、サブパケットが再選別されてフレーム
がそれぞれ複数のサブパケットから構成される複数のサ
ブフレームへ分割され、各サブフレーム中のサブパケッ
ト数がフレーム中のパケット数と等しく、同じパケット
に属するサブパケットが各サブフレーム中の同じ順序の
位置を占め、交換回路網を経る時分割多重チャンネルが
パケットの第１のサブパケットによって決定され、次の
サブパケットが前記時分割多重チャンネルを使用し、出
力装置においてパケットに属するサブパケットが再び組
合わせられることを特徴とする請求項１記載の装置。 - 【請求項３】入力装置はメモリおよびアドレス装置を具
備する入力選別器を含み、アドレス装置の制御下で、各
パケットが複数のサブパケットに分割されるように前記
メモリ内へ書込まれ、そこから読み出され、他のパケッ
トのサブパケットと共に前記サブパケットが予め決めら
れたパターンに従って長時間にわたって分配されること
を特徴とする請求項１記載の装置。 - 【請求項４】出力装置はメモリおよびアドレス装置を具
備する出力選別器を含み、アドレス装置の制御下で、共
に属するサブパケットが予め決められたパターンに基づ
いてもとのパケットを形成するように再び組合わせられ
るようにデータが前記メモリへ書込まれ、そこから読み
出されることを特徴とする請求項１記載の装置。 - 【請求項５】アドレス装置がパケットの始めを検出する
パケットラベル検出器を含み、サブパケットが予め決め
られたパターンに基づいてパケットへ再び組合わせら
れ、パケットラベル検出器によって検出されたパケット
の始めでスタートすることを特徴とする請求項４記載の
装置。
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