KR20000027638A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극으로 예정되는 부분을 보호하는 제1감광막 패턴을 형성하고, 전체표면 상부에 질화막을 형성한 다음, 상기 질화막 상부에 제2감광막을 형성하여 평탄화시킨 후, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법을 이용하여 상기 제2감광막 및 질화막을 제거하여 상기 질화막 상부를 분리시키고, 상기 제2, 제1감광막을 제거한 다음, 전체표면 상부에 전하저장전극용 도전층을 형성한 후 전하저장전극용 마스크를 사용하여 식각하고, 상기 질화막을 제거한 다음, 유전막, 플레이트 전극을 형성하여 콘테이너 캐패시터(container capacitor)를 형성함으로써 전하저장전극의 표면적을 증가시켜 정전용량을 증가시키고 그에 따른 반도체소자의 특성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 질화막을 사용하여 콘테이너(container)형태의 캐패시터를 형성함으로써 전하저장전극의 표면적을 증가시켜 정전용량을 증가시키고, 그에 따른 반도체소자의 리프레쉬 특성도 향상시키는 기술에 관한 것이다.

최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.

[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.

또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 살펴보면 다음과 같다.

도 1 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(12) 상에 소자분리절연막(14)과 게이트절연막(16)을 형성하고, 게이트전극(18)과 마스크 절연막(20)의 적층구조를 형성한 다음, 상기 적층구조 측벽에 절연막 스페이서(22)를 형성한 후, 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한다.

다음, 전체표면 상부에 층간절연막(24)를 형성한다.

그 다음, 상기 층간절연막(24)은 전하저장전극용 마스크를 이용한 식각공정으로 상기 게이트 전극(18) 사이에 전하저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀을 형성한다.

다음, 상기 콘택홀을 통하여 상기 전하저장전극 콘택과 접속되는 하부전극(26), 유전막(28) 및 상부전극(30)을 형성한다. (도 1참조)

상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 따라 메모리셀이 차지하는 면적은 좁아지고 있지만, 큰 정전용량을 필요로 하기 때문에 좁은 면적 내에서 전하저장전극의 표면적을 증가시키기 위하여 상기와 같이 트랜치구조의 캐패시터 및 스택형 캐패시터 등이 사용되고 있지만 충분한 정전용량을 확보할 수 없는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 질화막을 이용하여 콘테이너 캐패시터를 형성하여 전하저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시키고 그에 따른 반도체소자의 특성 및 수율을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11, 12 : 반도체기판 13, 14 : 소자분리절연막

15, 16 : 게이트 절연막 17, 18 : 게이트 전극

19, 20 : 마스크 절연막 21, 22 : 절연막 스페이서

23 : 제1감광막 패턴 24 : 층간절연막

25 : 질화막 26 : 하부전극

27 : 제2감광막 28, 31 : 유전막

29 : 하부전극용 박막 30 : 상부전극

33 : 상부전극용 박막

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에서 전하저장전극 콘택으로 예정되는 부분을 보호하는 제1감광막 패턴을 형성하는 공정과,

전체표면 상부에 질화막을 형성하는 공정과,

상기 질화막 상부에 제2감광막을 형성하는 공정과,

상기 제2감광막 및 질화막을 CMP방법으로 상기 질화막이 분리되도록 제거하는 공정과,

상기 제1감광막 패턴과 제2감광막을 제거하는 공정과,

전체표면 상부에 하부전극을 형성하는 공정과,

상기 질화막을 제거하는 공정과,

전체표면 상부에 유전막과 상부전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상에 소자분리 절연막(13)과 게이트절연막(15)을 형성하고, 게이트전극(17)/마스크절연막(19)의 적층구조를 형성하고, 상기 적층구조의 측벽에 절연막 스페이서(21)를 형성한 다음, 상기 절연막 스페이서(21) 양쪽의 반도체기판에 소오스/드레인전극(도시안됨)을 형성하여 모스 전계효과 트랜지스터를 형성한다. (도 2a참조)

다음, 상기 반도체기판(11) 상부에서 전하저장전극 콘택으로 예정되는 부분을 보호하는 제1감광막 패턴(23)을 형성하고, 200 ∼ 400 ℃에서 전체표면 상부에 질화막(25)을 형성한다. (도 2b참조)

그 다음, 상기 질화막(25) 상부에 제2감광막(27)을 형성한다. 여기서, 상기 제1감광막 패턴(23)과 제2감광막(27)은 상기 질화막(25)과의 식각선택비를 이용하기 위하여 피.에스.지.(phospho silicate glass, 이하 PSG 라 함)나 비.피.에스.지.(boro phospho silicate glass, 이하 BPSG 라 함)를 대신하여 사용할 수도 있다. (도 2c참조)

다음, CMP방법이나 전면식각공정을 이용하여 상기 제2감광막(27)과 질화막(25)을 연마하여 상기 질화막(25) 상부를 분리시킨다. (도 2e참조)

그 다음, 상기 제2감광막(27)과 제1감광막(23)을 제거한다. (도 2f참조)

그리고, 전체표면 상부에 하부전극용 박막(29)을 형성한다. (도 2g참조)

다음, 전하저장전극용 마스크를 식각마스크로 사용하여 상기 하부전극용 박막(29)을 식각한다. (도 2h참조)

그 다음, 상기 질화막(25)을 제거하고 전체표면에 유전막(31)을 형성한다. 상기 유전막(31)은 ONO, PZT, BST 및 Ta₂O₅막을 사용하여 형성한다. (도 2i, 도 2j 참조)

다음, 전체표면 상부에 상부전극용 박막(33)을 형성하여 콘테이너 캐패시터를 형성한다. (도 2k참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극으로 예정되는 부분을 보호하는 제1감광막 패턴을 형성하고, 전체표면 상부에 질화막을 형성한 다음, 상기 질화막 상부에 제2감광막을 형성하여 평탄화시킨 후, CMP방법을 이용하여 상기 제2감광막 및 질화막을 제거하여 상기 질화막 상부를 분리시키고, 상기 제2, 제1감광막을 제거한 다음, 전체표면 상부에 전하저장전극용 도전층을 형성한 후 전하저장전극용 마스크를 사용하여 식각하고, 상기 질화막을 제거한 다음, 유전막, 플레이트 전극을 형성하여 콘테이너 캐패시터를 형성함으로써 전하저장전극의 표면적을 증가시켜 정전용량을 증가시키고 그에 따른 반도체소자의 특성 및 수율을 향상시키는 이점이 있다.

Claims (4)

1. 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에서 전하저장전극 콘택으로 예정되는 부분을 보호하는 제1감광막 패턴을 형성하는 공정과,

   전체표면 상부에 질화막을 형성하는 공정과,

   상기 질화막 상부에 제2감광막을 형성하는 공정과,

   상기 제2감광막 및 질화막을 CMP방법으로 상기 질화막이 분리되도록 제거하는 공정과,

   상기 제1감광막 패턴과 제2감광막을 제거하는 공정과,

   전체표면 상부에 하부전극을 형성하는 공정과,

   상기 질화막을 제거하는 공정과,

   전체표면 상부에 유전막과 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 제1감광막 패턴과 제2감광막은 PSG나 BPSG막으로 대신하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 CMP공정은 전면식각공정으로 대신하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 유전막은 PZT, BST 및 Ta₂O₅막을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.