KR20000027637A - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하고, 전하저장전극용 마스크를 이용한 식각공정으로 상기 제1층간절연막을 소정 두께 식각한 다음, 전체표면 상부에 제1도전층과 제2층간절연막을 형성한 다음, 상기 제2층간절연막을 전면식각하여 상기 제1도전층의 측벽에 스페이서 형태로 형성하고, 반도체기판에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한 다음, 상기 전하저장전극 콘택홀을 매립하는 제2도전층을 전체표면 상부에 형성하고, 그 상부에 제3층간절연막을 형성한 후 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 상기 제3층간절연막, 제2도전층 및 제1도전층을 제거하여 2중 전하저장전극 사이드월(side wall)을 형성함으로써 캐패시터 간에 브리지가 발생하는 것을 방지하고, 전하저장전극의 표면적을 증가시켜 소자의 특성 및 신뢰성을 향상시키는기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 2중 사이드월을 갖는 실린더형 전하저장전극을 형성하는 공정시 CMP 방법으로 전하저장전극의 사이드월 상부를 분리시킴으로써 캐패시터 간에 브리지가 발생하는 방지하고, 표면적을 증가시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
또한 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다.
이하 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법을 살펴보면 다음과 같다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상에 소자분리 절연막(11)과 게이트절연막(12)을 형성하고, 게이트전극(13)과 소오스/드레인전극(14)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 제1층간절연막(16a)을 형성한다.
다음, 상기 소오스/드레인전극(14) 중에서 비트라인으로 예정되는 부분과 접속되는 비트라인(15)을 형성하고, 전체표면에 제2층간절연막(16b)을 형성하여 평탄화시킨다. (도 1a참조)
그리고, 상기 소오스/드레인전극(14) 중에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 매립하는 제1다결정실리콘층(17a)을 전체표면 상부에 형성한다. (도 1b참조)
다음, 상기 제1다결정실리콘층(17a) 상부에 코아산화막(18)을 형성하고, 전하저장전극용 마스크(도시안됨)을 식각마스크로 사용하여 상기 코아산화막(18)과 제1다결정실리콘층(17a)을 식각한다. (도 1c, 1d참조)
그 다음, 전체표면 상부에 제2다결정실리콘층(17b)을 형성하고, 전면식각공정을 실시하여 상기 식각면에 제1다결정실리콘층(17a)과 접속되는 전하저장전극 사이드월을 형성함으로써 실린더형 전하저장전극을 형성한다. (도 1e참조)
상기와 같은 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 실린더형 전하저장전극 형성공정시 하부전극과 접속되는 사이드월을 식각하는 공정에서 완전한 식각이 이루어지지 않기 때문에 캐패시터 간에 식각잔류물이 존재하여 브리지가 발생하여 소자의 특성 및 신뢰성에 영향을 미치는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 2중 사이드월을 갖는 실린더형 제조공정시 CMP공정을 실시하여 캐패시터간을 분리시킴으로써 표면적을 증가시켜 정전용량을 증가시키며, 캐패시터 간에 브리지가 발생하는 것을 방지하고 그에 따른 반도체소자의 리프레쉬 특성도 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
10, 20 : 반도체기판 11, 21 : 소자분리절연막
12, 22 : 게이트 절연막 13, 23 : 게이트 전극
14, 24: 소오스/드레인전극 15, 26 : 비트라인
16a, 25 : 제1층간절연막 16b, 27 : 제2층간절연막
17a, 29 : 제1다결정실리콘층 17b, 31 : 제2다결정실리콘층
18 : 코아 산화막 28 : 감광막 패턴
30 : 제3층간절연막 32 : 제4층간절연막
33 : 유전막 34 : 플레이트 전극용 박막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막을 전하저장전극용 마스크를 식각마스크로 사용하여 소정 두께를 제거하는 공정과,
전체표면 상부에 제1도전층과 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막을 전면식각하는 공정과,
상기 반도체기판의 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
상기 전하저장전극 콘택홀을 매립하는 제2도전층을 형성하는 공정과,
상기 제2도전층 상부에 제3층간절연막을 형성하는 공정과,
상기 제3층간절연막, 제2도전층 및 제1도전층을 CMP방법으로 제거하여 전하저장전극의 사이드월을 형성하는 공정과,
상기 제3층간절연막과 제2층간절연막을 제거하는 공정과,
전체표면 상부에 유전막과 플레이트 전극용 박막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(20) 상에 소자분리절연막(21)과 게이트 절연막(22)을 형성하고, 게이트전극(23)과 소오스/드레인전극(24)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 제1층간절연막(25)을 형성하여 평탄화시킨다.
다음, 상기 소오스/드레인전극(24) 중에서 비트라인으로 예정되는 부분과 접속되는 비트라인(26)을 형성한 후, 제2층간절연막(27)을 형성한다. (도 2a참조)
그 다음, 상기 제2층간절연막(27) 상부에 전하저장전극으로 예정되는 부분을 노출시키는 감광막 패턴(28)을 형성한다. (도 2b참조)
다음, 상기 감광막 패턴(28)을 식각마스크로 사용하여 상기 제2층간절연막(27)을 소정 두께 식각한 후, 상기 감광막 패턴(28)을 제거한다. (도 2c참조)
그다음, 전체표면 상부에 제1다결정실리콘층(29)과 제3층간절연막(30)을 순차적으로 형성한다. (도 2d참조)
다음, 상기 제3층간절연막(30)을 전면식각하여 상기 제1다결정실리콘층(29)의 측벽에 스페이서 형태로 형성한다.
그 다음, 상기 반도체기판(20)의 소오스/드레인 전극(24) 중에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한다. (도 2e참조)
다음, 상기 전하저장전극 콘택홀을 매립하는 제2다결정실리콘층(31)을 전체표면 상부에 형성하고, 제4층간절연막(32)을 형성하여 평탄화시킨다. (도 2f참조)
그 다음, CMP공정으로 상기 제4층간절연막(32), 제2다결정실리콘층(31) 및 제1다결정실리콘층(29)을 제거하여 2중 전하저장전극 사이드월을 형성한다. (도 2g참조)
다음, 상기 제4층간절연막(32)을 제거한다. (도 2h참조)
그 다음, 전체표면 상부에 유전막(33)과 플레이트 전극용 박막(34)을 형성한다. (도 2i참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하고, 전하저장전극용 마스크를 이용한 식각공정으로 상기 제1층간절연막을 소정 두께 식각한 다음, 전체표면 상부에 제1도전층과 제2층간절연막을 형성한 다음, 상기 제2층간절연막을 전면식각하여 상기 제1도전층의 측벽에 스페이서 형태로 형성하고, 반도체기판에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한 다음, 상기 전하저장전극 콘택홀을 매립하는 제2도전층을 전체표면 상부에 형성하고, 그 상부에 제3층간절연막을 형성한 후 CMP공정을 실시하여 상기 제3층간절연막, 제2도전층 및 제1도전층을 제거하여 2중 전하저장전극 사이드월을 형성함으로써 캐패시터 간에 브리지가 발생하는 것을 방지하고, 전하저장전극의 표면적을 증가시켜 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (1)

  1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막을 전하저장전극용 마스크를 식각마스크로 사용하여 소정 두께를 제거하는 공정과,
    전체표면 상부에 제1도전층과 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막을 전면식각하는 공정과,
    상기 반도체기판의 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
    상기 전하저장전극 콘택홀을 매립하는 제2도전층을 형성하는 공정과,
    상기 제2도전층 상부에 제3층간절연막을 형성하는 공정과,
    상기 제3층간절연막, 제2도전층 및 제1도전층을 CMP방법으로 제거하여 전하저장전극의 사이드월을 형성하는 공정과,
    상기 제3층간절연막과 제2층간절연막을 제거하는 공정과,
    전체표면 상부에 유전막과 플레이트 전극용 박막을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
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