KR20000026316A - 출력 드라이버 제어장치 - Google Patents

Abstract

본 발명은 각종 버퍼 및 센싱회로에서 사용되는 출력 드라이버 제어장치에 관한 것으로, 특히 데이타신호의 전위값을 센싱하는 센싱수단의 상보 전위레벨을 갖는 양측 출력단 신호 각각을 동시에 입력받아 이를 버퍼링하여 풀-업 및 풀-다운 제어신호를 각각 출력하도록 구성하므로써, 요구되는 센싱수단의 수를 반으로 줄여 회로의 면적을 감소시키고, 또한 센싱시 소모되는 전류량을 감소시키며, 센싱속도를 향상시켜 데이타 전송을 고속화한 출력 드라이버 제어장치에 관한 것이다.

Description

출력 드라이버 제어장치

본 발명은 각종 버퍼 및 센싱회로에서 사용되는 출력 드라이버 제어장치에 관한 것으로, 보다 상세하게는 데이타를 입력받아 센싱하는 센싱수단의 상보 전위레벨을 갖는 두 입력신호를 동시에 제어신호와 함께 사용하여 드라이버의 3상태 출력을 직접 제어하므로써 회로의 면적감소와 센싱시 소모전류의 감소 및 고속화를 실현한 출력 드라이버 제어장치에 관한 것이다.

일반적으로, 디램(DRAM) 등의 메모리소자는 로오 어드레스 경로에서 비트라인 센스앰프에 의해 증폭된 셀의 데이타신호를 컬럼 디코더의 출력신호인 컬럼 선택신호가 데이타 버스라인 게이트를 턴-온시키므로써, 비트라인으로부터 데이타 버스라인에 전달시킨다.

그 후, 데이타 버스라인 센스앰프로 상기 데이타신호가 입력되면 상기 데이타 버스라인 센스앰프를 활성화시켜 신호를 다시 증폭하고 리드 드라이버로 전송하는데, 이때 데이타 출력의 비트조합에 따라 선택된 리드 드라이버만이 활성화되어 데이타 출력버퍼로 데이타가 전송되고, 상기 데이타 출력버퍼는 출력 인에이블신호(/OE: /output enable)와 카스바신호(/CAS: /column address strobe)의 제어를 받아 활성화되어 데이타신호를 외부로 출력한다. 이러한 데이타의 출력경로를 '리드경로'라 하며, 이중 중요한 회로인 데이타 출력버퍼와 데이타 버스라인 센스앰프에 관하여 도면을 참조하며 자세히 살펴보기로 한다.

우선, 도 1 은 종래의 데이타 출력버퍼를 나타낸 회로도로, 데이타신호(data)의 제1 논리('하이'로직)가 전원전압(Vcc)을 갖도록 증폭하는 풀-업(Pull-up) 드라이버기능의 PMOS 트랜지스터(MP1)와; 상기 데이타신호(data)의 제2 논리('로우'로직)가 접지전압(Vss)을 갖도록 증폭하는 풀-다운(Pull-down) 드라이버기능의 NMOS 트랜지스터(MN1)와; 상기 데이타신호(data)와, /OE신호(/output enable) 및 /CAS신호(/column address strobe)에 의해 발생된 제어신호(s1)를 입력받아 상기 데이타신호(data)의 전위값을 센싱하는 제1 및 제2 센싱수단과(12, 14); 상기 제1 및 제2 센싱수단(12, 14)의 출력단에 연결되어 상기 풀-업 및 풀-다운 드라이버기능을 갖는 PMOS, NMOS트랜지스터(MP1, MN1)의 동작 제어신호(pu, pd)를 발생하는 드라이버 구동 제어수단(16)을 구비한다.

상기 제1 센싱수단(12)은 데이타신호(data)와 상기 제어신호(s1)를 입력으로 하는 낸드 게이트(NAND1)와; 상기 낸드 게이트(NAND1)의 출력신호를 입력받아 반전시키는 인버터(I1)와; 상기 인버터(I1)와 상기 낸드 게이트(NAND1)의 출력신호가 각각의 게이트단으로 인가되며, 각각의 소오스단이 접지(Vss)단에 공통 연결된 NMOS 트랜지스터(MN2, MN3)와; 상기 NMOS 트랜지스터(MN2, MN3)의 드레인단 각각에 연결되며, 각각의 게이트단이 전원전압(Vcc) 인가단에 공통연결된 NMOS 트랜지스터(MN4, MN5)와; 전원전압(Vcc) 인가단과 상기 NMOS 트랜지스터(MN4, MN5)의 드레인단(N1, N2) 사이에 각각 연결되며, 상기 노드(N2, N1)의 전위가 크로스-커플구조로 각각의 게이트단에 인가되는 PMOS 트랜지스터(MP2, MP3)로 구성된다.

그리고, 상기 제2 센싱수단(14)은 인버터(I2)를 거쳐 반전된 데이타신호(/data)와 상기 제어신호(s1)를 입력으로 하는 낸드 게이트(NAND2)와; 상기 낸드 게이트(NAND2)의 출력신호를 입력받아 반전시키는 인버터(I3)와; 상기 인버터(I3)와 상기 낸드 게이트(NAND2)의 출력신호가 각각의 게이트단으로 인가되며, 각각의 소오스단이 접지(Vss)단에 공통 연결된 NMOS 트랜지스터(MN6, MN7)와; 상기 NMOS 트랜지스터(MN6, MN7)의 드레인단 각각에 연결되며, 각각의 게이트단이 전원전압(Vcc) 인가단에 공통연결된 NMOS 트랜지스터(MN8, MN9)와; 전원전압(Vcc) 인가단과 상기 NMOS 트랜지스터(MN8, MN9)의 드레인단(N3, N4) 사이에 각각 연결되며, 상기 노드(N4, N3)의 전위가 크로스-커플구조로 각각의 게이트단에 인가되는 PMOS 트랜지스터(MP4, MP5)로 구성된다.

또한, 상기 드라이버 구동 제어수단(16)은 상기 제1 센싱수단(12)의 노드(N1) 전위를 입력받아 버퍼링하여, 풀-업 드라이버기능을 갖는 상기 PMOS 트랜지스터(MP1)의 게이트단으로 풀-업 제어신호(pu)를 전달하는 직렬연결된 짝수개의 인버터(I4, I5:동 도면의 경우, 2개의 인버터로 간단히 도시함)와; 상기 제2 센싱수단(14)의 노드(N3) 전위를 입력받아 버퍼링하여, 풀-다운 드라이버기능을 갖는 상기 NMOS 트랜지스터(MN1)의 게이트단으로 풀-다운 제어신호(pd)를 전달하는 홀수개의 인버터(I6:동 도면의 경우, 1개의 인버터로 간단히 도시함)로 구성된다.

상기 구성을 갖는 종래의 데이타 입력버퍼는 /OE신호(/output enable)와 /CAS신호(/column address strobe)에 의해 발생되는 상기 제어신호(s1)가 하이로 인에이블된 상태에서 하이의 데이타신호(data)가 인가되면, 상기 제1 센싱수단(12)내 낸드 게이트(NAND1)의 출력신호를 로우로, 그리고 그 후단에 연결된 인버터(I1)의 출력을 하이로 발생시키게 된다. 그래서, NMOS트랜지스터(MN2)는 턴-온되고, NMOS트랜지스터(MN3)는 턴-오프되어 소정의 시간이 경과되면 노드(N1)의 전위가 로우로 떨어지게 된다.

동시에, 인버터(I2)에 의해 하이의 데이타신호(data)가 로우로 반전되어 상기 제2 센싱수단(14)내 낸드 게이트(NAND2)의 일측 입력단으로 인가되며, 이에따라 상기 낸드 게이트(NAND2)의 출력신호는 하이가 되고, 후단에 연결된 인버터(I3)의 출력신호는 로우가 된다. 그래서, 노드(N4)의 전위가 로우로 떨어지게 되고, 상기 노드(N4)의 로우전위가 게이트단으로 인가되는 PMOS트랜지스터(MP4)는 턴-온된다. 그결과, 노드(N3)로 전원전위(Vcc)가 인가되어 하이로 천이된다.

그리고, 로우로 유지되는 상기 제1 센싱수단(12)의 노드(N1) 전위는 후단에 연결된 2개의 인버터(I4, I5)를 거쳐 로우의 풀-업 제어신호(pu)를 발생시키고, 하이로 유지되는 상기 제2 센싱수단(14)의 노드(N3) 전위는 후단에 연결된 1개의 인버터(I6)를 거쳐 로우로 반전되어 풀-다운 제어신호(pd)를 발생시킨다. 이에따라, 풀-업 드라이버 기능을 갖는 PMOS 트랜지스터(MP1)는 턴-온되며, 반면 풀-다운 드라이버 기능을 갖는 NMOS 트랜지스터(MN1)는 턴-오프되므로써 데이타 출력단으로 하이의 신호가 출력된다.

반대의 경우로, 상기 데이타신호(data)가 로우일 때에는, 상기 제1 및 제2 센싱수단(12, 14)내 각각의 낸드 게이트(NAND1, NAND2)의 출력신호가 상기한 바와 반대의 전위로 출력되기 때문에, 상기 노드(N1, N3)의 전위가 각각 하이와 로우로 천이되어 출력된다. 그 결과, 풀-업 제어신호(pu) 및 풀-다운 제어신호(pd) 모두 하이로 출력되는 관계로 후단에 연결된 풀-업 기능을 갖는 PMOS트랜지스터(MP1)는 턴-오프되고, 반면 풀-다운 기능의 NMOS 트랜지스터(MN1)는 턴-온되어, 데이타 출력단으로는 로우의 신호가 출력된다.

그리고, 또 다른 경우로 /OE신호(/output enable)와 /CAS신호(/column address strobe)에 의해 발생되는 상기 제어신호(s1)가 로우로 인가될 때에는, 상기 제1 및 제2 센싱수단(12, 14)내 노드(N1, N3)의 전위가 모두 하이로 출력되어, 하이의 풀-업 제어신호(pu) 및 로우의 풀-다운 제어신호(pd)를 발생시키게 된다. 이에따라, 상기 풀-업 및 풀-다운 트랜지스터(MP1, MN1)가 모두 턴-오프되므로써 출력단은 하이-임피던스(Hi-Z)상태가 된다.

그런데, 상기한 바와 같이 출력 드라이버단의 3가지 상태(하이, 로우, 하이-임피던스상태)를 출력하기 위해, 종래의 데이타 출력버퍼는 전위레벨 시프팅 기능을 갖는 상기 제1 및 제2 센싱수단(12, 14)의 한쪽 출력전위만을 사용하기 때문에, 상기 풀-업 및 풀-다운 트랜지스터(MP1, MN1)의 구동을 위해 동일 기능을 하는 2개의 센싱수단(12, 14)이 요구된다. 이로인해, 설계면적에 대한 부담이 커지며, 각각의 센싱수단(12, 14) 구동에 따른 전류소모 또한 증가하는 문제가 발생한다.

그리고, 상기 하이-임피던스(Hi-Z)상태에서 다시 상기 제어신호(s1)를 하이로 천이시킨 후 하이의 데이타신호를 전달할 경우, 상기 제1 센싱수단(12)내 노드(N1)의 전위가 하이에서 로우로 천이중 노드(N2)의 전위를 로우에서 하이로 상승시키게 되어, 상기 노드(N2)의 전위가 게이트단으로 인가되는 PMOS 트랜지스터(MP2)가 완전히 턴-오프되기까지 MP2→N1→MN4→MN2→Vss로의 전류경로가 형성되어 불필요하게 전류가 소모되는 문제가 발생된다.

그래서, 상기 전류소모를 줄이기 위해 PMOS 트랜지스터(MP2, MP3)와 NMOS트랜지스터(MN2, MN3)의 크기를 작게 제한하기도 하는데, 이는 동작속도를 저하시키는 새로운 문제를 발생시킨다.

도 2 는 종래의 데이타 버스라인 센스앰프를 나타낸 회로도로, 2단의 전류미러형 차동 증폭기로 구성되며, 동 도면의 경우, 어드레스 천이 검출(ATD:address transition detect) 펄스로부터 생성되는 제어신호(s2)에 의해 동작 인에이블여부가 결정되며, 데이타 버스라인(DB, /DB)을 통해 데이타신호를 입력받아 이를 일차적으로 센싱하여 상기 데이타신호의 상보 전위레벨을 각각 출력하는 제1 및 제2 센싱수단(22, 24)과; 상기 제1 및 제2 센싱수단(22, 24)으로부터 각각 출력되는 상보 전위레벨의 데이타신호를 입력받아 다시한번 센싱동작하는 제3 센싱수단(26)과; 상기 제3 센싱수단(26)의 출력신호 및 상기 제어신호(s2)를 입력받아 이를 논리조합하여 후단에 연결된 풀-업 및 풀-다운 드라이버(MP1, MN1)의 동작 제어신호(pu, pd)를 출력하는 드라이버 구동 제어수단(28)을 구비하여 구성된다.

상기 제1 내지 제3 센싱수단(22, 24, 26)은 모두 전류-미러구조의 차동 증폭기로 이루어지며, 이는 공지된 사항이므로 세부구성 설명은 생략하기로 한다.

그리고, 상기 드라이버 구동 제어수단(28)은 상기 제3 센싱수단(26)의 출력신호를 입력받아 반전시켜 노드(N1)로 전달하는 인버터(I1)와; 상기 노드(N1)로 전달된 신호와 상기 제어신호(s2)를 조합하여 상기 풀-업 드라이버(MP1)의 게이트단으로 출력신호(pu)를 전달하는 낸드 게이트(NAND1)와; 상기 제어신호(s2)를 반전시켜 노드(N2)로 전달하는 인버터(I2)와; 상기 두 노드(N1, N2)의 신호를 입력받아 이를 조합하여 상기 풀-다운 드라이버(MN1)의 게이트단으로 출력신호(pd)를 전달하는 노아 게이트(NOR1)로 구성된다.

상기 구성으로 이루어지는 종래의 데이타 버스라인 센스앰프는 출력 데이타신호가 하이이고, 출력 드라이버단(MP1, MN1)이 하이-임피던스 상태인 경우, 상기 제어신호(s2)가 로우(즉, 상기 드라이버 구동 제어수단(28)내 노드(N1)가 로우전위이고 노드(N2)는 하이전위인 상태)에서 하이전위로 천이하는 동안 다음 데이타신호가 센싱수단을 거쳐 플로팅상태인 상기 제3 센싱수단(26)의 출력단에 실리기 이전에 상기 노아 게이트(NOR1)의 입력신호로 로우전위로 프리차지된 노드(N1)의 신호와 인버터(I2)에 의해 반전되어 로우레벨을 유지하는 노드(N2)의 신호를 입력받아 그 출력신호(pd)가 하이로 천이되게 된다.

상기 신호(pd)는 후단의 풀-다운 드라이버를 이루는 NMOS 트랜지스터(MN1)를 턴-온시키게 되고, 이에 따라 접지단(Vss)으로 전류가 흐르게 되어 출력 데이타신호의 하이레벨 전위가 어느정도 떨어진 다음 또 다른 데이타신호를 출력하게 되는 글리치(glitch)현상이 발생하는 문제점이 있다.

또한, 상기 제3 센싱수단(26)으로부터 출력되는 신호와 상기 어드레스 천이 검출(ATD) 펄스로부터 발생된 제어신호(s2)가 상기 드라이버 구동 제어수단(28)내 낸드 게이트(NAND1) 및 노아 게이트(NOR1)를 이용하여 큰 사이즈를 갖는 풀-업 및 풀-다운 드라이버(MP1, MN1)을 직접 구동해야 하는 이유로, 팬-아웃(fan-out)을 고려해 8개의 MOS 트랜지스터를 매우 큰 사이즈로 구성해야 되기 때문에 불필요하게 설계면적이 커지는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이타를 입력받아 센싱하는 센싱수단의 상보 전위레벨을 갖는 두 입력신호를 동시에 제어신호와 함께 사용하여 드라이버의 3상태 출력을 직접 제어하므로써 회로의 면적감소와 센싱시 소모전류 감소 및 고속화를 실현한 출력 드라이버 제어장치를 제공하는데 있다.

도 1 은 종래의 데이타 출력버퍼를 나타낸 회로도

도 2 는 종래의 데이타 버스라인 센스앰프를 나타낸 회로도

도 3 은 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 출력버퍼의 제1 실시예를 나타낸 회로도

도 4 는 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 출력버퍼의 제2 실시예를 나타낸 회로도

도 5 는 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 버스라인 센스앰프의 제1 실시예를 나타낸 회로도

도 6 은 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 버스라인 센스앰프의 제2 실시예를 나타낸 회로도

<도면의 주요부분에 대한 부호의 설명>

12, 14, 22, 24, 26, 32, 42, 52, 54, 56, 62, 64, 66: 센싱수단

16, 28, 34, 44, 58, 68: 드라이버 구동 제어수단

상기 목적을 달성하기 위하여, 본 발명에 의한 출력 드라이버 제어장치는 데이타신호와, 출력 인에이블신호 및 카스바신호의 조합에 의해 발생된 제어신호를 입력받아 상기 데이타신호의 전위값을 센싱하는 센싱수단과;

상기 센싱수단의 상보 전위레벨을 갖는 양측 출력단 신호 각각을 동시에 입력받아 이를 버퍼링하여 풀-업 및 풀-다운 제어신호를 각각 출력하는 드라이버 구동 제어수단을 구비하는 것을 특징으로 한다.

또한, 본 발명에 의한 출력 드라이버 제어장치는 어드레스 천이 검출 펄스로부터 생성되는 제어신호에 의해 동작 인에이블여부가 결정되며, 데이타 버스라인을 통해 데이타신호를 입력받아 이를 일차적으로 센싱하여 상기 데이타신호의 상보 전위레벨값을 각각 출력하는 제1 및 제2 센싱수단과;

상기 제1 및 제2 센싱수단으로부터 각각 출력되는 상보 전위레벨의 데이타신호를 입력받아 2차 센싱동작하는 제3 센싱수단과;

상기 제3 센싱수단의 상보 전위레벨을 갖는 양측 출력단 신호 각각을 동시에 입력받아 이를 버퍼링하여 후단에 연결된 풀-업 및 풀-다운 드라이버의 동작 제어신호를 출력하는 드라이버 구동 제어수단을 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3 은 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 출력버퍼의 제1 실시예를 나타낸 회로도로, 데이타신호(data)의 제1 논리('하이'로직)가 전원전압(Vcc)을 갖도록 증폭하는 풀-업(Pull-up) 드라이버기능의 PMOS 트랜지스터(MP1)와; 상기 데이타신호(data)의 제2 논리('로우'로직)가 접지전압(Vss)을 갖도록 증폭하는 풀-다운(Pull-down) 드라이버기능의 NMOS 트랜지스터(MN1)와; 상기 데이타신호(data)와, 출력 인에이블신호(/OE) 및 카스바신호(/CAS)의 조합에 의해 발생된 제어신호(s1)를 입력받아 상기 데이타신호(data)의 전위값을 센싱하는 센싱수단(32)과; 상기 센싱수단(32)의 상보 전위레벨을 갖는 양측 출력단(N1, N2) 신호 각각을 동시에 입력받아 이를 버퍼링하여 풀-업 및 풀-다운 제어신호(pu, pd)를 각각 출력하는 드라이버 구동 제어수단(34)을 구비하여 구성된다.

상기 센싱수단(32)은 상기 데이타신호(data)와 상기 제어신호(s1)를 입력받아 낸드조합하는 낸드 게이트(NAND1)와; 상기 낸드 게이트(NAND1)의 출력단에 연결된 인버터(I1)와; 상기 인버터(I1)와 낸드 게이트(NAND1)의 출력신호가 각각의 게이트단에 인가되며, 소오스단이 공통으로 접지연결된 NMOS 트랜지스터(MN1, MN2)와; 상기 NMOS 트랜지스터(MN2, MN3)의 드레인단 각각에 연결되며, 각각의 게이트단으로 상기 제어신호(s1)가 공통으로 인가되는 NMOS 트랜지스터(MN4, MN5)와; 전원전압 인가단과 상기 NMOS 트랜지스터(MN4, MN5)의 드레인단(N1, N2)각각에 연결되며, 상기 노드(N2, N1)의 전위가 각각의 게이트단에 크로스-커플구조로 인가되는 PMOS 트랜지스터(MP2, MP3)와; 상기 전원전압 인가단과 상기 노드(N1, N2) 사이에 각각 병렬로 연결되며 각각의 게이트단으로 상기 제어신호(s1)가 인가되는 P채널 모스 트랜지스터(MP4, MP5)로 구성된다.

상기 드라이버 구동 제어수단(34)은 상기 센싱수단(32)의 일측 출력단인 노드(N1)의 신호를 입력받아 버퍼링하는 직렬연결된 짝수개의 인버터(I2, I3: 동 도면의 경우, 2개의 인버터로 나타냄)와; 상기 센싱수단(32)의 타측 출력단인 노드(N2)의 신호를 입력받아 버퍼링하는 홀수개의 인버터(I4: 동 도면의 경우, 1개의 인버터로 나타냄)로 구성된다.

상기 구성을 갖는 데이타 입력버퍼는 상기 센싱수단(32)의 상보 전위레벨을 갖는 양측 출력단(N1, N2) 신호와, 상기 NMOS 트랜지스터(MN2, MN3)의 게이트단으로 입력되는 상보 전위레벨의 입력신호를 동시에 사용하고, 상기 출력 인에이블신호(/OE) 및 카스바(/CAS)신호에 의해 발생된 제어신호(s1)로 그 동작을 제어하므로써, 출력단의 3상태 출력신호값을 다음과 같이 결정하게 된다.

우선, 상기 제어신호(s1)가 로우인 경우, 입력되는 데이타신호(data)의 전위레벨과는 상관없이 PMOS 트랜지스터(MP4, MP5)가 턴온되고, NMOS 트랜지스터(MN4, MN5)가 턴-오프되어, 양측 출력노드(N1, N2)가 하이전위로 프리차지된다. 그래서, 풀-업 제어신호(pu)는 하이로 출력되고, 그리고 풀-다운 제어신호(pd)는 로우로 출력되면서 출력단(data_out) 전위가 하이-임피던스(Hi-Z)상태로 된다.

그리고, 상기 제어신호(s1)가 하이인 경우, PMOS 트랜지스터(MP4, MP5)는 턴-오프되고, NMOS 트랜지스터(MN4, MN5)는 턴-온되어, 입력되는 데이타신호(data)의 전위레벨에 따라 상기 두 노드(N1, N2)의 전위가 상보 전위레벨을 갖게 되고, 이에따라 풀-업 및 풀-다운 제어신호(pu, pd)의 전위를 변화시켜 출력단을 구동하므로써 상기 입력되는 데이타신호와 동일 전위레벨의 신호가 출력되게 된다.

상기한 바와 같이, 상기 제어신호(s1)가 상기 센싱수단(32)의 양측 출력단(N1, N2)신호와 출력 드라이버를 연속적으로 제어하게 되므로써, 회로의 절반에 해당하는 불필요한 센싱수단(상기 도 1 의 14 블럭으로 도시됨)을 제거할 수 있게 되고, 상기 불필요하게 요구되었던 센싱수단을 동작시키는 데 소모되는 전류량도 감소시킬 수 있게 된다.

또한, 본 발명의 경우, 상기 센싱수단(32)의 구동여부를 상기 제어신호(s1)가 직접 제어하므로써, 상기 제어신호(s1)가 로우로 인가되어 출력단의 전위를 하이-임피던스(Hi-Z)상태로 만들고 다시 하이의 데이타신호를 전달하기 위해 상기 제어신호(s1)를 로우에서 하이로 천이시키면, 상기 센싱수단(32)의 일측 출력노드(N1)의 전위가 하이에서 로우로 천이되는 중에 타측 출력노드(N2)의 전위가 로우에서 하이로 상승하여 PMOS트랜지스터(MP1)를 완전히 턴-오프시킬 때까지 Vcc→MP2→N1→MN4→MN2로의 전류경로의 형성을 제거하게 되어, 접지전위(Vss)로의 전류소모를 막을 수 있게 된다.

도 4 는 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 출력버퍼의 제2 실시예를 나타낸 회로도로, 상기 도 3 에 도시된 데이타 출력버퍼를 기본 구성으로 하며 단지 센싱수단(42)을 구성함에 있어, 상기 데이타신호(data) 및 제어신호(s1)와는 상관없이 사용자가 원하는 데이타 양에 따라 데이타 출력핀(DQ pin)과 연결된 출력단의 플로팅(floating) 여부를 결정할 수 있도록 하는 또 하나의 제어신호로 선택신호(sel)를 인가받는 것을 특징으로 한다.

상기 선택신호(sel)는 버퍼의 동작여부를 제어하여 선택적으로 버퍼를 사용할 수 있도록 제어하는 신호를 의미한다.

그리고, 상기 센싱수단(42)은 제어신호(s1)를 반전시켜 전달하는 인버터(I1)와; 상기 인버터(I1)의 출력신호와 데이타 신호를 조합하는 낸드 게이트(NAND1)와; 상기 낸드 게이트(NAND1)의 출력신호를 반전시키는 인버터(I2)와; 상기 제어신호(s1)와 상기 출력단의 플로팅 여부를 결정하는 선택신호(sel)를 조합하는 노아게이트(NOR1)와; 상기 인버터(I2) 및 상기 낸드 게이트(NAND1)의 출력신호 각각이 게이트단으로 입력되며, 소오스단이 공통 접지연결된 NMOS트랜지스터(MN2, MN3)와; 상기 NMOS 트랜지스터(MN2, MN3)의 드레인단 각각에 연결되며, 각각의 게이트단이 상기 노아 게이트(NOR1)의 출력단(N3)에 공통 연결된 NMOS 트랜지스터(MN4, MN5)와; 전원전압 인가단과 상기 NMOS 트랜지스터(MN4, MN5)의 드레인단(N1, N2) 각각에 연결되며, 상기 노드(N2, N1)의 전위가 각각의 게이트단에 크로스-커플구조로 인가되는 PMOS트랜지스터(MP2, MP3)와; 상기 전원전압 인가단과 상기 노드(N1, N2) 사이에 각각 병렬로 연결된 PMOS 트랜지스터(MP4, MP5)로 구성된다.

상기 구성을 갖는 데이타 출력버퍼는 상기 선택신호(sel)의 상태에 따라 노드(N3)의 전위를 변화시켜 두 NMOS 트랜지스터(MN4, MN5)의 턴-온 및 턴-오프 동작을 제어하므로써, 데이타 출력버퍼 전체의 동작 인에이블여부를 결정하게 된다.

이는 상기 데이타신호(data)나 제어신호(s1)의 상태에 무관하게 데이타 출력버퍼의 전체동작을 제어할 수 있는 것을 의미하며, 이로 인해 다수개의 버퍼 중 버퍼를 선택해서 동작시키는 것이 가능해진다.

도 5 는 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 버스라인 센스앰프의 제1 실시예를 나타낸 회로도로, 어드레스 천이 검출(ATD: address transition detect) 펄스로부터 생성되는 제어신호(s2)에 의해 동작 인에이블여부가 결정되며, 데이타 버스라인(DB, /DB)을 통해 데이타신호(data)를 입력받아 이를 일차적으로 센싱하여 상기 데이타신호의 상보 전위레벨값(/data, data)을 각각 출력하는 제1 및 제2 센싱수단(52, 54)과; 상기 제1 및 제2 센싱수단(52, 54)으로부터 각각 출력되는 상보 전위레벨의 데이타신호(/data, data)를 입력받아 2차 센싱동작하는 제3 센싱수단(56)과; 상기 제3 센싱수단(56)의 상보 전위레벨을 갖는 양측 출력단(N3, N4) 신호를 각각 동시에 입력받아 이를 버퍼링하여 후단에 연결된 풀-업 및 풀-다운 드라이버(MP1, MN1)의 동작 제어신호(pu, pd)를 출력하는 드라이버 구동 제어수단(58)을 구비한다.

상기 제1 내지 제3 센싱수단(52∼56)은 모두 전류-미러구조의 차동 증폭기로 이루어지며, 제1 센싱수단(52)은 그 출력노드(N1)로 입력된 데이타신호의 보수전위값(/data)을 발생시키고, 제2 센싱수단(54)은 그 출력노드(N2)로 입력된 데이타신호와 동일 전위레벨의 신호(data)를 발생시킨다.

그리고, 제3 센싱수단(56)은 상기 제1 및 제2 센싱수단(52, 54)의 출력노드(N1, N2)의 전위가 각각의 게이트단으로 인가되는 NMOS트랜지스터(MN2, MN3)와; 상기 NMOS 트랜지스터(MN2, MN3)의 공통 소오스단과 접지(Vss)사이에 연결되어 게이트단으로 인가되는 상기 제어신호(s2)에 의해 전체 동작의 인에이블여부를 결정하는 NMOS 트랜지스터(MN4)와; 전원전압(Vcc) 인가단과 상기 NMOS 트랜지스터(MN2, MN3)의 드레인단(N3, N4) 사이에 각각 연결되며, 각각의 게이트단이 상기 NMOS 트랜지스터(MN2)의 드레인단(N3)에 공통으로 연결된 PMOS 트랜지스터(MP2, MP3)와; 상기 전원전압 인가단과 상기 노드(N4) 사이에 상기 PMOS 트랜지스터(MP3)와 병렬로 연결되며 상기 제어신호(s2)가 게이트단으로 인가되는 PMOS 트랜지스터(MP4)로 구성된다.

그리고, 상기 드라이버 구동 제어수단(58)은 상기 제3 센싱수단(56)의 양측 출력단(N3, N4) 중 입력된 데이타신호와 동일전위의 신호가 출력되는 노드(N3)에 연결되어 이를 버퍼링한 후, 풀-업 제어신호(pu)를 출력하는 짝수개의 인버터(I1, I2: 동 도면의 경우 간단히 2개의 인버터로 도시함)와; 상기 입력된 데이타 신호와 보수전위값을 갖는 신호가 출력되는 노드(N4)에 연결되어 이를 버퍼링한 후, 풀-다운 제어신호(pd)를 출력하는 홀수개의 인버터(I3: 동 도면의 경우, 간단히 1개의 인버터로 도시함)로 구성된다.

이하, 상기 구성을 갖는 데이타 버스라인 센스앰프의 동작을 살펴보기로 한다.

우선, 상기 제어신호(s2)가 로우전위인 경우, 이 신호에 의해 인에이블되는 제1 내지 제3 센싱수단(52∼56)은 모두 오프되고, 상기 제3 센싱수단(56)의 PMOS 트랜지스터(MP4)만 턴-온되어 출력노드 중 노드(N4)를 하이전위로 상승시키고, 이로인해 풀-다운 제어신호(pd)로 로우신호를 출력하게 된다. 그래서, 풀-다운 트랜지스터(MN1)는 턴-오프된다.

그리고, 상기 출력노드 중 노드(N3)는 이전에 어떤 전위를 갖고 있더라도 제어신호(s2)에 의해 상기 NMOS 트랜지스터(MN4)가 턴-오프되면, 상기 PMOS 트랜지스터(MP2)의 게이트단에 연결된 상기 노드(N3)가 상기 PMOS 트랜지스터(MP2)를 구동하며 변화하여 턴-오프될 때 상기 노드(N3)의 전위는 Vcc-Vt(상기 MP2 트랜지스터의 문턱전위)가 된다. 그래서, 상기 PMOS 트랜지스터(MP2)와 상기 드라이버 구동 제어수단(58)내 인버터(I1)의 스위칭 포인트를 맞추면, 상기 노드(N3)의 전위가 Vcc-Vt가 될 때, 풀-업 제어신호(pu)는 하이로 출력되어 결국 후단의 풀-업 트랜지스터(MP2)를 오프시키면서 출력단 전위를 하이-임피던스(Hi-Z) 상태로 만들게 된다.

반면, 상기 제어신호(s2)가 하이전위인 경우에는 PMOS 트랜지스터(MP4)를 턴-오프시켜 노드(N4)를 플로팅시키며, 상기 제1 내지 제3 센싱수단(52, 54, 56)은 모두인에이블된다. 그 후, 상기 제1 및 제2 센싱수단(52, 54)은 데이타 버스라인(DB, /DB)에 실린 데이타를 센싱하여 각각의 출력노드(N1, N2)로 상호 보수 전위레벨을 갖는 데이타신호(/data, data)를 출력하고, 제3 센싱수단(56)은 상기 두 노드(N1, N2)의 데이타신호(/data, data)를 양단에 입력받아 센싱동작하므로써 2개의 출력노드(N3, N4)로 상보 전위레벨을 갖는 신호를 출력하게 된다. 상기 노드(N3, N4)의 신호는 상기 드라이버 구동 제어수단(58)을 거쳐 풀-업 및 풀-다운신호(pu, pd)의 전위를 변화시켜 출력단에 하이 및 로우의 데이타신호를 출력하게 된다.

도 6 은 본 발명에 따른 출력 드라이버 제어장치가 적용된 데이타 버스라인 센스앰프의 제2 실시예를 나타낸 회로도로, 상기 도 5 에 도시된 데이타 버스라인 센스앰프의 구성을 기본으로 하되, 상기 제3 센싱수단(66)이 상기 도 5 의 전원전압(Vcc) 인가단과 노드(N3) 사이에 상기 PMOS 트랜지스터(MP2)와 병렬로 연결되고, 그 게이트단으로 상기 제어신호(s2)가 인가되며, 상기 노드(N3)와는 스위치(SW1)에 의해 선택적으로 연결되는 PMOS 트랜지스터(MP5)와; 상기 제3 센싱수단(56)의 양측 출력노드(N3, N4) 각각과 상기 NMOS 트랜지스터(MN2, MN3)의 공통 소오스단 사이에 스위치(SW2, SW3)에 의해 각각 연결되며, 각각의 게이트단이 상기 제2 및 제1 센싱수단(54, 52)의 출력노드(N2, N1)에 연결된 PMOS 트랜지스터(MP6, MP7)를 추가로 하여 구성되는 것을 특징으로 한다.

상기 구성에서, PMOS 트랜지스터(MP5)는 제어신호(s2)의 로우전위에 의해 상기 제3 센싱수단(66)의 출력노드(N3)를 신속히 하이전위로 상승시키는 동작을 한다. 그래서, 후단에 연결된 드라이버 구동 제어수단(68) 내 인버터(I1와 I2)를 거쳐 풀-업 제어신호(pu)를 하이로 만들며, PMOS 트랜지스터(MP4)에 의해 노드(N4)의 전위를 하이로 만들어 상기 드라이버 구동 제어수단(68) 내 인버터(I3)를 거쳐 풀-다운 제어신호(pd)를 로우로 만들게 된다. 이에 따라, 출력단은 하이-임피던스(Hi-Z) 상태가 된다.

그리고, 상기 추가된 PMOS 트랜지스터(MP6, MP7)는 센싱수단의 센싱동작을 빠르게 해서 데이타 전송속도를 향상시키는 동작을 수행한다.

예를들어, PMOS 트랜지스터(MP6)의 게이트단에 연결된 노드(N2)의 전위가 상기 노드(N3)의 전위와 동일 전위이기 때문에, 만약 상기 노드(N3)가 로우전위를 갖고자 할때 상기 제1 센싱수단(62)의 출력노드(N1) 전위를 하이로 하여 NMOS트랜지스터(MN2)를 턴-온시키고, 상기 제2 센싱수단(64)의 출력노드(N2) 전위를 로우로 하여 상기 PMOS 트랜지스터(MP6)를 턴-온시켜 상기 두 MOS 트랜지스터(MN2, MP6)로 전류를 흐르게 되어, 결과적으로 상기 노드(N3)의 전위가 고속으로 로우로 바뀌게 된다.

PMOS 트랜지스터(MP7)도 마찬가지로, 노드(N4)의 전위를 로우로 천이시 동일 효과를 얻을 수 있게 된다. 여기서, 상기 노드(N3, N4) 중 어느 노드의 전위가 로우인가에 따라 데이타신호(data)가 하이 또는 로우전위로 전달되므로, 어느 전위이든 상관없이 데이타 전달속도를 향상시킬 수 있게 된다.

이상에서 설명한 바와같이 본 발명에 따른 출력 드라이버 제어장치에 의하면, 센싱수단의 상보 전위레벨을 갖는 양측 출력신호를 동시에 사용하여 데이타 센싱에 요구되는 센싱수단의 수를 반으로 줄임으로써, 회로 설계면적 감소 및 센싱시 소모되는 전류를 감소시킬 수 있는 매우 뛰어난 효과가 있다.

또한, MOS 트랜지스터의 추가적인 옵션구조에 의해 출력단 신호가 로우로 천이되는 속도를 고속화함으로써, 전체적인 데이타 전송속도를 향상시킬 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 데이타신호와, 출력 인에이블신호 및 카스바신호의 조합에 의해 발생된 제어신호를 입력받아 상기 데이타신호의 전위값을 센싱하는 센싱수단과;

   상기 센싱수단의 상보 전위레벨을 갖는 양측 출력단 신호 각각을 동시에 입력받아 이를 버퍼링하여 풀-업 및 풀-다운 제어신호를 각각 출력하는 드라이버 구동 제어수단을 구비하는 것을 특징으로 하는 출력 드라이버 제어장치.
2. 제 1 항에 있어서,

   상기 센싱수단은 차동 증폭기로 구성되는 것을 특징으로 하는 출력 드라이버 제어장치.
3. 제 1 항에 있어서,

   상기 센싱수단은 버퍼전체의 동작여부를 제어하는 선택신호 및 상기 제어신호를 조합하는 노아게이트의 출력신호에 의해 인에이블 여부가 결정되는 것을 특징으로 하는 출력 드라이버 제어장치.
4. 어드레스 천이 검출 펄스로부터 생성되는 제어신호에 의해 동작 인에이블여부가 결정되며, 데이타 버스라인을 통해 데이타신호를 입력받아 이를 일차적으로 센싱하여 상기 데이타신호의 상보 전위레벨값을 각각 출력하는 제1 및 제2 센싱수단과;

   상기 제1 및 제2 센싱수단으로부터 각각 출력되는 상보 전위레벨의 데이타신호를 입력받아 2차 센싱동작하는 제3 센싱수단과;

   상기 제3 센싱수단의 상보 전위레벨을 갖는 양측 출력단 신호 각각을 동시에 입력받아 이를 버퍼링하여 후단에 연결된 풀-업 및 풀-다운 드라이버의 동작 제어신호를 출력하는 드라이버 구동 제어수단을 구비하는 것을 특징으로 출력 드라이버 제어장치.
5. 제 4 항에 있어서,

   상기 제1 내지 제3 센싱수단은 각각 전류미러 구조의 차동 증폭기로 구성되는 것을 특징으로 하는 출력 드라이버 제어장치.
6. 제 4 항에 있어서,

   상기 제3 센싱수단의 양측 출력노드와 입력 트랜지스터들의 공통 소오스단 사이에 상기 입력 트랜지스터와 병렬로 각각 연결되며, 각각의 게이트단으로 상기 제1 및 제2 센싱수단의 출력신호가 선택적으로 연결되는 제1 및 제2 MOS 트랜지스터를 추가로 구비하는 것을 특징으로 하는 출력 드라이버 제어장치.