KR20000025576A - Single electron transistor using schottky tunnel barrier and method for fabricating the same - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 104
- 239000002184 metal Substances 0.000 claims abstract description 104
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 238000000151 deposition Methods 0.000 claims abstract description 28
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 49
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- 150000001875 compounds Chemical class 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229910008310 Si—Ge Inorganic materials 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000001657 homoepitaxy Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004621 scanning probe microscopy Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
Abstract
Description
본발명은 반도체와 금속 접합시 자연적으로 형성되는 쇼트키 터널 장벽(Schottky tunnel barrier)을 터널 장벽으로 이용한 단일 전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다.The present invention relates to a single electron transistor (Single electron transistor) using a Schottky tunnel barrier (naturally formed) at the time of semiconductor and metal junction as a tunnel barrier and a method of manufacturing the same.
도 1a 및 도 1b는 종래의 단일 전자 트랜지스터들의 개략적 수직 단면도이다. 종래의 단일 전자 트랜지스터는, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소스(source)(2)와 드레인(drain)(3) 사이에 2개의 터널 장벽(tunnel barrier)(5)을 만들어 아일런드(island)(4)를 형성시킨 구조이거나, 혹은 도 1b에 도시된 바와 같이, 실리콘 기판(11a) 상에 SiO2절연막(11b)를 형성한 SOI 기판(11) 상면에 소스(12)와 드레인(13)을 형성한 후, 유전체(15) 속에 금속이나 반도체를 믈리적(예, PVD) 혹은 화학적(예, CVD) 증착을 통해 나노미터(nm) 크기인 알갱이(granular) 모양의 아일런드(14)를 형성시킨 구조이다.1A and 1B are schematic vertical cross-sectional views of a conventional single electronic transistor. A conventional single electron transistor has two tunnel barriers 5 between a source 2 and a drain 3 on a silicon substrate 1, as shown in FIG. 1A. Or an island 4 formed thereon, or as shown in FIG. 1B, a source (on the top surface of the SOI substrate 11 having the SiO 2 insulating film 11b formed on the silicon substrate 11a). 12) and the drain 13, and then granular in nanometer size (nm) by metallization (e.g. PVD) or chemical (e.g. CVD) deposition in the dielectric 15. This is a structure in which the island 14 is formed.
그러나, 참고 문헌 T.Wada etal Jpn.J.Appl.Phys 34,12B(1995)6961에 따르면, 도 1a에 도시된 바와 같은 단일 전자 트랜지스터의 경우 아일런드(15)의 크기를 나노미터 크기로 균일하게 제어하는 것이 매우 어렵다. 특히, 전자빔 리소그래피(E-beam lithography) 공정을 이용시 터널장벽을 형성키 위해 많은 공정을 거쳐야 하며 상온에서 작동하는 아일런드의 크기를 제어하는 것은 거의 불가능하다. 또한, K.Matsumoto et al Appl.Phys.Lett 68(1996)34에 따르면, SPM(scanning probe microscopy)을 응용할 경우 터널 장벽이 공기중에서 열화되기 때문에 단일 전자 트랜지스터의 작동 재현성이 전혀없다. 그리고 참고문헌 W.Chen etal Appl.Phys.Lett 66(1995)3383 및 A.Dutta etal Jpn.J.Appl.Phys 36,6B(1997)4038에 의하면, 도 1b에 도시된 바와 같은 단일 전자 트랜지스터의 경우, 아일런드(14)의 숫자를 결정하는 소스(12)와 드레인(13) 사이의 거리를 재현성 있게 제어하기도 어렵고 공정 자체도 복잡하여 제조상 어려움이 따른다. 따라서 재현성있는 상온 작동 단일 전자 트랜지스터를 구현하기 위해서는 공정이 간단하며 아일런드의 크기를 나노미터 크기로 쉽게 제어할 수 있는 새로운 구조 및 제조 방법이 요구된다.However, according to reference T. Wada et al Jpn. J. Appl. Phys 34,12B (1995) 6961, the size of the island 15 is uniform to nanometer size for a single electronic transistor as shown in FIG. Is very difficult to control. In particular, when using an E-beam lithography process, many processes are required to form a tunnel barrier, and it is almost impossible to control the size of the island operated at room temperature. In addition, according to K. Matsmoto et al Appl. Phys. Lett 68 (1996) 34, the application of scanning probe microscopy (SPM) results in no operational reproducibility of single-electron transistors because the tunnel barrier degrades in air. And according to references W. Chen et al Appl. Phys. Lett 66 (1995) 3383 and A. Dutta etal Jpn. J. Appl. Phys 36,6B (1997) 4038, the use of a single electronic transistor as shown in FIG. In this case, it is difficult to reproducibly control the distance between the source 12 and the drain 13 determining the number of islands 14 and the manufacturing process is complicated because the process itself is complicated. Thus, implementing reproducible, room temperature operated single-electron transistors requires a simple process and a new structure and fabrication method that can easily control the size of the island to nanometers.
본발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로, 반도체와 금속 접합시 자연적으로 형성되는 쇼트키 터널 장벽(Schottky tunnel barrier)을 터널 장벽으로 이용하여 재현성 및 균일성을 개선한 단일 전자 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention was devised to improve the above problems, using a Schottky tunnel barrier that is formed naturally during semiconductor and metal bonding as a tunnel barrier single electron transistor and improved reproducibility and uniformity, and The object is to provide a method for producing the same.
도 1a 및 도 1b는 각각 종래의 단일 전자 트랜지스터의 개략적인 수직 단면도이고,1A and 1B are schematic vertical cross-sectional views of a conventional single electron transistor, respectively,
도 2는 본 발명에 따른 단일 전자 트랜지스터 제1실시예의 개략적인 수직 단면도이며,2 is a schematic vertical cross-sectional view of a first embodiment of a single electron transistor according to the present invention;
도 3은 본 발명에 따른 단일 전자 트랜지스터 제2실시예의 개략적인 수직 단면도이며,3 is a schematic vertical cross-sectional view of a second embodiment of a single electron transistor according to the present invention;
도 4는 본 발명에 따른 단일 전자 트랜지스터 제3실시예의 개략적인 수직 단면도이며,4 is a schematic vertical cross-sectional view of a third embodiment of a single electron transistor according to the present invention;
도 5는 본 발명에 따른 단일 전자 트랜지스터 제4실시예의 개략적인 수직 단면도이며,5 is a schematic vertical cross-sectional view of a fourth embodiment of a single electron transistor according to the present invention;
그리고 도 6은 본 발명에 따른 단일 전자 트랜지스터 제5실시예의 개략적인 수직 단면도이다.6 is a schematic vertical cross-sectional view of a fifth embodiment of a single electron transistor according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1. 실리콘 기판 2. 소스1. Silicon substrate 2. Source
3. 드레인 4. 아일런드3. Drain 4. Island
5. 터널 장벽5. Tunnel Barrier
11a. 실리콘 기판 11b. SiO2산화층11a. Silicon substrate 11b. SiO 2 oxide layer
11. SOI 기판 12. 소스11. SOI Substrate 12. Source
13. 드레인 14. 아일런드13. Drain 14. Island
15. 유전체(터널장벽)15. Dielectrics (tunnel barriers)
20. GaAs 기판 21. n-GaAs 소스20.GaAs substrate 21.n-GaAs source
22. n-GaAs 드레인 23. 게이트22.n-GaAs Drain 23.Gate
24. 금속층 25. 쇼트키 장벽24. Metal layer 25. Schottky barrier
26. 산화물층26. Oxide layer
30. GaAs 기판 31. 금속 소스30. GaAs substrate 31. Metal source
32. 금속 드레인 33. 금속 게이트32. Metal drain 33. Metal gate
34. n-GaAs 아일런드 35. 쇼트키 장벽34. n-GaAs Island 35. Schottky Barrier
40. Si 기판 41. n-SiGe 혹은 p-SiGe 소스40.Si substrate 41.n-SiGe or p-SiGe source
42. n-SiGe 혹은 p-SiGe 드레인 43. 금속 게이트42. n-SiGe or p-SiGe drain 43. Metal gate
44. 금속 아일런드 45. 쇼트키 장벽44. Metal island 45. Schottky barrier
46. SiO2산화물층46. SiO 2 oxide layer
50. Si 기판 51. 금속 소스50.Si substrate 51.Metal source
52. 금속 드레인 53. 금속 게이트52. Metal drain 53. Metal gate
54. n-SiGe 혹은 p-SiGe 아일런드 55. 쇼트키 장벽54. n-SiGe or p-SiGe island 55. Schottky barrier
56. 산화물층 57a, 57b. SiO2산화물층56. Oxide layers 57a, 57b. SiO 2 oxide layer
60. Si 기판 61. 금속 소스60.Si substrate 61.Metal source
62. 금속 드레인 63. 금속 게이트62. Metal Drain 63. Metal Gate
64. n-SiGe 혹은 p-SiGe 아일런드 65. 쇼트키 장벽64. n-SiGe or p-SiGe island 65. Schottky barrier
67a. SiO2산화물층 67b. SiO2산화물층67a. SiO 2 oxide layer 67b. SiO 2 oxide layer
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일 전자 트랜지스터는, 반도체 기판; 상기 반도체 기판 상부에 도전성 불순물이 도핑되어 형성된 소스 및 드레인; 상기 소스 및 드레인 사이의 상기 반도체 기판 상에 금속으로 증착되어 상기 소스 및 드레인과의 경계면에 각각 쇼트키 베리어를 형성하는 아일런드; 상기 아일런드 상에 형성된 절연층; 및 상기 절연층 상에 형성된 게이트;를 구비한 것을 특징으로 한다.In order to achieve the above object, a single electronic transistor according to the present invention includes a semiconductor substrate; A source and a drain formed by doping conductive impurities on the semiconductor substrate; An island deposited with metal on the semiconductor substrate between the source and drain to form a schottky barrier at an interface with the source and drain, respectively; An insulating layer formed on the island; And a gate formed on the insulating layer.
본 발명에 있어서, 상기 반도체 기판은 GaAs로 형성되고, 상기 소스 및 드레인은 각각 n-GaAs로 형성되며, 상기 절연층은 금속 산화물로 형성된 것이 바람직하며, 상기 아일런드는 상기 기판 상부에 소정의 폭으로 도전성 불순물이 도핑된 반도체로 형성되고, 상기 소스 및 드레인은 상기 아일런드 양쪽의 상기 반도체 기판 상에 증착되어 상기 아일런드와의 경계면에 각각 쇼트키 베리어를 형성하도록 금속으로 형성되며, 상기 게이트는 상기 반도체 아일런드 상에 금속으로 증착되어 상기 반도체 아일런드와의 사경계면에 쇼트키 베리어가 형성된 것도 바람직하다.In the present invention, the semiconductor substrate is formed of GaAs, the source and drain are each formed of n-GaAs, the insulating layer is preferably formed of a metal oxide, the island is a predetermined width on the substrate And the source and the drain are deposited on the semiconductor substrate on both sides of the island to form a schottky barrier at the interface with the island, respectively, and the gate It is also preferable that a Schottky barrier is formed on the semiconductor interface with the metal by depositing a metal on the semiconductor island.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일 전자 트랜지스터의 제조 방법은, (가) GaAs 기판 상에 도전성 불순물을 포함하는 GaAs층을 10nm 이하의 두께로 형성하는 단계; (나) 상기 도전성 불순물을 포함하는 GaAs층을 소정 폭을 갖는 세선들 및 소스들과 드레인들을 형성한 다음, 상기 세선들에서 각 단일 전자 트랜지스터의 아일런드 영역에 대응하는 영역들을 선택적으로 식각하여 아일런드들을 형성하는 단계; (다) 상기 아일런드 영역에 금속을 증착하여 상기 소스 및 드레인과의 접합면에 쇼트키 접합이 형성되도록 금속층을 형성하는 단계; (라) 상기 금속층 위에 두께 4 nm 이하의 유전체를 증착시켜 절연층을 형성하는 단계; 및 (마) 상기 절연층 상에 금속을 증착시켜 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, the manufacturing method of a single electronic transistor according to the present invention, (A) forming a GaAs layer containing a conductive impurity on the GaAs substrate to a thickness of 10nm or less; (B) forming thin lines, sources and drains having a predetermined width in the GaAs layer including the conductive impurity, and then selectively etching regions corresponding to the island region of each single electronic transistor in the thin lines; Forming runs; (C) depositing a metal in the island region to form a metal layer such that a Schottky junction is formed on the junction surface with the source and drain; (D) depositing a dielectric having a thickness of 4 nm or less on the metal layer to form an insulating layer; And (e) depositing a metal on the insulating layer to form a gate.
본 발명에 있어서, 상기 (가) 단계에서 상기 도전성 불순물을 포함하는 GaAs층은 호모 에피택시법으로 도핑 농도를 1020/cm3이하로 성장시키거나 확산법 혹은 이온-주입법을 이용하여, 깊이 10 nm, 도핑 농도 1020/cm3이하로 형성하며, 상기 (나) 단계에서 상기 세선들의 폭은 100nm이하로 형성하고, 상기 아일런드 영역은 10 nm 이하의 길이로 형성하며, 상기 (다) 단계에서 상기 쇼트키 접합의 장벽 높이는 1.0 eV 이하로 조절하며, 상기 (라) 단계에서 상기 절연층은 산화로에서 상기 금속층을 두께 4 nm 이하로 산화시킨 금속 산화막으로 형성하는 것이 바람직하며,In the present invention, in the step (A), the GaAs layer containing the conductive impurity is grown to a doping concentration of 10 20 / cm 3 or less by the homo epitaxy method, or 10 nm deep by using a diffusion method or an ion-implantation method. And a doping concentration of 10 20 / cm 3 or less, in the step (b), the width of the thin lines is formed to be 100 nm or less, and the island region is formed to a length of 10 nm or less, and in the step ( c ) The barrier height of the Schottky junction is adjusted to 1.0 eV or less, and in the step (d), the insulating layer is preferably formed of a metal oxide film in which the metal layer is oxidized to a thickness of 4 nm or less in an oxidation furnace.
상기 (가) 단계에서 상기 GaAs 기판 상에 금속층을 10nm 이하의 두께로 형성하고, 상기 (나) 단계에서 상기 금속층을 소정 폭을 갖는 세선으로 형성한 다음, 상기 세선들에서 각 단일 전자 트랜지스터의 아일런드 영역에 대응하는 영역들을 선택적으로 식각하여 아일런드들을 형성하고, 상기 (다) 단계에서 상기 아일런드 영역에 도전성 불순물을 포함하는 GaAs층을 증착하여 상기 소스 및 드레인과의 접합면에 쇼트키 접합이 형성되도록 불순물 반도체층을 형성하며, 상기 (라) 단계를 없애고, 상기 (마) 단계에서 상기 불순물 반도체층 상에 금속을 증착시켜 게이트를 형성하는 것도 바람직하다.In step (a), a metal layer is formed to a thickness of 10 nm or less on the GaAs substrate, and in step (b), the metal layer is formed of thin wires having a predetermined width, and then the isle of each single electronic transistor in the thin wires. Selectively etching regions corresponding to the run region to form islands, and in step (c), deposit a GaAs layer containing conductive impurities in the island region to form a Schottky junction on the junction surface with the source and drain. It is also preferable to form an impurity semiconductor layer so as to form, to remove the step (d), and to form a gate by depositing a metal on the impurity semiconductor layer in the step (e).
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 또 다른 단일 전자 트랜지스터는, Si 기판; 상기 Si 기판 상에 도전성 불순물이 도핑된 반도체층으로 형성된 소스 및 드레인; 상기 소스 및 드레인 사이의 상기 Si 기판 상에 금속으로 증착되어 상기 소스 및 드레인과의 경계면에 각각 쇼트키 베리어를 형성하는 아일런드; 상기 아일런드 상에 형성된 절연층; 및 상기 절연층 상에 형성된 게이트;를 구비한 것을 특징으로 한다.In addition, another single electronic transistor according to the present invention for achieving the above object, Si substrate; A source and a drain formed of a semiconductor layer doped with conductive impurities on the Si substrate; An island deposited with metal on the Si substrate between the source and drain to form a Schottky barrier at the interface with the source and drain, respectively; An insulating layer formed on the island; And a gate formed on the insulating layer.
본 발명에 있어서, 상기 소스 및 드레인은 각각 n-SiGe 혹은 p-SiGe로 형성되고 상기 절연층은 SiO2로 형성된 것이 바람직하며, 상기 소스 및 드레인은 금속으로 형성되고, 상기 금속 소스와 Si 기판 사이 및 상기 금속 드레인과 Si 기판 사이에는 상기 Si 기판의 상부를 각각 선택적으로 산화시켜 형성된 제1절연층 및 제2절연층을 더 구비하며, 상기 아일런드는 상기 금속 소스 및 금속 드레인과의 경계면에 쇼트키 베리어가 형성되도록 도전성 불순물이 도핑된 반도체 화합물로 형성한 것도 바람직하다.In the present invention, the source and drain are each formed of n-SiGe or p-SiGe and the insulating layer is preferably formed of SiO 2 , the source and drain is formed of a metal, between the metal source and the Si substrate And a first insulating layer and a second insulating layer formed by selectively oxidizing an upper portion of the Si substrate, respectively, between the metal drain and the Si substrate, wherein the island is shorted at an interface between the metal source and the metal drain. It is also preferable to form the semiconductor compound doped with conductive impurities so that a key barrier is formed.
또한 본 발명에 있어서, 상기 반도체 아일런드 상에 상기 절연층을 형성하지 않고 바로 상기 금속 게이트를 형성하여 상기 반도체 아일런드와의 경계면에 쇼트키 베리어를 형성한 것도 바람직하다.In the present invention, it is also preferable that the metal gate is formed directly on the semiconductor island without forming the insulating layer to form a schottky barrier at the interface with the semiconductor island.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일 전자 트랜지스터의 제조 방법은, (가) Si 기판 상에 도전성 불순물을 포함하는 Si-Ge층을 10nm 이하의 두께로 형성하는 단계; (나) 상기 도전성 불순물을 포함하는 Si-Ge층을 소정 폭을 갖는 세선들 및 소스들과 드레인들을 형성한 다음, 상기 세선들에서 각 단일 전자 트랜지스터의 아일런드 영역에 대응하는 영역들을 선택적으로 식각하여 아일런드들을 형성하는 단계; (다) 상기 아일런드 영역에 금속을 증착하여 상기 소스 및 드레인과의 접합면에 쇼트키 접합이 형성되도록 금속층을 형성하는 단계; (라) 상기 금속층 위에 두께 4 nm 이하의 유전체를 증착시켜 절연층을 형성하는 단계; 및 (마) 상기 절연층 상에 금속을 증착시켜 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing a single electronic transistor according to the present invention includes the steps of: (a) forming a Si-Ge layer containing conductive impurities on a Si substrate to a thickness of 10 nm or less; (B) forming thin lines, sources and drains having a predetermined width in the Si-Ge layer including the conductive impurity, and then selectively etching regions corresponding to the island region of each single electronic transistor in the thin lines; To form islands; (C) depositing a metal in the island region to form a metal layer such that a Schottky junction is formed on the junction surface with the source and drain; (D) depositing a dielectric having a thickness of 4 nm or less on the metal layer to form an insulating layer; And (e) depositing a metal on the insulating layer to form a gate.
본 발명에 있어서, 상기 (가) 단계에서 상기 도전성 불순물을 포함하는 Si-Ge층은 에피택시법으로 도핑 농도를 1020/cm3이하로 성장시키거나 혹은 성장시 소스 물질에 의하거나 혹은 성장후 확산법 혹은 이온-주입법을 이용하여, 깊이 10 nm, 도핑 농도 1020/cm3이하로 형성하며, 상기 (나) 단계에서 상기 세선들의 폭은 100nm이하로 형성하고, 상기 아일런드 영역은 10 nm 이하의 길이로 형성하며, 상기 (다) 단계에서 상기 쇼트키 접합의 장벽 높이는 1.0 eV 이하로 조절하며, 상기 (라) 단계에서 상기 절연층은 산화로에서 상기 금속층을 두께 4 nm 이하로 산화시킨 금속 산화막으로 형성하는 것이 바람직하며, 상기 (가) 단계에서 상기 Si 기판 상에 SiO2막을 형성한 다음, 상기 SiO2막 상에 금속층을 10nm 이하의 두께로 형성하고, 상기 (나) 단계에서 상기 금속층 및 SiO2막을 소정 폭을 갖는 세선들 및 소스들과 드레인들을 형성한 다음, 상기 세선들에서 각 단일 전자 트랜지스터의 아일런드 영역에 대응하는 영역들을 선택적으로 식각하여 아일런드들을 형성하고, 상기 (다) 단계에서 상기 아일런드 영역에 도전성 불순물을 포함하는 Si-Ge층을 증착하여 상기 소스 및 드레인과의 접합면에 쇼트키 접합이 형성되도록 불순물 반도체층을 형성하며, 상기 (라) 단계에서 상기 불순물 반도체층 상에 절연층을 형성하거나, 상기 (라) 단계를 없애고 상기 (마) 단계를 바로 실시하여 상기 불순물 반도체층 상에 바로 금속을 증착하여 게이트를 형성하는 것이 바람직하다.In the present invention, in the step (a), the Si-Ge layer including the conductive impurity is grown by epitaxy to a doping concentration of 10 20 / cm 3 or less, or is grown by a source material or after growth. The diffusion method or the ion implantation method is used to form a depth of 10 nm or less and a doping concentration of 10 20 / cm 3 or less. In the step (b), the width of the fine wires is formed to be 100 nm or less, and the island region is 10 nm or less. The barrier height of the Schottky junction is adjusted to 1.0 eV or less in the step (c), and the insulating layer is a metal obtained by oxidizing the metal layer to 4 nm or less in an oxidation furnace in the step (d). Preferably, an oxide film is formed, and in the step (a), a SiO 2 film is formed on the Si substrate, and then a metal layer is formed on the SiO 2 film to a thickness of 10 nm or less, and in the step (b), the metal layer is formed. And S forming thin lines and sources and drains having a predetermined width in the iO 2 film, and then selectively etching regions corresponding to the island region of each single electron transistor in the thin lines to form islands, and (c) In the step of depositing a Si-Ge layer containing a conductive impurity in the island region to form an impurity semiconductor layer to form a Schottky junction on the junction surface with the source and drain, in the step (d) It is preferable to form a gate by forming an insulating layer on the layer or by depositing a metal directly on the impurity semiconductor layer by performing step (e) immediately after eliminating the step (d).
이하 본 발명에 따른 단일 전자 트랜지스터의 여러 가지 실시예 및 그 제조 방법을 상세하게 설명한다.Hereinafter, various embodiments of a single electronic transistor according to the present invention and a manufacturing method thereof will be described in detail.
본 발명에 따른 단일 전자 트랜지스터는 반도체와 금속 접합시 자연적으로 형성되는 쇼트키 터널 장벽(Schottky tunnel barrier)을 터널 장벽으로 이용함으로써, 기존의 산화물 터널 장벽(tunnel barrier)을 응용한 단일 전자 트랜지스터 제조시 기본적으로 문제가 된 재현성 및 균일성을 획기적으로 개선하고 제조 공정을 용이하게 한 점에 특징이 있다. 이러한 반도체-금속 접합의 쇼트키 터널장벽을 이용하여 단일 전자 트랜지스터를 제조하면 상온 작동이 가능하며 이를 응용하여 차세대 초고집적(1 Terra bit) 메모리 및 로직에 응용할 수 있다. 이러한 특징들을 도 2 내지 도 6을 참조하여 상세하게 설명하면 다음과 같다.The single electron transistor according to the present invention uses a Schottky tunnel barrier, which is naturally formed at the junction of a semiconductor and a metal, as a tunnel barrier, thereby manufacturing a single electron transistor using an existing oxide tunnel barrier. It is characterized by a dramatic improvement in the reproducibility and uniformity, which are basically problematic, and in facilitating the manufacturing process. The single-electron transistor can be fabricated using the Schottky tunnel barrier of the semiconductor-metal junction to operate at room temperature, and can be applied to the next generation of 1 terabit memory and logic. These features will be described in detail with reference to FIGS. 2 to 6 as follows.
도 2는 본 발명에 따른 단일 전자 트랜지스터 제1실시예의 개략적인 수직 단면도이다. 도시된 바와 같이, 제1실시예는 GaAs 반도체 기판(20) 상에 n-GaAs 소스(21) 및 n-GaAs 드레인(22) 사이에 금속층(24)이 삽입된 트랜지스터 구조물이 적층되고, 금속층(24) 상에 산화물층(26) 및 게이트(23)가 순차로 적층된 구조로 형성된다. 따라서, n-GaAs 소스(21)와 금속층(24)의 접합면 및 n-GaAs 드레인(22)과 금속층(24)의 접합면에는 각각 쇼트키 장벽(25)이 형성된다.2 is a schematic vertical cross-sectional view of a first embodiment of a single electron transistor according to the present invention. As shown, in the first embodiment, a transistor structure in which a metal layer 24 is inserted between an n-GaAs source 21 and an n-GaAs drain 22 is stacked on a GaAs semiconductor substrate 20, and a metal layer ( The oxide layer 26 and the gate 23 are sequentially stacked on the 24. Thus, a Schottky barrier 25 is formed on the junction surface of the n-GaAs source 21 and the metal layer 24 and the junction surface of the n-GaAs drain 22 and the metal layer 24, respectively.
이와 같은 구조의 제1실시예를 제조하는 방법은 다음과 같다.The method of manufacturing the first embodiment of such a structure is as follows.
먼저, 도 3a 및 도 3b에 도시된 바와 같이, 반(Semi)-절연체 즉 반도체인 GaAs를 포함한 화합물 반도체 기판(20) 상에 10 nm 이하 두께의 GaAs를 포함한 화합물 반도체(210)를 호모 에피택시(Homo Epitaxy)법으로 성장시킨다. GaAs를 포함한 화합물 반도체 성장시 도핑 레벨(doping level)을 1020/cm3이하로 하여 n-GaAs를 포함한 화합물 반도체(210)로 만든다. 그렇치 않으면, 도 3b에 도시된 바와 같이, GaAs를 포함한 화합물 반도체 기판(20)에 확산(diffusion) 혹은 이온-주입(ion-implantation)을 이용하여 깊이 10 nm, 도핑 농도(concentration) 1020/cm3이하의 n형 반도체(210')로 만든다.First, as shown in FIGS. 3A and 3B, a semi-insulator, that is, a compound semiconductor 210 including GaAs having a thickness of 10 nm or less on a compound semiconductor substrate 20 including GaAs as a semiconductor, is homoepitaxially. We grow by Homo Epitaxy method. When the compound semiconductor including GaAs is grown, the doping level is 10 20 / cm 3 or less to make the compound semiconductor 210 including n-GaAs. Otherwise, as shown in FIG. 3B, the compound semiconductor substrate 20 including GaAs is 10 nm deep, doping concentration 10 20 / cm using diffusion or ion-implantation. 3 or less n-type semiconductors 210 'are made.
다음에, 도 3a에 도시된 바와 같이, 식각 공정을 통해 폭 100 nm의 세선(wire)(210a, 210'a)을 만들어 소스(21)와 드레인(22)을 형성할 수 있도록 한다. 소스(21)와 드레인(22)은 저항을 고려하여 세선의 다른 영역(아일런드 영역(220a) 및 트랜지스터 경계 영역(220b)) 보다 도핑 농도를 높게한다. 세선(210a, 210'a), 센선들을 따라 배치되는 소스(21) 및 드레인(22)의 제조는 리프트-오프(lift-off) 공정을 통해 선택적 성장법을 적용해도 무방하다. 이렇게 형성된 세선(210a 혹은 210'a)에 형성된 소스(21)와 드레인(22) 사이에, 도 3d에 도시된 바와 같이, 길이 10 nm 이하의 아일런드 영역(220a)을 식각 후 금속 증착을 통해 금속층(24)을 도 2에 도시된 바와 같이 형성한다. 이 금속층(24; 아일런드) 위에 두께 4 nm 이하의 유전체(26)를 증착시키거나 산화로에서 그 금속 산화막(26)을 두께 4 nm 이하로 형성시킨 후 금속을 증착시켜 게이트(gate)(23)를 만든다. 이렇게 형성된 금속층(24)과 세선의 n-GaAs 영역(21, 22)을 포함한 화합물 반도체 사이에는 쇼트키 접합(Schottky junction)(25)이 형성되며, 쇼트키 장벽 높이(barrier height)는 1.0 eV 이하로 조절한다. 이 에너지 장벽을 이용하여 단일 전자 트랜지스터를 구현한다.Next, as illustrated in FIG. 3A, 100 nm wide wires 210a and 210 ′ a may be formed through an etching process to form the source 21 and the drain 22. The source 21 and the drain 22 have a higher doping concentration than other regions of the thin wire (the island region 220a and the transistor boundary region 220b) in consideration of resistance. For the production of the thin lines 210a and 210'a, the source 21 and the drain 22 disposed along the lines, the selective growth method may be applied through a lift-off process. Between the source 21 and the drain 22 formed in the thin lines 210a or 210'a thus formed, as shown in FIG. 3D, the island region 220a having a length of 10 nm or less is etched through metal deposition. The metal layer 24 is formed as shown in FIG. The dielectric layer 26 having a thickness of 4 nm or less is deposited on the metal layer 24 or the metal oxide film 26 is formed with a thickness of 4 nm or less in an oxide furnace, and then metal is deposited to form a gate 23. ) A Schottky junction 25 is formed between the metal layer 24 thus formed and the compound semiconductor including the thin n-GaAs regions 21 and 22, and the Schottky barrier height is 1.0 eV or less. Adjust with This energy barrier is used to implement a single electron transistor.
도 4은 도 2의 제1실시예와는 다른 제2실시예의 수직 단면도를 나타낸다. 도시된 바와 같이, 제2실시예는 GaAs 반도체 기판(30) 상에 금속 소스(31) 및 금속 드레인(32) 사이에 n-GaAs 도핑층(34)이 삽입된 트랜지스터 구조물이 적층되고, n-GaAs 도핑층(34) 상에 금속 게이트(33)가 순차로 적층된 구조로 형성된다. 따라서, 금속 소스(31)와 n-GaAs 도핑층(34)의 접합면 및 금속 드레인(32)과 n-GaAs 도핑층(34)의 접합면에는 각각 쇼트키 장벽(25)이 형성된다. 특히, 제1실시예에서와 같은 절연층이 형성되지 않고 n-GaAs 도핑층(34) 위에 바로 금속 게이트(33)가 형성된다. n-GaAs 도핑층(34)와 게이트(33) 사이에는 쇼트키 장벽이 형성되므로 별도의 절연층을 형성할 필요가 없다.4 is a vertical cross-sectional view of a second embodiment different from the first embodiment of FIG. As shown, in the second embodiment, a transistor structure in which an n-GaAs doped layer 34 is inserted between a metal source 31 and a metal drain 32 is stacked on a GaAs semiconductor substrate 30, and n- The metal gates 33 are sequentially stacked on the GaAs doped layer 34. Thus, a Schottky barrier 25 is formed on the junction surface of the metal source 31 and the n-GaAs doped layer 34 and the junction surface of the metal drain 32 and the n-GaAs doped layer 34, respectively. In particular, a metal gate 33 is formed directly on the n-GaAs doped layer 34 without forming an insulating layer as in the first embodiment. Since a Schottky barrier is formed between the n-GaAs doped layer 34 and the gate 33, it is not necessary to form a separate insulating layer.
이와 같은 구조의 제2실시예는 제1실시예와 유사한 순서로 제조된다. 즉, GaAs를 포함한 화합물 반도체 기판(30)에 금속(31, 32)을 10 nm 두께 이하로 증착한 후 식각공정을 통해 폭 100 nm의 세선(34)을 이루도록 소스(31) 및 드레인(32)을 형성한다. 세선(미도시, 도 3a 참조)을 따라 배치되는 소스(31) 및 드레인(32)은 리프트-오프 공정을 통해 형성한다. 소스(31)와 드레인(32) 사이의 세선(미도시)에 길이 10 나노미터의 아일런드 영역(34)을 식각에 의해 형성한 후(도 3d 참조) GaAs를 포함한 화합물 반도체를 호모에피택시(Homo-Epitaxy)법에 의해 성장시킨다. GaAs를 포함한 화합물 반도체 성장시 혹은 성장후에는 도핑 레벨 및 도핑법을 도 3b 혹은 도 3c와 동일하게 적용하여 n형으로 한다. 그 다음 n형 GaAs 혹은 화합물 반도체(34) 위에 금속을 증착시켜 게이트(33)를 형성한다. 이렇게 형성된 금속(소스, 드레인 및 게이트)과 n-GaAs를 포함한 화합물 반도체 사이에는 쇼트키 접합이 형성되며 장벽 높이는 1.0 eV 이하로 조절한다. 이 에너지 장벽을 이용하여 단일 전자 트랜지스터를 구현한다.The second embodiment of such a structure is manufactured in a similar order to the first embodiment. That is, the source 31 and the drain 32 are formed on the compound semiconductor substrate 30 including GaAs by depositing metals 31 and 32 with a thickness of 10 nm or less and forming a thin wire 34 having a width of 100 nm through an etching process. To form. The source 31 and the drain 32 disposed along the thin lines (not shown, see FIG. 3A) are formed through a lift-off process. After forming a 10 nanometer long island region 34 by etching (see FIG. 3D) in a thin line (not shown) between the source 31 and the drain 32, a compound semiconductor including GaAs is subjected to homoepitaxial ( It grows by Homo-Epitaxy) method. When the compound semiconductor including GaAs is grown or grown, the doping level and the doping method are applied in the same manner as in FIG. 3B or 3C to be n-type. A gate 33 is then formed by depositing a metal on n-type GaAs or compound semiconductor 34. A Schottky junction is formed between the metal (source, drain and gate) thus formed and the compound semiconductor including n-GaAs, and the barrier height is adjusted to 1.0 eV or less. This energy barrier is used to implement a single electron transistor.
도 5는 제3실시예의 수직 단면도를 나타낸다. 제3실시예는 GaAs를 포함한 화합물 반도체 기판 대신에 실리콘(Si) 혹은 SOI 기판(40)을 사용하여 단일 전자 트랜지스터를 구현한 것이다. 도시된 바와 같이, 제3실시예는 Si 기판(40) 상에 n-SiGe 혹은 p-SiGe 소스(41) 및 n-SiGe 혹은 p-SiGe 드레인(42) 사이에 금속층(44)이 삽입된 트랜지스터 구조물이 적층되고, 금속층(44) 상에 SiO2층(46) 및 게이트(43)가 순차로 적층된 구조로 형성된다. 따라서, n-SiGe 혹은 p-SiGe 소스(41)와 금속층(44)의 접합면 및 n-SiGe 혹은 p-SiGe 드레인(42)과 금속층(44)의 접합면에는 각각 쇼트키 장벽(45)이 형성된다.5 shows a vertical sectional view of the third embodiment. The third embodiment implements a single electronic transistor using a silicon (Si) or SOI substrate 40 instead of a compound semiconductor substrate including GaAs. As shown, the third embodiment is a transistor in which a metal layer 44 is inserted between an n-SiGe or p-SiGe source 41 and an n-SiGe or p-SiGe drain 42 on a Si substrate 40. The structures are stacked, and the SiO 2 layer 46 and the gate 43 are sequentially stacked on the metal layer 44. Thus, a Schottky barrier 45 is formed on the junction surface of the n-SiGe or p-SiGe source 41 and the metal layer 44 and the junction surface of the n-SiGe or p-SiGe drain 42 and the metal layer 44, respectively. Is formed.
이와 같은 구조의 제3실시예를 제조하는 방법은 기판 및 반도체 도핑층의 재료만 다를뿐 제1실시예의 제조 방법과 같다.The manufacturing method of the third embodiment having such a structure is the same as the manufacturing method of the first embodiment except that the materials of the substrate and the semiconductor doped layer are different.
우선, 실리콘 기판(40) 상에 n 혹은 p 형 Si-Ge을 10 nm 두께 이하로 에피택시(Epitaxial)하게 성장시킨다. 이 때의 도핑 레벨은 1020/cm3이하로 하며 도핑하는 방법으로는 에피택시(Epitaxial) 성장시와 성장후 이온-주입(ion-implantation) 혹은 확산(diffusion)에 의해 가능하다. 그 다음 식각 공정을 통해 폭 100 nm 이하의 세선(44)과 소스(41) 및 드레인(42)을 형성한 후, 소스(41) 및 드레인(42) 사이의 세선(44)을 길이 10 nm 이하로 식각하여 아일런드 영역을 형성한다. 다음에, 아일런드 영역에 금속을 증착하여 금속층(44)을 형성한다. 소스(41) 및 드레인(42)의 도핑 레벨은 세선의 다른 영역들(아일런드 영역 및 트랜지스터가 경계 영역) 보다 높게 한다. 세선(미도시)을 따라 배치된 소스(41) 및 드레인(42)의 형성은 리프트-오프 공정에 의해서도 가능하다.First, n or p-type Si-Ge is epitaxially grown to a thickness of 10 nm or less on the silicon substrate 40. At this time, the doping level is 10 20 / cm 3 or less, and the doping method is possible by ion-implantation or diffusion during epitaxial growth and after growth. Then, through the etching process, the thin wire 44 having a width of 100 nm or less and the source 41 and the drain 42 are formed, and then the thin wire 44 between the source 41 and the drain 42 has a length of 10 nm or less. Etch to form islands. Next, metal is deposited in the island region to form the metal layer 44. The doping levels of the source 41 and the drain 42 are higher than other regions of the thin wire (the island region and the transistor boundary region). The formation of the source 41 and the drain 42 disposed along the thin wires (not shown) can also be performed by a lift-off process.
다음에, 아일런드용 금속층(44) 위에 두께 4 nm 이하의 유전체(46)를 증착시키거나 산화로에서 두께 4 nm 이하의 금속 산화물을 형성시킨후 그 위에 금속을 증착시켜 게이트(43)를 형성한다. 이렇게 형성된 세선의 금속(44)과 SiGe 소스 및 게이트(41, 42) 사이에는 쇼트키 접합이 형성되며, 장벽 높이는 1.0 eV 이하로 조절한다. 이 에너지 장벽을 이용하면 단일전자트랜지스터가 구현된다.Next, a dielectric material of 4 nm or less in thickness is deposited on the island metal layer 44, or a metal oxide of 4 nm or less in thickness is formed in an oxidation furnace, and then a metal is deposited thereon to form the gate 43. do. A Schottky junction is formed between the thin wire 44 and the SiGe source and gates 41 and 42 formed as described above, and the barrier height is adjusted to 1.0 eV or less. Using this energy barrier, a single electron transistor is implemented.
도 6은 도 5의 제3실시예와 다른 제4실시예의 수직 단면도를 나타낸다. 제4실시예는 소스(51)와 드레인(52)을 금속으로 형성하되 실리콘 기판과 SiO2층(57a, 57b)에 의해 격리되고, 아일런드 영역을 n-SiGe 혹은 p-SiGe 도핑층(54)로 형성한 점에서 제3실시예와 차이가 있을뿐 구조적으로 제3실시예와 비슷하다.6 is a vertical cross-sectional view of the fourth embodiment different from the third embodiment of FIG. In the fourth embodiment, the source 51 and the drain 52 are formed of metal, but are separated by the silicon substrate and the SiO 2 layers 57a and 57b, and the island region is n-SiGe or p-SiGe doped layer 54. The structure is similar to that of the third embodiment except that it differs from the third embodiment in that it is formed of
이러한 구조의 제4실시예의 제조 방법은 다음과 같다.The manufacturing method of the fourth embodiment of this structure is as follows.
먼저, SiO층이 형성된 실리콘 혹은 SOI 기판(50, 57a, 57b) 상에 10 nm 이하의 두께로 금속(51,52)을 증착한 후 식각 공정을 거쳐 100 nm 폭의 세선 형상을 따라 소스(51) 및 드레인(52)을 형성한다(도 3a 참조). 세선을 따라 형성된 소스(51) 및 드레인(52) 제조 공정은 리프트-오프 공정을 적용해도 무방하다.First, the metals 51 and 52 are deposited on the silicon or SOI substrates 50, 57a, and 57b on which the SiO layer is formed to a thickness of 10 nm or less. ) And drain 52 (see FIG. 3A). The process of manufacturing the source 51 and the drain 52 formed along the thin wire may apply a lift-off process.
그 다음 세선을 따라 배치되는 소스 및 드레인 영역 사이에 길이 10 nm 이하의 아일런드 영역을 식각 후 p-SiGe 혹은 n-SiGe을 증착하여 형성시킨다. 이 때의 도핑은 SiGe 성장시 혹은 성장후 이온주입 혹은 확산에 의해 수행되며, 그 레벨은 1020/cm3이하로 한다.Next, an island region of 10 nm or less in length is formed by etching p-SiGe or n-SiGe between the source and drain regions disposed along the thin lines. Doping at this time is performed by ion implantation or diffusion during or after SiGe growth, and the level is 10 20 / cm 3 or less.
다음에, 게이트는 유전체를 4 nm 이하로 증착하거나 혹은 실리콘 -게르마늄층을 산화로에서 두께 4 nm 이하의 산화물을 형성시킨후 금속을 증착시켜 형성한다. 이렇게 형성된 금속과 n 혹은 p 형 사이에는 쇼트키 접합이 형성되며 장벽 높이는 1.0 eV 이하로 조절한다. 이 에너지 장벽을 이용하여 단일 전자 트랜지스터를 구현하는 것이다.Next, the gate is formed by depositing a dielectric of 4 nm or less, or by depositing a metal after forming a silicon-germanium layer with an oxide of 4 nm or less in an oxidation furnace. A Schottky junction is formed between the metal and the n or p-type thus formed, and the barrier height is controlled to 1.0 eV or less. This energy barrier is used to implement a single electron transistor.
도 7은 제5실시예의 수직 단면을 보여주는 도면이다. 제5실시예는 아일런드 영역의 n-SiGe 혹은 p-SiGe 도핑층(64) 상에 바로 금속을 증착하여 게이트(63)를 형성한 점에서 제4실시예와 차이가 있을뿐 구조적으로 제4실시예와 비슷하다.7 is a view showing a vertical cross section of the fifth embodiment. The fifth embodiment differs from the fourth embodiment in that the gate 63 is formed by depositing a metal directly on the n-SiGe or p-SiGe doped layer 64 in the island region. Similar to the example.
따라서, 제5실시예의 제조 방법은 도 6의 제5실시예에서와 유사하며, 다만 게이트(63)와 아일런드(64) 사이를, 제4실시예에서 처럼 4 nm 이하의 유전체(56)에 의해 분리해 놓지 않고, 금속 게이트(63)를 직접 SiGe층(64)에 접합시켜 생기는 쇼트키 장벽을 절연물로 이용하는 구조로서, 그 이외의 공정은 모든 것이 도 6의 제4실시예와 동일하다.Thus, the manufacturing method of the fifth embodiment is similar to that of the fifth embodiment of FIG. 6 except that the gate 63 and the island 64 are interposed between the dielectric 56 of 4 nm or less as in the fourth embodiment. The Schottky barrier produced by bonding the metal gate 63 directly to the SiGe layer 64 as an insulator is not separated from each other, and all other processes are the same as in the fourth embodiment of FIG.
이상과 같은 방식으로 제작된 단일전자 트랜지스터의 동작 원리는 다음과 같다.The operating principle of the single electron transistor manufactured in the above manner is as follows.
일반적으로 금속과 n 혹은 p형 반도체가 접합시 평형 상태를 얻기위해 캐리어(carrier)들이 이동한다. 이 때문에 접합 사이에는 쌍극자(dipole)가 생기게 되며, 이 것이 에너지 장벽 즉 쇼트키 장벽으로 작용한다. 이 다이폴이 생긴 영역 즉 공핍(depletion) 영역의 두께 d와 캐패시턴스(capacitance) C 는 다음 수학식 1 및 2로 표시된다.In general, carriers move to obtain an equilibrium state when a metal and an n or p-type semiconductor are bonded. This creates a dipole between the junctions, which acts as an energy barrier, or Schottky barrier. The thickness d and the capacitance C of the region where this dipole occurred, that is, the depletion region, are represented by the following equations (1) and (2).
여기서, n은 도핑레벨, e는 전하량, ε는 공기유전상수, ε0는 물질의 유전상수, φ는 공핍층에의해 생긴 전압, A는 단면적이다. 만약, n=1020/cm3이고 φ=0.7 Volt 라면 d=3.3 nm 이고, C/A= 3.4 x 10-20F/nm2가 된다. 수식 1 및 2에서 알 수 있듯이 도핑 레벨과 가해주는 전압을 조절함으로써 C 값을 더욱더 낮출 수 있다. 단일전자트랜지스터의 작동 온도는 아래 수학식 3에 의해서 결정된다.Where n is the doping level, e is the charge amount, ε is the air dielectric constant, ε 0 is the dielectric constant of the material, φ is the voltage generated by the depletion layer, and A is the cross-sectional area. If n = 10 20 / cm 3 and φ = 0.7 Volt, d = 3.3 nm and C / A = 3.4 × 10 −20 F / nm 2 . As can be seen in Equations 1 and 2, the C value can be further lowered by adjusting the doping level and the applied voltage. The operating temperature of the single electron transistor is determined by Equation 3 below.
가령 C = 3.4 x 10-20[F] 이라 하자. 그러면 T = 273 x 102K 가된다. 이상과 같은 물리적 변수를 이용하여 제작된 단일전자 트랜지스터는 아래와 같은 원리로 작동한다.For example, let C = 3.4 x 10 -20 [F]. Then T = 273 x 10 2 K. The single electron transistor fabricated using the above physical variables operates on the following principle.
소스와 드레인 사이에 전압을 가하면 임의 전압에 이르러서야 전류가 흐른다. 이 때의 임의 전압을 쿠롱블러케이드갭(Coulomb blockade gap)이라 부르며, 전류가 흐르지 않는 것은 전자 하나가 소스에서 아일런드로 터널됨에 따라 아일런드에 충전(charging)이 일어나 더 이상의 전자를 받아들일 수 없기 때문이다. 만약 이 충전 에너지 보다 큰 에너지를 게이트에 공급하면 쿠롱블러케이드는 일어나지 않게되어 임의의 전류가 흐르게 된다. 그러므로 소스와 드레인 사이의 전압을 쿠롱부록케이드 갭 이하로 고정시키고 게이트 전압을 조절하면 기존의 3단자 트랜지스터와 유사하게 스위칭(switching)이 일어난다.When a voltage is applied between the source and the drain, the current flows only when it reaches a certain voltage. The random voltage at this time is called the Coulomb blockade gap, and no current flows through the charging of the island as electrons tunnel from the source to the island, which can accept more electrons. Because there is not. If more than this charging energy is supplied to the gate, the coulomb blockade does not occur and an arbitrary current flows. Therefore, if the voltage between the source and drain is fixed below the Coulomb blockade gap and the gate voltage is adjusted, switching occurs similarly to the conventional three-terminal transistor.
이상 설명한 바와 같이, 본 발명에 따른 단일전자 트랜지스터에서는, 기존의 산화물을 터널장벽으로 이용하는 공정으로는 상온에서 작동하기 위해 단일전자 트랜지스터의 아일런드의 크기를 10 nm 정도로 재현성 있게 제한해야 하는 어려움을 극복하기 위하여, 금속과 반도체가 접합시 자연적으로 생기는 쇼트키 장벽을 터널 장벽으로 이용하는 점에 특징이 있다. 기존의 단일전자 트랜지스터 제조시에는 산화물을 터널장벽으로 형성하기 위해 많은 제조 공정을 거쳐야 하며, 또한 많은 공정을 거친다 하더라도 아일런드 크기의 재현성을 보장할 수 없었다. 본 발명은 이러한 난점을 쇼트키 장벽을 터널 장벽으로 이용함으로써 상기 두 가지 문제를 크게 개선한다. 더욱이, 아일런드 크기를 nm 단위로 쉽게 제어할 수 있기 때문에 상온 작동이 가능하며 터널 장벽의 열화가 없어 오랫동안 신뢰성 있는 소자로서 작동할 수 있다. 따라서, 본 발명에 의해 제작된 단일전자 트랜지스터는 상온작동 1 Tb 급 메모리 및 로직소자에 응용된다As described above, the single-electron transistor according to the present invention overcomes the difficulty of reproducibly limiting the size of the island of the single-electron transistor to about 10 nm in order to operate at room temperature in a process using an existing oxide as a tunnel barrier. In order to achieve this, the Schottky barrier, which occurs naturally when the metal and the semiconductor are bonded, is used as a tunnel barrier. In conventional single-electron transistor manufacturing, many manufacturing processes are required to form oxides as tunnel barriers, and even many processes cannot guarantee island size reproducibility. The present invention greatly improves these two problems by using the Schottky barrier as the tunnel barrier. Moreover, since the size of the island can be easily controlled in nm, it is possible to operate at room temperature and can operate as a reliable device for a long time without deterioration of the tunnel barrier. Therefore, the single electron transistor fabricated by the present invention is applied to a 1 Tb class memory and a logic device operating at room temperature.
Claims (30)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0042717A KR100434534B1 (en) | 1998-10-13 | 1998-10-13 | Single Electronic Transistor Using Schottky Tunnel Barrier and Manufacturing Method Thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0042717A KR100434534B1 (en) | 1998-10-13 | 1998-10-13 | Single Electronic Transistor Using Schottky Tunnel Barrier and Manufacturing Method Thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000025576A true KR20000025576A (en) | 2000-05-06 |
| KR100434534B1 KR100434534B1 (en) | 2004-07-16 |
Family
ID=19553832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0042717A KR100434534B1 (en) | 1998-10-13 | 1998-10-13 | Single Electronic Transistor Using Schottky Tunnel Barrier and Manufacturing Method Thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100434534B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003084458A1 (en) | 2002-04-10 | 2003-10-16 | Mi-Seon Song | Method of performing soojichim acupuncture using bodycopy |
| US6693294B1 (en) | 2002-08-12 | 2004-02-17 | Electronics And Telecommunications Research Institute | Schottky barrier tunnel transistor using thin silicon layer on insulator and method for fabricating the same |
| US7312510B2 (en) | 2004-12-21 | 2007-12-25 | Electronics And Telecommunications Research Institute | Device using ambipolar transport in SB-MOSFET and method for operating the same |
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| US7863121B2 (en) | 2006-11-29 | 2011-01-04 | Electronics And Telecommunications Research Institute | Method for fabricating Schottky barrier tunnel transistor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592740B1 (en) | 2004-12-03 | 2006-06-26 | 한국전자통신연구원 | Schottky barrier tunnel single electron transistor and a method for fabricating the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302806A (en) * | 1993-04-14 | 1994-10-28 | Hitachi Ltd | Single-electron transistor |
| JP3393949B2 (en) * | 1995-03-16 | 2003-04-07 | 株式会社東芝 | Semiconductor integrated circuit |
| KR0170472B1 (en) * | 1995-12-21 | 1999-02-01 | 정선종 | Fabrication of single electron transistor with low field evaporation by scanning tunneling microscopy |
| JP3258241B2 (en) * | 1996-09-30 | 2002-02-18 | 株式会社東芝 | Single electron control magnetoresistive element |
| EP0843360A1 (en) * | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
-
1998
- 1998-10-13 KR KR10-1998-0042717A patent/KR100434534B1/en not_active IP Right Cessation
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| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US6693294B1 (en) | 2002-08-12 | 2004-02-17 | Electronics And Telecommunications Research Institute | Schottky barrier tunnel transistor using thin silicon layer on insulator and method for fabricating the same |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US7312510B2 (en) | 2004-12-21 | 2007-12-25 | Electronics And Telecommunications Research Institute | Device using ambipolar transport in SB-MOSFET and method for operating the same |
| US7981735B2 (en) | 2005-12-08 | 2011-07-19 | Electronics And Telecommunications Research Institute | Method of manufacturing a Schottky barrier tunnel transistor |
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| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100434534B1 (en) | 2004-07-16 |
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Legal Events
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