KR20000021439A - Mode selecting circuit for lcd - Google Patents

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Abstract

PURPOSE: A mode selecting circuit for LCD is provided to decrease a purchasing price by accurately generating a mode detecting signal and detecting the input of a vertical synchronizing signal through a simple logic circuit. CONSTITUTION: A noise removing unit(10) removes a noise having a vertical synchronizing signal(VSYNC) provided from the outside. A vertical synchronizing signal detecting unit(20) detects the input of the vertical synchronizing signal inputted from the outside. A signal generating unit(30) receives the detecting signal of the vertical synchronizing signal detecting unit(20) and generates a mode selecting signal. The noise removing unit(10) latches the vertical synchronizing signal(VSYNC) provided from the outside as a main clock signal and removes the noise such as a glitch. The noise removing unit(10) has an exclusive OR gate(11) for receiving a ground signal(GND) and the vertical synchronizing signal(VSYNC) and a D flip-flop(12) for triggering the output of the exclusive OR gate(11) in a rising edge of the main clock.

Description

액정표시소자의 모드선택회로Mode selection circuit of liquid crystal display device

본 발명은 액정표시소자에 관한 것으로서, 보다 구체적으로는 수직동기신호의 유무를 검출하여 모드선택신호를 발생하는 액정표시소자의 모드선택회로에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a mode selection circuit of a liquid crystal display device that detects the presence or absence of a vertical synchronization signal and generates a mode selection signal.

일반적으로, 액정표시소자는 입력신호로서 인에이블모드(DE only)와 동기모드(Sync 모드)의 신호가 동시에 인가되는 경우에 대비하여 내부에 모드선택기능을 추가하여 동기모드와 인에이블모드를 자동으로 선택하도록 함으로써, 시스템마다 호환성이 있도록 하였다. 종래의 모드자동선택회로는 수직동기신호의 폭을 감지하여 모드를 선택하기 위한 신호를 발생하였다.In general, the liquid crystal display device automatically adds the mode selection function to the internal mode in order to simultaneously apply the signals of the enable mode (DE only) and the sync mode (Sync mode) as input signals. By making the selection, the system is compatible. The conventional mode automatic selection circuit generates a signal for selecting a mode by sensing the width of the vertical synchronization signal.

그러나, 종래의 모드선택회로는 카운터를 이용하여 수직동기신호의 폭을 검출하였기 때문에 신호 형태에 따라 영향을 받아 오동작을 하는 경우가 발생하였다. 회로의 오동작을 방지하기 위하여 종래에는 외부에 풀다운 저항을 설치하였기 때문에 가격면에서 비효율적일 뿐만 아니라 하이상태의 수직동기신호가 인가되는 경우에는 모드선택동작을 제대로 수행할 수 없는 문제점이 있었다.However, in the conventional mode selection circuit, since the width of the vertical synchronization signal is detected using a counter, there is a case in which a malfunction occurs depending on the signal type. In order to prevent the malfunction of the circuit, the conventional pull-down resistor is installed outside, which is not only inefficient in terms of cost but also does not allow the mode selection operation to be properly performed when a high vertical sync signal is applied.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 수직동기신호의 입력유무를 검출하여 모드를 선택하기 위한 신호를 발생하는 액정표시소자의 모드선택회로를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and an object thereof is to provide a mode selection circuit of a liquid crystal display device for generating a signal for selecting a mode by detecting the presence of a vertical synchronization signal. .

본 발명은 수직동기신호의 펄스폭을 감지하는 대신 수직동기신호의 입력유무를 검출하여 모드선택신호를 발생함으로써 정확하게 모드선택동작을 수행할 수 있을 뿐만 아니라 가격면에서도 유리한 액정표시소자의 모드선택회로를 제공하는 데 그 목적이 있다.According to the present invention, the mode selection circuit of the liquid crystal display device is advantageous in terms of price and is advantageous in terms of price as well as generating a mode selection signal by detecting the presence or absence of the vertical synchronization signal. The purpose is to provide.

도 1은 본 발명의 실시예에 따른 액정표시소자의 모드선택회로의 상세도,1 is a detailed view of a mode selection circuit of a liquid crystal display device according to an embodiment of the present invention;

도 2 내지 도 4는 본 발명의 액정표시소자의 모드선택회로의 동작 타이밍도,2 to 4 are operation timing diagrams of the mode selection circuit of the liquid crystal display device of the present invention;

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

10 : 노이즈 제거부 20 : 수직동기신호 검출부10: noise removing unit 20: vertical synchronization signal detection unit

30 : 모드선택부 11, 24 : 익스클루시브 오아 게이트30: mode selector 11, 24: exclusive ora gate

12, 21, 22, 23, 31, 32 : D 플립플롭12, 21, 22, 23, 31, 32: D flip-flop

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 인에이블모드 및 동기모드중 하나를 선택하기 위한 액정표시소자의 모드선택회로에 있어서, 외부로부터 인가되는 수직동기신호의 노이즈를 제거하기 위한 노이즈 제거부와; 외부로부터 수직동기신호가 인가되었는가를 검출하기 위한 수직동기신호 검출부와; 상기 수직동기신호 검출부에서 발생된 검출신호에 따라 동작모드를 선택하기 위한 선택신호를 발생하는 신호 발생부를 포함하는 액정표시소자의 모드선택회로를 제공하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention is a mode selection circuit of a liquid crystal display device for selecting one of an enable mode and a synchronous mode, the noise for removing the noise of the vertical synchronization signal applied from the outside A removal unit; A vertical synchronous signal detector for detecting whether a vertical synchronous signal is applied from the outside; A mode selection circuit of a liquid crystal display device including a signal generator for generating a selection signal for selecting an operation mode according to the detection signal generated by the vertical synchronization signal detector is characterized in that it is provided.

상기 노이즈 제거부는 접지신호와 수직동기신호를 두 입력으로 하는 익스클루시브 오아 게이트와; 상기 익스클루시브 오아 게이트의 출력을 입력으로 하여 메인 클럭신호의 상승에지에서 트리거되는 D플립플립으로 이루어진다.The noise canceling unit includes an exclusive oar gate having two inputs of a ground signal and a vertical synchronization signal; The output of the exclusive OR gate is configured as a D flip flip triggered at the rising edge of the main clock signal.

상기 수직동기신호 검출부는 상기 메인클럭신호가 클럭신호로 인가되고 상기 노이즈 검출부의 출력신호가 입력신호로 인가되는 제1플립플롭과; 상기 제1플립플롭의 출력신호를 입력신호로 하고, 상기 메인클럭신호가 클럭신호로 인가되는 제2플립플롭과; 상기 제2플립플롭의 출력을 입력으로 하고, 상기 메이클럭신호를 클럭신호로 하는 제3플립플립과; 상기 제3플립플롭의 출력을 두 입력으로 하여 수직동기신호 입력에 대한 검출신호를 발생하는 익스클루시브 오아 게이트로 이루어진다.A first flip-flop to which the main clock signal is applied as a clock signal and the output signal of the noise detector is applied as an input signal; A second flip-flop having an output signal of the first flip-flop as an input signal and the main clock signal being applied as a clock signal; A third flip-flop that receives the output of the second flip-flop as an input and uses the make clock signal as a clock signal; An exclusive oar gate which generates a detection signal for the vertical synchronous signal input using the output of the third flip flop as two inputs.

상기 신호 발생부는 상기 수직동기신호 검출부로부터 발생된 검출신호를 클럭신호로 하고 하이상태의 전원전압을 입력신호로 하는 제1플립플롭과; 상기 제1플립플롭의 출력을 입력으로 하고 상기 수직동기신호 검출부의 검출신호를 클럭신호로 하는 제2플립플롭으로 이루어진다.The signal generator comprises: a first flip-flop that uses a detection signal generated from the vertical synchronization signal detector as a clock signal and a power supply voltage in a high state as an input signal; And a second flip flop having the output of the first flip flop as an input and a detection signal of the vertical synchronous signal detector as a clock signal.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정표시소자의 모드선택회로의 상세도를 도시한 것이다. 도 1을 참조하면, 본 발명의 액정표시소자의 모드선택회로는 외부로부터 인가되는 수직동기신호(VSYNC)에 포함되어 있는 노이즈를 제거하기 위한 노이즈 제거부(10)와, 외부로부터 수직동기신호(VSYNC)가 입력되었는가를 검출하기 위한 수직동기신호 검출부(20)와, 상기 수직동기신호 검출부(20)의 검출신호를 입력하여 모드선택신호를 발생하기 위한 신호 발생부(30)를 포함한다.1 is a detailed view of a mode selection circuit of a liquid crystal display device according to an exemplary embodiment of the present invention. Referring to FIG. 1, the mode selection circuit of the liquid crystal display device of the present invention includes a noise removing unit 10 for removing noise included in the vertical synchronization signal VSYNC applied from the outside, and a vertical synchronization signal from the outside. And a vertical synchronization signal detector 20 for detecting whether VSYNC) is input, and a signal generator 30 for inputting a detection signal of the vertical synchronization signal detector 20 to generate a mode selection signal.

상기 노이즈 제거부(10)는 외부로부터 인가되는 수직동기신호(VSYNC)를 클럭신호(CLK)로 인가되는 메인 클럭신호로 래치하여 클리치(glitch)와 같은 노이즈를 제거하기 위한 것으로서, 접지신호(GND)와 수직동기신호(VSYNC)를 두 입력으로 하는 익스클루시브 오아 게이트(11)와, 상기 익스클루시브 오아 게이트(11)의 출력을 입력으로 하여 메인 클럭신호(CLK)의 상승에지에서 트리거되는 D플립플립(12)으로 이루어진다.The noise removing unit 10 latches the vertical synchronization signal VSYNC applied from the outside into a main clock signal applied as the clock signal CLK to remove noise such as a glitch. An exclusive OR gate 11 having two inputs of GND) and a vertical synchronization signal VSYNC, and an output of the exclusive OR gate 11 are input to trigger on the rising edge of the main clock signal CLK. D flip-flop 12 is made up.

상기 수직동기신호 검출부(20)는 상기 노이즈 검출부(10)의 출력신호를 입력하여 수직동기신호의 입력유무를 검출하기 위한 것으로서, 상기 메인클럭신호(CLK)가 클럭신호로 인가되고 상기 노이즈 검출부(10)의 출력신호가 입력신호로 인가되는 D플립플롭(21)과, 상기 D플립플롭(21)의 출력신호를 입력신호로 하고, 상기 메인클럭신호(CLK)가 클럭신호로 인가되는 D플립플롭(22)과, 상기 D 플립플롭(22)의 출력을 입력으로 하고, 상기 메이클럭신호(CLK)를 클럭신호로 하는 D 플립플립(23)과, 상기 D 플립플롭(21, 23)의 출력을 두 입력으로 하여 수직동기신호 입력에 대한 검출신호(C)를 발생하는 익스클루시브 오아 게이트(24)로 이루어진다.The vertical synchronous signal detector 20 is for detecting the presence or absence of a vertical synchronous signal by inputting the output signal of the noise detector 10. The main clock signal CLK is applied as a clock signal and the noise detector The D flip-flop 21 to which the output signal of 10) is applied as an input signal, and the D flip-flop to which the main clock signal CLK is applied as a clock signal, using the output signal of the D flip-flop 21 as an input signal. The flop 22, the output of the D flip-flop 22, and the D flip-flop 23 which uses the make clock signal CLK as a clock signal, and the D flip-flops 21, 23 It consists of an exclusive OR gate 24 that outputs two inputs and generates a detection signal C for the vertical synchronization signal input.

상기 신호 발생부(30)는 수직동기신호 검출부(20)로부터 발생된 검출신호(C)를 입력하여 수직동기신호의 입력유무에 따라 동작모드를 선택하기 위한 신호를 발생하기 위한 것으로서, 상기 수직동기신호 검출부(20)에서 발생된 검출신호(C)를 클럭신호로 하고 하이상태의 전원전압을 입력신호로 하는 D플립플롭(31)과, 상기 D 플립플롭(31)의 출력을 입력으로 하고 상기 수직동기신호 검출부(20)의 검출신호(C)를 클럭신호로 하는 D 플립플롭(32)으로 이루어진다.The signal generator 30 inputs a detection signal C generated from the vertical synchronous signal detector 20 to generate a signal for selecting an operation mode according to the presence or absence of a vertical synchronous signal. The D flip-flop 31 which uses the detection signal C generated by the signal detection unit 20 as a clock signal and the power supply voltage in the high state as an input signal, and the output of the D flip-flop 31 as inputs A D flip-flop 32 which uses the detection signal C of the vertical synchronization signal detection unit 20 as a clock signal.

상기한 바와같은 구성을 갖는 본 발명의 액정표시소자의 모드선택회로의 동작을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.The operation of the mode selection circuit of the liquid crystal display device of the present invention having the above configuration will be described with reference to FIGS. 2 to 4.

먼저, 도 2에서와 같이 수직동기신호가 인가되는 경우에는, 상기 수직동기신호(VSYNC)는 노이즈 제거부(10)의 익스클루시브 오아 게이트(11)를 통해 D플립플롭(12)의 입력신호로 인가되어 상기 메인 클럭신호(CLK)의 상승에지에서 래치된다. 따라서, 입력신호인 수직동기신호(VSYNC)에 포함되어 있는 1클럭이내의 글리치와 같은 노이즈는 제거되어진다.First, when a vertical synchronous signal is applied as shown in FIG. 2, the vertical synchronous signal VSYNC is an input signal of the D flip-flop 12 through the exclusive or gate 11 of the noise removing unit 10. Is applied to latch the rising edge of the main clock signal CLK. Therefore, noise such as glitch within one clock contained in the vertical synchronization signal VSYNC, which is an input signal, is removed.

노이즈 게거부(10)를 통해 노이즈가 제거된 수직동기신호(VSYNC)는 수직동기신호 검출부(20)에 인가된다. 수직동기신호 검출부(20)의 D 플립플롭(21)은 수직동기신호(VSYNC)를 입력신호로 하고 메인 클럭신호(CLK)의 상승에지에서 트리거되어 그의 출력을 다음단의 D 플립플롭(22)의 입력으로 인가하게 된다. 따라서, 수직동기신호(VSYNC)는 플립플롭(21-23)을 통해 2클럭만큼 지연되어 출력된다.The vertical synchronous signal VSYNC from which the noise is removed through the noise logger 10 is applied to the vertical synchronous signal detector 20. The D flip-flop 21 of the vertical synchronous signal detection unit 20 is triggered by the rising edge of the main clock signal CLK with the vertical synchronous signal VSYNC as an input signal, and the output thereof is the next D flip-flop 22. Will be applied as input. Accordingly, the vertical synchronization signal VSYNC is delayed by two clocks through the flip-flops 21-23 and output.

따라서, 익스클루시브 오아 게이트(24)는 노이즈 제거부(10)를 통한 수직동기신호(A)와 플립플롭(21-23)을 통해 지연된 수직동기신호(B)를 입력하여 논리동작을 수행하게 되고, 수직동기신호 검출신호(C)를 출력하게 된다.Accordingly, the exclusive OR gate 24 inputs the vertical synchronization signal A through the noise canceling unit 10 and the delayed vertical synchronization signal B through the flip-flops 21-23 to perform a logic operation. Then, the vertical synchronous signal detection signal C is output.

이때, 도 2A에서와 같이 수직동기신호(VSYNC)가 존재하여 그의 레벨이 변화하게 되고, 이에 따라 노이즈 게어부(10)를 통과한 수직동기신호(A)와 D 플립플롭(21-23)을 통해 지연된 수직동기신호(B)간에는 위상차가 발생하게 된다. 이에 따라 두 출력신호(A), (B)를 입력으로 하는 익스클루시브 오아 게이트(24)는 도 2C에서와 같이 하이상태의 신호를 출력하게 된다. 이때, 익스클루시브 오아 게이트(24)의 출력신호의 펄스폭은 D 플립플롭의 수에 따라 변하게 되는 데, 본 발명에서는 2클럭에 해당하는 펄스폭을 갖는다.At this time, as shown in FIG. 2A, the vertical synchronization signal VSYNC is present and its level is changed. Accordingly, the vertical synchronization signal A and the D flip-flop 21-23 passing through the noise gear unit 10 are changed. The phase difference is generated between the vertical synchronization signals B which are delayed. Accordingly, the exclusive OR gate 24 having the two output signals A and B as an input outputs a high state signal as shown in FIG. 2C. At this time, the pulse width of the output signal of the exclusive or gate 24 is changed according to the number of D flip-flop, in the present invention has a pulse width corresponding to two clocks.

그러나, 도 3A 및 도 4A에 도시된 바와같이 수직동기신호(VSYNC)가 존재하지 않아 로우레벨 또는 하이레벨을 유지하는 경우에는 노이즈 제거부(10)의 출력신호(A)와 수직동기신호 검출부(20)의 플립플롭(23)을 통해 출력되는 신호(B)간에는 위상차가 존재하지 않게 된다.However, when the vertical synchronization signal VSYNC does not exist and maintains the low level or the high level as shown in FIGS. 3A and 4A, the output signal A of the noise removing unit 10 and the vertical synchronization signal detection unit ( There is no phase difference between the signals B output through the flip-flop 23 of 20).

따라서, 수직동기신호 검출부(20)의 익스클루시브 오아 게이트(24)는 도 3C와 도 4C에 도시된 바와같이 로우레벨의 출력신호(C)를 발생하게 된다. 즉, 수직동기신호 검출부(20)는 수직동기신호(VSYNC)가 존재하는 경우에는 도 2C와 같이 하이상태의 검출신호(C)를 발생하고, 수직동기신호(VSYNC)가 존재하지 않는 경우에는 도 3C 및 도 4C에 도시된 바와같이 로우상태의 검출신호(C)를 발생하게 된다.Accordingly, the exclusive OR gate 24 of the vertical synchronization signal detector 20 generates a low level output signal C as shown in FIGS. 3C and 4C. That is, the vertical synchronous signal detector 20 generates a detection signal C in a high state as shown in FIG. 2C when the vertical synchronous signal VSYNC is present, and when the vertical synchronous signal VSYNC is not present, FIG. As shown in FIGS. 3C and 4C, the detection signal C in the low state is generated.

수직동기신호 검출부(20)로부터 수직동기신호(VSYNC)의 입력유무에 따른 검출신호(C)는 신호 발생부(30)의 D플립플롭(31)의 클럭신호로 인가되어 입력신호를 래치하게 된다. 본 발명에서는 D 플립플롭(31)의 입력으로 하이상태의 전원전압(Vcc)이 인가되므로, 플립플롭(32)을 통해 발생되는 모드선택신호(DE_S)는 도 2B에서 보는 바와같이 하이상태의 신호를 출력하게 된다. 즉, 액정표시소자는 동기모드로 동작하게 된다.The detection signal C according to whether the vertical synchronization signal VSYNC is input from the vertical synchronization signal detector 20 is applied as a clock signal of the D flip-flop 31 of the signal generator 30 to latch the input signal. . In the present invention, since the power supply voltage Vcc of the high state is applied to the input of the D flip-flop 31, the mode selection signal DE_S generated through the flip-flop 32 is a high state signal as shown in FIG. 2B. Will print That is, the liquid crystal display device operates in the synchronous mode.

한편, 수직동기신호 검출부(20)로부터 수직동기신호(VSYNC)가 입력되지 않은 것으로 검출되면, 로우상태의 신호가 신호 발생부(30)의 D 플립플롭(31, 32)의 클럭신호로 인가되므로 트리거되지 않는다. 따라서, 신호 발생부(30)의 플립플롭(32)은 도 3B 와 도 4B에 도시된 바와같이 로우상태의 모드선택신호(DE_S)를 발생하게 된다. 즉, 액정표시소자는 인에이블모드로서 동작하게 된다.On the other hand, if it is detected that the vertical synchronous signal VSYNC is not input from the vertical synchronous signal detector 20, the low state signal is applied as the clock signal of the D flip-flops 31 and 32 of the signal generator 30. It is not triggered. Accordingly, the flip-flop 32 of the signal generator 30 generates the mode selection signal DE_S in the low state as shown in FIGS. 3B and 4B. In other words, the liquid crystal display device operates as an enable mode.

이상에서 자세히 설명된 바와 같이, 본 발명은 외부로부터 수직동기신호의 입력유무에 따라 모드선택신호를 발생하게 되므로, 정확하게 모드 검출신호를 발생할 수 있을 뿐만 아니라 간단한 로직회로를 통해 수직동기신호의 입력유무를 검출하므로 가격면에서도 유리한 이점이 있다. 또한, 수직동기신호의 입력형태(네가티브 펄스 또는 포지티브 펄스에 영향을 받지 않고 수직동기신호를 검출할 수 있는 이점이 있다.As described in detail above, the present invention generates the mode selection signal according to the presence or absence of the vertical synchronization signal from the outside, it is possible to accurately generate the mode detection signal and the presence or absence of the vertical synchronization signal through a simple logic circuit There is an advantageous advantage in terms of price as well. In addition, there is an advantage that the vertical synchronous signal can be detected without being affected by the input form of the vertical synchronous signal (negative pulse or positive pulse).

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (4)

인에이블모드 및 동기모드중 하나를 선택하기 위한 액정표시소자의 모드선택회로에 있어서,In the mode selection circuit of the liquid crystal display element for selecting one of the enable mode and the synchronous mode, 외부로부터 인가되는 수직동기신호의 노이즈를 제거하기 위한 노이즈 제거부와;A noise removing unit for removing noise of the vertical synchronization signal applied from the outside; 외부로부터 수직동기신호가 인가되었는가를 검출하기 위한 수직동기신호 검출부와;A vertical synchronous signal detector for detecting whether a vertical synchronous signal is applied from the outside; 상기 수직동기신호 검출부에서 발생된 검출신호에 따라 동작모드를 선택하기 위한 선택신호를 발생하는 신호 발생부를 포함하는 것을 특징으로 하는 액정표시소자의 모드선택회로.And a signal generator for generating a selection signal for selecting an operation mode according to the detection signal generated by the vertical synchronous signal detector. 제1항에 있어서, 상기 노이즈 제거부는The method of claim 1, wherein the noise removing unit 접지신호와 수직동기신호를 두 입력으로 하는 익스클루시브 오아 게이트와;An exclusive oar gate having two inputs, a ground signal and a vertical synchronization signal; 상기 익스클루시브 오아 게이트의 출력을 입력으로 하여 메인 클럭신호의 상승에지에서 트리거되는 D플립플립으로 이루어지는 것을 특징으로 하는 액정표시소자의 모드선택회로.And a D flip flip which is triggered at the rising edge of the main clock signal with the output of the exclusive OR gate as an input. 제1항에 있어서, 상기 수직동기신호 검출부는The method of claim 1, wherein the vertical synchronization signal detector 상기 메인클럭신호가 클럭신호로 인가되고 상기 노이즈 검출부의 출력신호가 입력신호로 인가되는 제1플립플롭과;A first flip-flop to which the main clock signal is applied as a clock signal and an output signal of the noise detector is applied as an input signal; 상기 제1플립플롭의 출력신호를 입력신호로 하고, 상기 메인클럭신호가 클럭신호로 인가되는 제2플립플롭과;A second flip-flop having an output signal of the first flip-flop as an input signal and the main clock signal being applied as a clock signal; 상기 제2플립플롭의 출력을 입력으로 하고, 상기 메이클럭신호를 클럭신호로 하는 제3플립플립과;A third flip-flop that receives the output of the second flip-flop as an input and uses the make clock signal as a clock signal; 상기 제3플립플롭의 출력을 두 입력으로 하여 수직동기신호 입력에 대한 검출신호를 발생하는 익스클루시브 오아 게이트로 이루어지는 것을 특징으로 하는 액정표시소자의 모드선택회로.And an exclusive or gate configured to generate a detection signal for a vertical synchronization signal input using the output of the third flip-flop as two inputs. 제1항에 있어서, 상기 신호 발생부는The method of claim 1, wherein the signal generator 상기 수직동기신호 검출부로부터 발생된 검출신호를 클럭신호로 하고 하이상태의 전원전압을 입력신호로 하는 제1플립플롭과;A first flip-flop that uses a detection signal generated from the vertical synchronization signal detection unit as a clock signal and a high power supply voltage as an input signal; 상기 제1플립플롭의 출력을 입력으로 하고 상기 수직동기신호 검출부의 검출신호를 클럭신호로 하는 제2플립플롭으로 이루어지는 것을 특징으로 하는 액정표시소자의 모드선택회로.And a second flip flop having an output of the first flip flop as an input and a detection signal of the vertical synchronous signal detector as a clock signal.
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