KR20000015233A - Semiconductor apparatus having static electrostatic discharge protection device - Google Patents

Abstract

PURPOSE: A semiconductor apparatus having static electrostatic discharge protection device is provided to prevent current crowding and improve electrostatic discharge characteristic of a semiconductor apparatus. CONSTITUTION: The apparatus comprises a gate electrode formed in a plurality of vertical and horizontal direction in electrostatic region of the semiconductor apparatus and an electrostatic protection device having a matrix-typed source/drain region in active region of the semiconductor device divided by the gate electrode. The semiconductor is used NMOS transistor and PMOS transistor to pull-up and pull-down data. The source/drain region is contacted using a polysilicon for a bit line, a polysilicon or metal for a capacitor.

Description

정전기방전 보호소자를 구비하는 반도체장치Semiconductor device with electrostatic discharge protection element

본 발명은 반도체소자의 ESD 를 개선하기 위한 트랜지스터의 레이아웃에 관한 것으로, 특히 래더형 트랜지스터에 세로방향으로 게이트 전극을 추가로 형성하고, 매트릭스 형태로 소오스 및 드레인 영역을 형성함으로써 전류의 경로를 분산시켜 전류의 크라우딩에 의한 소자의 불량을 방지하고, 트랜지스터가 차지하는 면적을 감소시켜 반도체소자의 고집적화 및 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.The present invention relates to a layout of a transistor for improving the ESD of a semiconductor device, and in particular, by further forming a gate electrode in a longitudinal direction in a ladder transistor, and forming a source and a drain region in a matrix form, current paths are dispersed. The present invention relates to a technology for preventing device defects due to crowding of currents, reducing the area occupied by transistors, thereby increasing integration of semiconductor devices and improving device characteristics and reliability.

ESD 는 순간적으로 소자에 높은 전압이 걸리는 현상으로, 이때 가해지는 전압은 사람의 몸과 접촉할 경우와 기계류와 접촉할 경우의 두가지 종류로 나뉘어 진다. 전자와 같이 사람의 몸에서 가해지는 전압의 특성은 전압 레벨은 높으나 전류량이 작고, 후자와 같이 기계류에서 가해지는 전압은 전압 레벨은 낮으나 전류량이 많다.ESD is a phenomenon in which an instantaneous high voltage is applied to a device, and the voltage applied is divided into two types: contact with a human body and contact with machinery. Like the former, the voltage applied to the human body has a high voltage level but a small amount of current, and the latter applies a low voltage level but a large amount of current.

최초 소자 설계시 이런 상황에서 소자를 보호하기 위하여 다이(die)의 패드(pad)주위에 ESD 보호회로를 만들고, 각 소자의 ESD 보호 특성을 보증(guarantee)하기 위해 인위적으로 휴먼 바디 모델(human body model, 이하 HBM 이라 함)과 기계모델(machine model, 이하 MM 이라 함)과 같은 상황 모델을 만들어 테스트하고 있다.In the first device design, an ESD protection circuit is created around the die pad to protect the device in this situation, and an artificial human body to guarantee the ESD protection of each device. Models (hereafter referred to as HBM) and machine models (hereinafter referred to as MM) are created and tested.

그리고, 많은 종류의 ESD 방지회로가 있으나 데이타 입력/출력 패드(data in/out pad)에는 읽기/쓰기(read/write)가 되는 데이타의 Vcc 또는 Vss로의 풀-업/다운(pull-up/down)을 위해 N-MOS 래더(ladder)형 트랜지스터를 사용하고 있다.In addition, there are many kinds of ESD protection circuits, but data in / out pads pull-up / down data to Vcc or Vss that is read / write. N-MOS ladder type transistors are used.

이하, 첨부된 도면을 참고로 하여 종래기술을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the prior art.

도 1a 는 종래기술에 따른 반도체소자의 ESD 방지용 래더형 트랜지스터의 레이아웃도이고, 도 1b 및 도 1c 는 상기 도 1a 의 평면도 및 단면도이다.1A is a layout view of a ladder transistor for preventing ESD of a semiconductor device according to the prior art, and FIGS. 1B and 1C are plan and cross-sectional views of FIG. 1A.

상기 N-MOS 래더형 트랜지스터 사용시 MM 모드(machine model mode)에서 전류 크라우딩에 의해 소오스방향의 드레인의 가장자리(23)가 작게 깨어지는 현상(ⓧ)이 발생된다.When the N-MOS ladder type transistor is used, a phenomenon in which the edge 23 of the drain in the source direction is broken by the current crowding in the MM mode is generated.

상기와 같은 결함의 특징은 드레인 가장자리의 스페이서(15) 부위에서 발생하며 콘택(21)의 가장자리에 발생하는 것이다. 또한 상기와 같은 결함이 발생하였을 때에는 티.티.엘.(transistor-transistor logic, TTL)/C-MOS 스탠드-바이 전류 패일(stand-by current fail)과 같은 ICC 또는 IDD 2/5 패일이 발생하게 되는데 이것은 패드에 Vcc가 걸리게 되면 상기 스페이서는 접지상태로 되고 드레인쪽에는 메탈 콘택을 통하여 Vcc가 전달되므로 정션과 스페이서 사이에는 Vcc만큼의 전위차가 생겨 지.아이.디.엘.(gate induced drain leakage, GIDL)현상이 발생하여 미량의 전류가 P형 기판(P-substrate)쪽으로 흘러들어가 ICC패일을 유발시킨다.The defect is characterized in that it occurs at the spacer 15 of the drain edge and occurs at the edge of the contact 21. In addition, when such a defect occurs, an ICC or IDD 2/5 failure such as a T-T / C-MOS stand-by current fail occurs. When the Vcc is applied to the pad, the spacer is grounded and the Vcc is transferred through the metal contact to the drain, so that a potential difference of Vcc is generated between the junction and the spacer. Leakage, GIDL) occurs, and a small amount of current flows to the P-substrate, causing ICC failure.

이때 각각의 결함에서의 누설되는 전류의 양은 무시할 정도이나 상기와 같은 결함이 데이타 입력/출력 패드 전부의 풀-업/다운 트랜지스터에서 많은 양이 발생하고 있기 때문에 입력/출력 패드가 많은 소자에서 특히 취약하다. 또한 소자의 크기가 축소되는 상황에서도 ESD 문제 때문에 전체 트랜지스터의 크기를 축소할 수 없어 소자 축소(device shrinking)에 어려움이 있다.(도 1a, 도 1b, 도 1c 참조)The amount of leakage current at each fault is negligible, but the input / output pads are particularly vulnerable, because such defects are generated in the pull-up / down transistors of all data input / output pads. Do. In addition, even when the size of the device is reduced, it is difficult to reduce the size of the entire transistor due to the ESD problem (see FIG. 1A, FIG. 1B, and FIG. 1C).

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 전극을 세로방향으로 추가 형성하고, 매트릭스형태의 소오스 및 드레인을 형성함으로써 Vcc에서 Vss로의 전류 경로를 분산시키고, 드레인과 소오스의 콘택에서 게이트 전극 까지의 거리와 트랜지스터의 넓이 및 길이를 유지한 채 차지하는 면적을 줄여 트랜지스터의 턴-온시간을 단축시켜 전류 크라우딩을 줄이는 ESD 방지회로를 구비하는 ESD 보호소자를 구비하는 반도체장치를 제공하는데 그 목적이 있다.In order to solve the above-mentioned problems of the prior art, the gate electrode is further formed in the vertical direction, and the current path from Vcc to Vss is dispersed by forming a source and a drain in a matrix form, and the gate is contacted at the drain and the source. Provided is a semiconductor device having an ESD protection device having an ESD protection circuit which reduces the current crowding by shortening the turn-on time of the transistor by reducing the area occupied while maintaining the distance to the electrode and the width and length of the transistor. There is a purpose.

도 1a 는 종래기술에 따른 반도체소자의 ESD 방지용 래더형 트랜지스터의 레이아웃도.1A is a layout diagram of a ladder transistor for preventing ESD of a semiconductor device according to the related art.

도 1b 는 종래기술에 따른 반도체소자의 평면도.1B is a plan view of a semiconductor device according to the prior art.

도 1c 는 종래기술에 따른 반도체소자의 단면도.1C is a cross-sectional view of a semiconductor device according to the prior art.

도 2 는 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치의 레이아웃도.2 is a layout of a semiconductor device having an ESD protection device according to the present invention.

◈ 도면의 주요부분에 대한 부호의 설명 ◈◈ Explanation of Codes for Main Parts of Drawing

10 : 반도체기판 11 : 게이트 절연막10 semiconductor substrate 11: gate insulating film

12, 13, 101 : 게이트 전극용 도전층 15 : 절연막 스페이서12, 13, 101: conductive layer for gate electrode 15: insulating film spacer

14, 17, 103 : 드레인영역 16, 19, 102 : 소오스영역14, 17, 103: drain region 16, 19, 102: source region

21 : 비트라인 콘택 23 : 드레인의 가장자리21: bit line contact 23: edge of drain

이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치는,A semiconductor device having an ESD protection device according to the present invention for achieving the above object,

ESD 보호소자를 구비하는 반도체장치에 있어서,A semiconductor device comprising an ESD protection element,

반도체기판의 ESD 영역으로 예정되어 있는 부분에 다수개의 세로 및 가로방향으로 형성되어 있는 게이트 전극을 구비하고,And a plurality of gate electrodes formed in a plurality of longitudinal and horizontal directions on a predetermined portion of the semiconductor substrate as an ESD region.

상기 게이트 전극에 의해 분할되어 있는 반도체기판의 활성영역에 매트릭스 형태의 소오스 및 드레인영역을 포함하는 ESD 보호소자를 구비하는 것을 특징으로 한다.An ESD protection device including a source and a drain region in a matrix form is provided in an active region of a semiconductor substrate divided by the gate electrode.

이하, 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a semiconductor device having an ESD protection device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치도로서, 소자의 ESD 방지하기 위하여 다수개의 게이트 전극을 세로 및 가로 방향으로 형성하고, 상기 게이트 전극의 주변에 매트릭스형태의 소오스와 드레인 영역을 형성하여 드레인에서 소오스 한 방향으로 흐르던 전류의 방향을 분산한다.2 is a semiconductor device having an ESD protection device according to an embodiment of the present invention, in which a plurality of gate electrodes are formed in a vertical direction and a horizontal direction in order to prevent ESD of the device, and a source and drain region having a matrix form around the gate electrodes. Is formed to disperse the direction of current flowing in one direction of the source from the drain.

반도체기판 상에 ESD 방지용 트랜지스터가 형성될 지역을 정의한 다음, 가로 및 세로방향으로 게이트 전극(101)을 형성한다.After defining the region where the ESD protection transistor is to be formed on the semiconductor substrate, the gate electrode 101 is formed in the horizontal and vertical directions.

다음, 상기 게이트 전극(101)의 양쪽 반도체기판에 소오스 및 드레인 영역(103, 102)을 형성한다. 이때, 상기 소오스 영역(102)과 드레인 영역(103)은 서로 번갈아가며 지그재그형으로 형성되어 있고, 서로 다른 도전층을 사용하여 콘택을 하거나, 둘중 하나는 메탈콘택을 사용하여 연결시킨다. 이때, 상기 소오스 영역과 드레인 영역을 콘택하는 도전층으로 사용되는 것은 비트라인용 다결정실리콘과 캐패시터용 다결정실리콘이다.Next, source and drain regions 103 and 102 are formed on both semiconductor substrates of the gate electrode 101. In this case, the source region 102 and the drain region 103 are alternately formed in a zigzag shape, and are contacted using different conductive layers, or one of them is connected using a metal contact. In this case, the conductive layer which contacts the source region and the drain region is a polycrystalline silicon for a bit line and a polysilicon for a capacitor.

이상에서 설명한 바와같이 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치는, 트랜지스터의 크기 변화없이 트랜지스터의 레이아웃을 래더형에서 세로방향으로 게이트 전극을 추가로 형성하고, 상기 게이트 전극 주변에 드레인과 소오스 영역을 매트릭스형태로 형성함으로써 드레인 영역에서 소오스 영역 한 방향으로 흐르던 전류의 방향을 분산시켜 트랜지스터에서 발생하던 전류 크라우딩현상을 방지하고, 작은 면적에 기존과 동일한 크기의 트랜지스터를 형성하여 반도체소자의 ESD 특성을 개선하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.As described above, in the semiconductor device including the ESD protection device according to the present invention, a gate electrode is additionally formed in a ladder shape from a ladder type to a vertical direction without changing the size of the transistor, and a drain and a source are disposed around the gate electrode. By forming the regions in a matrix form, current directions flowing in one direction from the drain region are dispersed to prevent current crowding occurring in the transistor, and a transistor having the same size as a conventional structure is formed in a small area to prevent ESD There is an advantage to improve the characteristics and thereby the characteristics and reliability of the semiconductor device.

Claims (3)

ESD 보호소자를 구비하는 반도체장치에 있어서,A semiconductor device comprising an ESD protection element, 반도체기판의 ESD 영역으로 예정되어 있는 부분에 다수개의 세로 및 가로방향으로 형성되어 있는 게이트 전극을 구비하고,And a plurality of gate electrodes formed in a plurality of longitudinal and horizontal directions on a predetermined portion of the semiconductor substrate as an ESD region. 상기 게이트 전극에 의해 분할되어 있는 반도체기판의 활성영역에 매트릭스 형태의 소오스 및 드레인영역을 포함하는 ESD 보호소자를 구비하는 반도체장치.And an ESD protection element including a source and a drain region in a matrix form in an active region of the semiconductor substrate divided by the gate electrode. 제 1 항에 있어서,The method of claim 1, 상기 반도체장치는 데이타의 풀업/다운을 위한 NMOS 및 PMOS 트랜지스터에 사용되는 것을 특징으로 하는 ESD 보호소자를 구비하는 반도체장치.And said semiconductor device is used for NMOS and PMOS transistors for pull-up / down of data. 제 1 항에 있어서,The method of claim 1, 상기 소오스 및 드레인 영역은 비트라인용 다결정실리콘 또는 캐패시터용 다결정실리콘 또는 메탈을 이용하여 콘택하는 것을 특징으로 하는 ESD 보호소자를 구비하는 반도체장치.And said source and drain regions are contacted using polycrystalline silicon for bit lines, polycrystalline silicon for capacitors, or metal.