KR100214913B1

KR100214913B1 - Input protection circuit device

Info

Publication number: KR100214913B1
Application number: KR1019960013803A
Authority: KR
Inventors: 요시코 히가시데; 시게키 오바야시
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 1999-08-02
Also published as: KR970072699A

Abstract

반도체 회로 장치의 신호 입력 단자에 서지 전류가 인가된 경우, 잔도체 회로 장치의 소자를 보호하기 위한 입력 보호 회로 장치가 제공된다. 이 입력 보호 회로 장치는, 입력 패드(6)와 내부 회로(8)를 접속한 입력 신호선(9)과 제1전원(Vcc)(5)와의 사이에, 게이트 전극(10)이 저항 C(11)를 통해 GND(7)와 접속된 NMOS 트랜지스터(1)를 가지고, 입력 신호선(9)과 GND(7)와의 사이에 다이오드(2a)를 가지고 있다. 입력 패드(6)에 제1전원(Vcc) 전위보다 높은 양의 서지 전류가 인가된 경우는 NMOS 트랜지스터(1)에 의해, GND의 전위보다 낮은 부의 서지 전류가 인가된 경우에는 다이오드(2a)에 의해서 서지 전류가 완화되어, 내부 회로(8)로 서지 전류가 도달하는 것을 방지한다.When a surge current is applied to the signal input terminal of the semiconductor circuit device, an input protection circuit device for protecting an element of the residual conductor circuit device is provided. In the input protection circuit device, the gate electrode 10 has a resistance C (11) between the input signal line 9 connecting the input pad 6 and the internal circuit 8 and the first power supply Vcc 5. Has an NMOS transistor 1 connected to the GND 7, and has a diode 2a between the input signal line 9 and the GND 7. When a positive surge current higher than the potential of the first power supply Vcc is applied to the input pad 6, the NMOS transistor 1 applies a negative surge current lower than the potential of GND to the diode 2a. As a result, the surge current is relaxed to prevent the surge current from reaching the internal circuit 8.

Description

입력 보호 회로 장치Input protection circuit device

제1도는 본 발명의 제1실시예에 의한 입력 보호 회로 장치를 나타내는 도면.1 is a diagram showing an input protection circuit device according to a first embodiment of the present invention.

제2도는 본 발명의 제1실시예에 의한 입력 보호 회로 장치의 일련의 평면 레이아웃(plane layout)의 일예를 나타내는 도면.2 is a diagram showing an example of a series of plane layouts of the input protection circuit device according to the first embodiment of the present invention.

제3도는 본 발명의 제1실시예에 의한 입력 보호 회로 장치의 보호 회로부의 평면 레이아웃의 일예를 나타내는 도면.3 is a diagram showing an example of a planar layout of a protection circuit part of the input protection circuit device according to the first embodiment of the present invention.

제4도는 제3도에 있어서 A-A에 있어서의 단면과 등가 회로를 나타내는 모식도.FIG. 4 is a schematic diagram showing an equivalent circuit of a cross section in A-A in FIG.

제5도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치를 나타내는 도면.5 is a diagram showing an input protection circuit device according to a second embodiment of the present invention.

제6도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치의 동작을 설명하기 위한 도면.6 is a view for explaining the operation of the input protection circuit device according to the second embodiment of the present invention.

제7도는 본 발명의 제2실시예에 의한 입력 보호 회호 장치의 일 적용예를 나타내는 도면.7 is a diagram showing an application example of the input protection calling apparatus according to the second embodiment of the present invention.

제8도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치의 일련의 평면 레이아웃을 나타내는 도면.8 shows a series of planar layouts of the input protection circuit device according to the second embodiment of the present invention.

제9도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치의 보호 회로부의 평면 레이아웃의 일예를 나타내는 도면.9 is a view showing an example of a planar layout of a protection circuit portion of the input protection circuit device according to the second embodiment of the present invention.

제10도는 제9도에 있어서 B-B에 있어서의 단면과 등가 회로를 나타내는 모식도.FIG. 10 is a schematic diagram showing an equivalent circuit of a cross section in B-B in FIG.

제11도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치의 보호 회로부의 평면 레이아웃의 다른 예를 나타내는 도면.Fig. 11 is a diagram showing another example of the planar layout of the protection circuit part of the input protection circuit device according to the second embodiment of the present invention.

제12도는 제11도에 있어서 C-C에 있어서의 단면과 등가 회로를 나타내는 모식도.FIG. 12 is a schematic diagram showing an equivalent circuit of a cross section in C-C in FIG.

제13도는 본 발명의 제2실시예에의 한 입력 보호 회로 장치의 보호 회로부의 평면 레이아웃의 또다른 예를 나타내는 도면.Fig. 13 is a diagram showing still another example of the planar layout of the protection circuit part of the input protection circuit device according to the second embodiment of the present invention.

제14도는 제13도에 있어서 D-D에 있어서의 단면과 등가 회로를 나타내는 모식도,14 is a schematic diagram showing an equivalent circuit of a cross section in D-D in FIG. 13,

제15도는 본 발명의 제2실시예에 의한 입력 보호 회로 장치의 일련의 평면 레이아웃의 다른 예를 나타내는 도면.Fig. 15 is a diagram showing another example of a series of planar layouts of the input protection circuit device according to the second embodiment of the present invention.

제16도는 본 발명의 제3실시예에 의한 입력 보호 회로 장치와 SRAM의 블록도.16 is a block diagram of an input protection circuit device and an SRAM according to a third embodiment of the present invention.

제17도는 본 발명의 제3실시예에 의한 입력 보호 회로 장치를 나타내는 도면.17 is a diagram showing an input protection circuit device according to a third embodiment of the present invention.

제18도는 본 발명의 제3실시예에 의한 입력 보호 회로 장치의 일련의 평면 레이아웃의 일예를 나타내는 도면.18 is a diagram showing an example of a series of planar layouts of the input protection circuit device according to the third embodiment of the present invention.

제19도는 제18도에 있어서 E-E에 있어서의 단면과 등가 회로를 나타내는 모식도.FIG. 19 is a schematic diagram showing an equivalent circuit of a cross section in E-E in FIG. 18. FIG.

제20도는 종래의 기술에 관한 입력 보호 회로 장치의 일예를 나타내는 도면.20 is a diagram showing an example of an input protection circuit device according to the prior art.

제21도는 종래의 기술에 관한 입력 보호 회로 장치의 다른 예를 나타내는 도면.21 is a diagram showing another example of an input protection circuit device according to the prior art.

제22도는 종래의 기술에 있어서, 반도체 장치의 문제점을 설명하기 위한 단면과 등가 회로를 나타내는 모식도.Fig. 22 is a schematic diagram showing a cross section and an equivalent circuit for explaining a problem of a semiconductor device in the related art.

제23도는 종래의 기술에 있어서, 반도체 장치의 문제점을 설명하기 위한 등가회로를 나타내는 도면.Fig. 23 is a diagram showing an equivalent circuit for explaining a problem of a semiconductor device in the related art.

제24도는 종래의 기술에 있어서, SRAM의 구성을 나타내는 블록도.24 is a block diagram showing a configuration of an SRAM in the related art.

제25도는 종래의 기술에 있어서, SRAM의 문제를 설명하기 위한 단면도와 등가 회로를 나타내는 도면.FIG. 25 is a diagram showing a sectional view and an equivalent circuit for explaining a problem of SRAM in the related art. FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 트랜지스터 5 : 전원1: transistor 5: power supply

6 : 신호 입력부 7 : GND6: signal input unit 7: GND

9 : 신호 전달 경로부 11 : 저항9 signal transmission path portion 11 resistance

14 : 보호 회로부14: protection circuit

본 발명은 입력 보호 회로 장치(input protection circuit device)에 관한것으로, 특히, 보호 회로부(protection circuit unit)의 구조와 신호 입력부(signal input unit) 및 전원 전위 입력부(power supply potention input unit)의 배치에 관한 것이다.FIELD OF THE INVENTION The present invention relates to input protection circuit devices, and more particularly, to the structure of a protection circuit unit and to the arrangement of a signal input unit and a power supply potention input unit. It is about.

반도체 장치의 제조 공정에 있어서, 입력 패드(input pad)등으로 서지 전류(surge current)가 입력된 경우 및, 반도체 장치의 사용 중에 전원에 서지 전류가 인가된 경우에 내부의 소자가 파괴되는, 소위 정전 파괴라고 하는 문제가 있다. 이와 같은 서지에 대해서, 내부의 소자를 보호하기 위해 보호 회로 장치가 사용된다.In the manufacturing process of a semiconductor device, a so-called internal element is destroyed when a surge current is input to an input pad or the like, and when a surge current is applied to a power supply during use of the semiconductor device. There is a problem called electrostatic destruction. For such a surge, a protection circuit device is used to protect the internal elements.

이하 제20도를 참조로 하여 종래의 입력 보호 회로장치의 일례에 관해 설명한다.An example of a conventional input protection circuit device will be described below with reference to FIG. 20. FIG.

제20도를 참조하면, 입력 보호 회로 장치는 입력 신호 패드(106)와 내부회로(108)를 결합한 입력 신호선(109)에 직렬로 접속된 제1저항(103)과 제2저항(104)을 구비하고, 이 제1저항(103)과 제2저항(104) 사이의 입력 신호선(109)과 전원(Vcc) (105) 혹은 GND (107)와의 사이에 접속된 각각의 필드 트랜지스터(field transistor)(101)와 필드 트래지스터(102)를 구비하고 있다. 제1저항(103)은 폴리실리콘(polysilicon)으로 형성되어 있다. 필드 트랜지스터(101)는, 소스 측이 입력 신호선(109)에 접속되고, 드레인 측은 전원(Vcc)(105)에 접속되어 있다. 또한, 필드 트랜지스터(102)는, 드레인 측이 입력 신호선(109)에 접속되고, 소스 측이 GND(107)에 접속되어 있다. 각 게이트는 전위가 고정되어 있지 않은 플로팅 상태이다.Referring to FIG. 20, the input protection circuit device may include a first resistor 103 and a second resistor 104 connected in series to an input signal line 109 combining the input signal pad 106 and the internal circuit 108. And field transistors connected between the input signal line 109 between the first resistor 103 and the second resistor 104 and the power supply (Vcc) 105 or the GND 107. 101 and the field transistor 102 are provided. The first resistor 103 is made of polysilicon. The field transistor 101 has a source side connected to an input signal line 109 and a drain side connected to a power supply (Vcc) 105. The field transistor 102 has a drain side connected to an input signal line 109 and a source side connected to a GND 107. Each gate is in a floating state in which the potential is not fixed.

이와 같은 구성에 있어서, 전원(Vcc)(105)의 전위보다도 높은 전위의 서지 전류가 입력 패드(106)에 의해 인가된 경우에는, 필드 트랜지스터(101)의 소스-드레인 간의 공핍층이 확장되어 양쪽이 전기적으로 연결된다. GND(107)의 전위보다도 낮은 전위의 서지 전류의 경우에는, 필드 트랜지스터(102)의 소스-드레인 간의 공핍층이 확장되어 양쪽이 전기적으로 연결된다. 그러므로, 제1저항(103)과 제2저항(104) 사이에 놓인 입력 신호선(109)의 전위는 전원(Vcc)(105)의 전압과 GND(107)의 전위와의 사이로 유지된다. 이와 같이 하여, 입력 패드(106)에 인가된 서지 전류가 내부 회로(108)에 이르지 않도록 하고 있다.In such a configuration, when a surge current having a potential higher than that of the power supply (Vcc) 105 is applied by the input pad 106, the depletion layer between the source and the drain of the field transistor 101 is extended to both sides. This is electrically connected. In the case of a surge current having a potential lower than that of the GND 107, the depletion layer between the source and the drain of the field transistor 102 is extended and both are electrically connected. Therefore, the potential of the input signal line 109 lying between the first resistor 103 and the second resistor 104 is maintained between the voltage of the power supply (Vcc) 105 and the potential of the GND 107. In this manner, the surge current applied to the input pad 106 does not reach the internal circuit 108.

그런데, 최근의 디바이스의 고집적화, 고밀도화에 대응하기 위해 반도체 회로 소자의 연결 배선도 미세화가 이루어지고 있다. 이와 같은 배선의 미세화는 한편으로는 정전 파괴의 내성을 약화시키는 문제를 일으키고 있다. 또한, 소자의 고집적화에 대응하기 위해, 입력 보호 회로 소자에도 고집적화가 요구되고 있다.However, in order to cope with high integration and high density of devices in recent years, connection wiring of semiconductor circuit elements has also been miniaturized. Such miniaturization of wiring causes, on the one hand, a problem of weakening the resistance of electrostatic breakdown. In addition, in order to cope with high integration of devices, high integration is also required for input protection circuit devices.

다음으로, 입력 보호 회로 장치의 다른 예로서, 반도체 장치의 전원에 서지전류가 인가된 경우에 관해 설명한다.Next, as another example of the input protection circuit device, a case where a surge current is applied to the power supply of the semiconductor device will be described.

제21도를 참조하면, 이 입력 보호 회로는 전원(Vcc)(105)과 GND(107) 사이에 접속된 다이오드(110)를 구비한다.Referring to FIG. 21, this input protection circuit has a diode 110 connected between a power supply (Vcc) 105 and a GND 107.

이와 같은 입력 보호 회로는, 소비 전력 절감을 위해 CMOS 트랜지스터를 보유한 최근의 반도체 장치에 관한 특유의 문제와 크게 관련되어 있다. 즉, CMOS 트랜지스터를 보유한 디바이스의 미세화에 따른 래치업(latch up) 현상이다.Such an input protection circuit is largely related to the problem peculiar to the recent semiconductor device which has a CMOS transistor for power consumption reduction. That is, a latch up phenomenon due to the miniaturization of a device having a CMOS transistor.

제22도는 CMOS 디바이스의 단면과 그 등가 회로의 일예를 나타낸다. 제22도를 참조하면, 이 디바이스는 n 형 기판(n-type substrate)(115)에 형성된 pMOS 트랜지스터(111)와 n 형 기판(115)의 p 웰(well)(116)에 형성된 nMOS 트랜지스터(112)를 구비한다. 전원(Vcc)(105)은 pMOS 트랜지스터(111)의 p+ 확산층(diffusionlayer)(113)에 접속되어 있고, nMOS 트랜지스터(112)의 n+ 확산층(114)은 GND (107)에 접속되어 있다. p+ 확산층(113)과 n 형 기판(115)과 P 웰 (116)에 의한 p-n-p 구조가 형성되고, n+확산층(114)과 P 웰(116)과 n 형 기판(115)에 의해 n-p-n 구조가 형성되어 있다. 이들은 CMOS 디바이스에 있어서 기생적(parasitically)으로 형성된 횡형(vertical type) p-n-p 바이폴라 트랜지스터와 종형(horizontal type) n-p-n 바이폴라 트랜지스터로 각각 간주될 수 있다. 이 두 개의 바이폴라 트랜지스터가 사이리스터(thyristor)로서 작용하여, 전원(Vcc)(105)에 인가된 서지 전류에 의해, p+ 확산층(113)으로부터 n 형 기판(115)으로 전류가 흐른다. p+ 확산층(113)과 n 형기판(115) 사이에 전위차가 발생하여, p+ 확산층(113)으로부터 P 웰(116)에 전류가 흘러든다. 이때, n 형 기판(115)과 P 웰(116) 사이에도 전위차가 발생하여, n 형기판(115)로부터 n+ 확산층(114)으로 더 큰 전류가 흘러나온다. 이와 같이하여, 전원(Vcc)(105)의 전류가 GND(107)까지 흐르는 래치업(latch up) 현상을 일으킨다.22 shows an example of a cross section of a CMOS device and an equivalent circuit thereof. Referring to FIG. 22, the device includes a pMOS transistor 111 formed in an n-type substrate 115 and an nMOS transistor formed in a p well 116 of the n-type substrate 115. 112). The power supply (Vcc) 105 is connected to the p + diffusion layer 113 of the pMOS transistor 111, and the n + diffusion layer 114 of the nMOS transistor 112 is connected to the GND 107. A pnp structure is formed by the p + diffusion layer 113, the n-type substrate 115, and the P well 116, and the npn structure is formed by the n + diffusion layer 114, the P well 116, and the n-type substrate 115. It is. These can be regarded as parasitically formed vertical type p-n-p bipolar transistors and horizontal type n-p-n bipolar transistors in CMOS devices, respectively. These two bipolar transistors act as a thyristor, and a current flows from the p + diffusion layer 113 to the n-type substrate 115 by the surge current applied to the power supply (Vcc) 105. A potential difference occurs between the p + diffusion layer 113 and the n-type substrate 115, so that current flows from the p + diffusion layer 113 to the P well 116. At this time, a potential difference also occurs between the n-type substrate 115 and the P well 116, and a larger current flows from the n-type substrate 115 to the n + diffusion layer 114. In this way, a current of the power supply Vcc 105 causes a latch up phenomenon in which the current flows to the GND 107.

또, 제23도는 전원(Vcc)(105)으로부터 GND(107)까지의 전류의 흐름(130)을 나타낸다.23 shows the flow of current 130 from the power supply (Vcc) 105 to the GND 107.

한편, 이와 같은 래치업 현상은 CMOS 디바이스가 고집적화됨에 따라 p+확산층(113)과 P 웰(116)의 거리가 줄어들고, 또한, n+ 확산층(114)과 n 형 기판(115)의 거리도 짧아진 탓에, 자주 발생하게 되는 경향이 있다.On the other hand, such a latch-up phenomenon is due to the shorter distance between the p + diffusion layer 113 and the P well 116 as the CMOS device is highly integrated, and also the distance between the n + diffusion layer 114 and the n-type substrate 115 is shortened. Tends to occur frequently.

다시말해, 약간의 서지 전류로도 그것이 원인이 되어 래치업 현상이 발생하는 것이다.In other words, even with a slight surge current, it is caused by the latch-up phenomenon.

다음으로, 입력 보호 회로 장치의 또 다른 예로서, 스태틱 랜덤 액세스 메모리(static random access memory)(이하 SRAM으로 표시함)의 전원에 적용되는 입력보호 회로 장치에 관해 설명한다.Next, as another example of the input protection circuit device, an input protection circuit device applied to a power supply of static random access memory (hereinafter referred to as SRAM) will be described.

먼저, 제24도는 일반적인 SRAM의 구성을 나타내는 흐름도이다. 제24도를 참조하면, SRAM(126)은, 기억 정보의 데이터 신호를 축적하기 위한 메모리 셀 어레이(117)와, 단위 기억 회로(unitary memory circuit)를 구성하는 메모리 셀을 선택하기 위한 어드레스 신호를 외부로부터 받기 위한 로우 어드레스 버퍼(row address buffer)(118) 및 칼럼 어드레스 버퍼(column address buffer)(119)와, 그 어드레스 신호를 해독하는 것에 의해 메모리 셀을 지정하기 위한 로우 디코더(row decoder)(120) 및 칼럼 디코더(column decoder)(121)와, 지정된 메모리 셀에 축적된 신호를 증폭하여 판독하는 센스 증폭기(122)와, 데이터 입출력을 위한 데이터 입출력 버퍼(123)와, 판독/기록을 제어하기 위한 R/W 제어회로(124)와, 정보를 기록하기 위한 기록 드라이버(125)를 포함하고 있다. 이 SRAM(126)은 전원(Vcc)(105)에 의해 동작한다.First, FIG. 24 is a flowchart showing the structure of a general SRAM. Referring to FIG. 24, the SRAM 126 stores a memory cell array 117 for storing data signals of storage information, and an address signal for selecting memory cells constituting a unitary memory circuit. A row address buffer 118 and a column address buffer 119 for receiving from the outside, and a row decoder for specifying a memory cell by decoding the address signal ( 120 and a column decoder 121, a sense amplifier 122 for amplifying and reading signals accumulated in a designated memory cell, a data input / output buffer 123 for data input / output, and reading / writing And a write driver 125 for recording information. This SRAM 126 is operated by the power supply (Vcc) 105.

최근, SRAM의 노이즈에 의한 오동작을 방지하기 위해, 데이터 출력 버퍼(123)에 제공된 데이터 입출력 회로와, 그 이외의 입력 회로의 전원을 별개의 계통으로 하여, 출력 회로용 전원(Vccq)과 내부 회로용 전원(Vcc)의 2 계통의 전원을 두는 SRAM이 있다.Recently, in order to prevent malfunction due to noise of the SRAM, the output circuit power supply (Vccq) and the internal circuit have a separate system as the power supply of the data input / output circuit provided to the data output buffer 123 and the other input circuits. There is an SRAM that supplies two types of power supply (Vcc).

제25도는, 그러한 SRAM의 출력 회로에 제공된 출력 트랜지스터로서 CMOS트랜지스터를 사용한 경우의 단면과 그 등가 회로의 일예를 나타낸 것이다. 제25도를 참조하면, SRAM의 출력 회로의 기본 구성은 제22도에서 설명한 출력 트랜지스터를 가지는 회로 구성과 마찬가지이지만, 제2전원(Vccp)(127)이 pMOS 트랜지스터(111)의 p+ 확산층(113)에 접속되고, 제1전원(Vcc)(105)은 n 형 기판(115)에 형성된 n+ 확산층(128)을 거쳐 n 형기판(115)에 접속되어 있다. 설정 전압은 제1전원(Vcc) 제2전원(Vccp)의 관계를 가지며, 일예로서 Vcc=3.3V, Vccq=2.5V로서 사용된다.FIG. 25 shows an example of a cross section in the case where a CMOS transistor is used as an output transistor provided in the output circuit of such an SRAM and an example of the equivalent circuit thereof. Referring to FIG. 25, the basic configuration of the output circuit of the SRAM is the same as that of the circuit having the output transistor described in FIG. 22, but the second power supply Vccp 127 is the p + diffusion layer 113 of the pMOS transistor 111. The first power source (Vcc) 105 is connected to the n-type substrate 115 through the n + diffusion layer 128 formed on the n-type substrate (115). The set voltage has a relationship between the first power source Vcc and the second power source Vccp, and is used as Vcc = 3.3V and Vccq = 2.5V as an example.

이상과 같은 구성에 있어서, SRAM의 외부에 있는 전원을 받아서 제1전원(Vcc)과 제2전원(Vccq)을 인가하는 경우, 과도적으로 제2전원(Vccq) 측이 제1전원(Vcc)보다도 높은 전압으로 되는 경우가 있다. 이때, 제22도 혹은 제23도에서 설명한 바와 같이, 출력 트랜지스터가 래치업 현상을 일으키는 경우가 있다. 다시말해, 제25도를 참조하면, 제2전원(Vccq)(127)이 접속된 pMOS 트랜지스터(111)의 p+확산층(113)으로부터 n 형 기판(115) 혹은 n+ 확산층(128)에 전류가 흐른다. 그러므로, p+ 확산층(113)과 n 기판(115)사이에 전위차가 발생하여, p+확산층(113)으로부터 P 웰(116)로 전류가 흘러든다. 또한, n 형 기판(115)과 P 웰(116)사이에도 전위차가 발생하여, n 형 기판(115)으로부터 n+ 확산층(114)으로 보다 큰전류가 흐른다.In the above configuration, when the first power source Vcc and the second power source Vccq are applied by receiving a power source external to the SRAM, the second power source Vccq side transitions to the first power source Vcc. It may become higher voltage in some cases. At this time, as illustrated in FIG. 22 or FIG. 23, the output transistor may cause a latchup phenomenon. In other words, referring to FIG. 25, a current flows from the p + diffusion layer 113 of the pMOS transistor 111 to which the second power source (Vccq) 127 is connected to the n-type substrate 115 or the n + diffusion layer 128. . Therefore, a potential difference occurs between the p + diffusion layer 113 and the n substrate 115, so that a current flows from the p + diffusion layer 113 to the P well 116. In addition, a potential difference also occurs between the n-type substrate 115 and the P well 116, and a larger current flows from the n-type substrate 115 to the n + diffusion layer 114.

이와 같이, 제2전원(Vccq)이 제1전원(Vcc)보다도 전위가 높게 되는 경우에 의해, p+확산층(113)으로부터 P웰(116)에 흘러드는 전류가 출력 트랜지스터의 래치업 현상의 원인으로 된다고 하는 문제가 발생한다.As described above, when the potential of the second power source Vccq is higher than that of the first power source Vcc, a current flowing from the p + diffusion layer 113 to the P well 116 may cause the latch-up phenomenon of the output transistor. The problem arises.

이상 설명한 바와 같이, 종래의 입력 보호 회로 장치에 있어서는 디바이스의 고집적화에 따른 배선의 미세화에 의해 정전 파괴 내성의 약화를 억제할 수가 없었다. 또한, 전원에 인가된 서지 전류에 의해, 예컨대, 디바이스의 출력 트랜지스터에 래치업 현상이 발생하는 경우에 대해 충분히 이것을 방지할 수가 없었다. 또한, 노이즈에 대한 대책으로 2계통의 각각 상이한 전위의 전원을 가진 디바이스에 있어서, 그 2계통의 전원의 설정 전위 관계가 역전된 경우에 발생하는 경우가 있는 출력 트랜지스터의 래치업 현상을 양호하게 통제할 수가 없었다.As described above, in the conventional input protection circuit device, the weakening of the electrostatic breakdown resistance cannot be suppressed due to the miniaturization of the wiring due to the high integration of the device. In addition, the surge current applied to the power supply cannot sufficiently prevent this, for example, when a latch-up phenomenon occurs in the output transistor of the device. In addition, as a countermeasure against noise, in a device having a power source having two different potentials, the latch-up phenomenon of the output transistor, which may occur when the set potential relationship of the power supply of the two systems is reversed, is well controlled. I could not.

본 발명의 목적은 이와 같은 문제점을 해결하기 위해 이루어진 것으로, 반도체 디바이스의 신호 입력에 서지 전류가 인가된 경우에, 그 서지 전류로부터 내부의 소자를 충분히 보호하기 위한 입력 보호 회로 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve such a problem, and to provide an input protection circuit device for sufficiently protecting an internal element from the surge current when a surge current is applied to a signal input of a semiconductor device.

본 발명의 다른 목적은, 반도체 디바이스의 전원에 서지 전류가 인가된 경우에, 그 서지 전류로부터 내부의 소자를 보호하기 위한 입력 보호 회로를 제공하는 것이다.Another object of the present invention is to provide an input protection circuit for protecting an internal element from the surge current when a surge current is applied to the power supply of the semiconductor device.

본 발명의 또 다른 목적은, 2계통의 전원을 가진 반도체 디바이스에 대하여 그 두 개의 전원 전압의 설정 전압의 관계가 역전된 경우에, 내부의 소자를 보호하기 위한 입력 보호 회로 장치를 제공하는 것이다.It is still another object of the present invention to provide an input protection circuit device for protecting an internal element when the relationship between the set voltages of the two power supply voltages is reversed for a semiconductor device having two system power sources.

본 발명의 제1측면(aspect)에 의한 입력 보호 회로 장치는, 전원 단자(power supply terminal), 접지 단자, 신호 입력 단자에 접속된 반도체 회로 장치에 적용된 입력 보호 회로 장치로서, 이 입력 보호 회로 장치는 보호 회로부와 신호 입력부를 포함한다. 보호 회로부는 신호 전달 경로부(signal transmission pathportion)와, 트랜지스터와, 다이오드를 구비하고 있다. 신호 전달 경로부는 신호입력부와 반도체 회로 장치를 전기적으로 접속한다. 트랜지스터는, 신호 전달 경로 부와 전원 사이에 접속되어 있다. 다이오드는, 신호 전달 경로부와 접지 전위 사이에 접속되어 있다. 트랜지스터의 소스는 신호 전달 경로주에 접속되어 있다. 트랜지스터의 드레인은 전원 전위에 접속되어 있다. 트랜지스터의 게이트 전극은 제1저항을 경유하여 접지 단자에 접속되어 있다. 다이오드는, 접지단자로부터 신호 전달 경로부를 향해 순방향으로 되도록 접속되어 있다. 신호 입력부는, 신호 입력단자에 전기적으로 접속되어 있다.An input protection circuit device according to the first aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal, and a signal input terminal. Includes a protection circuit portion and a signal input portion. The protection circuit section includes a signal transmission pathportion, a transistor, and a diode. The signal transmission path section electrically connects the signal input section and the semiconductor circuit device. The transistor is connected between the signal transmission path portion and the power supply. The diode is connected between the signal transmission path portion and the ground potential. The source of the transistor is connected to the signal transmission path. The drain of the transistor is connected to the power supply potential. The gate electrode of the transistor is connected to the ground terminal via the first resistor. The diode is connected so as to be forward from the ground terminal toward the signal transmission path portion. The signal input section is electrically connected to the signal input terminal.

이러한 구성에 의하면, 신호 입력부에 전원의 전위보다 높은 전압의 양(positive)의 서지 전류가 인가된 경우, 서지 전류는 신호 전달 경로부를 거쳐 흘러서, 이 신호 전달 경로부에 접속되어 있는 트랜지스터의 소스의 전위가 상승한다. 또한, 게이트 전극은, 제1저항을 거쳐 접지되어 있고, 전극 구조가 가지는 기생 용량에 의해 그 전위가 더 상승한다. 그러므로, 트랜지스터가 온(on)되어 서지 전류가 소스로부터 드레인에 흐른다. 따라서, 서지 전류가 반도체 회로 장치에 흐르는 것을 방지할 수가 있다.According to this structure, when a positive surge current of a voltage higher than the potential of the power supply is applied to the signal input portion, the surge current flows through the signal transmission path portion, and thus the source of the transistor connected to this signal transmission path portion is applied. The potential rises. In addition, the gate electrode is grounded through the first resistor, and its potential is further increased by the parasitic capacitance of the electrode structure. Therefore, the transistor is turned on so that a surge current flows from the source to the drain. Therefore, it is possible to prevent the surge current from flowing through the semiconductor circuit device.

다음에, 신호 입력부에 접지 전위보다도 낮은 전압의 부(negative)의 전류가 인가된 경우, 전달 경로부의 전위는 접지 전위보다도 낮게 되므로, 접지 단자로부터 신호 전달 경로부를 향해 순방향으로 되도록 마련된 다이오드를 거쳐 전류가 흐른다. 그러므로, 부의 서지 전류가 완화되어, 부의 서지 전류에 의한 반도체 회로장치의 영향을 억제하는 것이 가능하다. 바람직하게는, 게이트 전극과 소스 사이의 기생 용량값과 제1저항의 저항값과의 곱이 반도체 회로 장치의 사이클 타임이하의 값으로 되도록 해도 된다. 이와 같이 구성하면, 서지 전류가 트랜지스터의 소스로부터 드레인으로 흐르는 시간은 사이클 타임보다도 짧게 되므로, 반도체 회로 장치의 동작에 영향을 주지 않는다.Next, when a negative current having a voltage lower than the ground potential is applied to the signal input portion, the potential of the transfer path portion is lower than the ground potential, so that the current passes through the diode provided to be forward toward the signal transfer path portion from the ground terminal. Flows. Therefore, the negative surge current is alleviated, and it is possible to suppress the influence of the semiconductor circuit device due to the negative surge current. Preferably, the product of the parasitic capacitance value between the gate electrode and the source and the resistance value of the first resistor may be equal to or less than the cycle time of the semiconductor circuit device. With such a configuration, the time that the surge current flows from the source of the transistor to the drain becomes shorter than the cycle time, and thus does not affect the operation of the semiconductor circuit device.

본 발명의 제2측면에 의한 입력 보호 회로 장치는 전원 단자, 접지 단자, 신호 입력 단자에 접속된 반도체 회로 장치에 적용된 입력 보호 회로 장치로서, 이 입력 보호 회로 장치는 보호 회로부와 신호 입력부를 포함한다. 보호 회로부는, 제2도전형(conducting type)의 제1불순물 영역(impurity region)과, 한 쌍의 제1도전형의 제2불순물 영역과, 제3불순물 영역과, 제1게이트 전극을 구비하고 있다. 제2도전형의 제1불순물 영역은 제1도전형의 반도체 기판의 주표면(main surface)에 형성되어 있다. 한 쌍의 제1도전형의 제2불순물 영역은 주표면에 형성되고, 제1불순물 영역 내에서 서로 간격을 두고 있다. 제1게이트 전극은 한쌍의 제2불순물 영역에 의해 끼워진(sandwitched) 주표면상에, 절연막(insulation film)을 개재시켜 형성되어 있다. 제3불순물 영역은, 주표면에 있어서, 제1불순물 영역을 포위하도록 형성되어 있고, 제1도전형의 반도체 기판보다 높은 불순물 농도를 가진다. 신호 입력부와 신호 입력 단자는 전기적으로 접속되어 있다. 신호 입력부와 한 쌍의 제2불순물 영역 중 한 쪽 영역이 전기적으로 접속되어 있다. 이 한 쪽 영역이 제2저항을 거쳐 반도체 회로 장치와 전기적으로 접속되어 있다. 전원 단자는 한 쌍의 제2불순물 영역 중 다른 쪽 영역과 제3불순물 영역에 접속되어 있다. 접지 단자는 제1불순물 영역과, 제1저항을 거쳐 제1게이트 전극과 접속되어 있다. 보호 회로부는 신호 입력부에 인접하여 배치되어 있다.An input protection circuit device according to the second aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal, and a signal input terminal, the input protection circuit device including a protection circuit portion and a signal input portion. . The protection circuit section includes a first impurity region of a second conducting type, a pair of second impurity regions of a first conductive type, a third impurity region, and a first gate electrode. have. The first impurity region of the second conductive type is formed on the main surface of the semiconductor substrate of the first conductive type. A pair of second impurity regions of the first conductive type are formed on the main surface and spaced from each other in the first impurity region. The first gate electrode is formed on the main surface sandwiched by the pair of second impurity regions with an insulating film interposed therebetween. The third impurity region is formed on the main surface to surround the first impurity region and has a higher impurity concentration than the semiconductor substrate of the first conductive type. The signal input section and the signal input terminal are electrically connected. The signal input section and one of the pair of second impurity regions are electrically connected. This one region is electrically connected to the semiconductor circuit device via the second resistor. The power supply terminal is connected to the other region and the third impurity region of the pair of second impurity regions. The ground terminal is connected to the first gate electrode via the first impurity region and the first resistor. The protection circuit section is disposed adjacent to the signal input section.

이 구성에 의하면, 신호 입력부에 전원의 전위보다 높은 전압의 양(positive)의 서지 전류가 인가된 경우, 제1측면에 의한 트랜지스터 소스에 해당하는 한 쌍의 제2불순물 영역 중 한 쪽 영역의 저위가 상승한다. 또한, 제1게이트 전극은 제1저항을 거쳐 접지되어 있고, 제1게이트 전극 밑의 절연막에 의한 기생 용량에 의해, 그 전위가 더 상승한다. 그러므로, 절연막 바로 아래 근방의 제1불순물 영역에 채널 영역(channel region)이 형성되고, 한 쌍의 제2불순물 영역 중 한 쪽 영역으로부터 제1측면에 의한 트랜지스터의 드레인에 해당하는 다른 쪽 영역을 향해 서지 전류가 흐른다. 따라서, 서지 전류가 제2저항을 거쳐 반도체 회로 장치로 흐르는 것을 방지할 수 있다.According to this configuration, when a positive surge current of a voltage higher than the potential of the power supply is applied to the signal input portion, the lower portion of one of the pair of second impurity regions corresponding to the transistor source by the first side is applied. Rises. In addition, the first gate electrode is grounded through the first resistor, and its potential is further increased by the parasitic capacitance caused by the insulating film under the first gate electrode. Therefore, a channel region is formed in the first impurity region immediately below the insulating film, and from one region of the pair of second impurity regions toward the other region corresponding to the drain of the transistor by the first side. Surge current flows. Therefore, it is possible to prevent the surge current from flowing through the second resistor to the semiconductor circuit device.

다음에, 신호 입력부에 접지 전압보다도 낮은 전압의 부(negative)의 서지전류가 인가된 경우, 한쌍의 제2불순물 영역의 한 쪽 영역의 전위가 접지 전위보다도 낮게 된다. 그러므로, 반도체 기판의 제1도전형의 영역과 제2도전형의 제1불순물 영역과 제1도전형의 제2불순물 영역의 한 쪽 영역으로 구성된 트랜지스터가 온(on)된다. 이에 따라, 전원과 접속되어 있는 제1도전형의 제3불순물 영역으로부터 제2도전형의 제1불순물 영역을 향해 전류가 흐른다. 이 전류는, 다시 제1불순물 영역으로부터 제2불순물 영역의 한 쪽 영역을 향해 흘러서, 부의 서지 전류가 완화된다. 따라서, 부의 서지 전류가 반도체 회로 장치에 영향을 주는 것을 억제할 수 있다. 또한, 이 제1불순물 영역과 제2불순물 영역의 한쪽 영역은, 제1불순물 영역으로부터 제2불순물 영역의 한 쪽 영역을 향해 순방향으로 되도록 한, 제1측면에 의한 다이오드에 해당한다. 또한, 제3불순물 영역은 주표면에 있어서, 제1불순물 영역을 포위하도록 형성되어 있으므로, 전원으로부터의 전류의 흐름을 제1불순물 영역의 근방에서 일으킬 수 있다. 이 경우에는, 일반적으로 반도체 기판이 전원 전위에 접속되어 있는 경우, 이와 같은 전류가 입력 보호 회로 장치의 외부로부터 입력 보호 회로 장치를 향해 흘러 들어오는 것을 방지할수 있다. 따라서, 보호 회로부 이외의 오동작에 관해, 예컨대, 출력 트랜지스터를 가진 것과 같은 회로부에 있어서 그와 같은 전류의 흐름이 원인이 된 래치업 현상을 억제하는 것이 가능하게 된다. 바람직하게는, 보호 회로부가 주표면에 있어서 제3불순물 영역을 포위하도록 제2도전형의 제4불순물 영역을 구비하고, 접지 단자와 그 제4불순물 영역이 전기적으로 접속하고 있어도 무방하다. 이 경우, 그러한 전류가 제4불순물 영역에 의해 포위된 영역 안을 흐르기 때문에, 반도체 회로 장치의 오동작을 보다 효과적으로 억제할 수 있다. 또한, 바람직하게는 보호 회로부가, 주표면의 제1불순물 영역 내에 형성되어, 한 쌍의 제2불순물 영역 중 다른 쪽 영역과 격리된 제2도전형의 제5불순물 영역과, 이 제5불순물 영역과 한 쌍의 제2불순물 영역 중 다른 쪽 영역에 있어서 사이에 끼워지는 주표면상에, 절연막을 개재시켜 형성한 제2게이트 전극을 더 구비하고, 신호 입력부가 이 제5불순물 영역에 접속되고, 제2게이트 전극이 제1게이트 전극에 접속되어 있을 수 있다. 그와 같은 경우에는, 전원으로부터의 전류를 제1불순물 영역으로부터 한 쌍의 제2불순물 영역 중 한 쪽의 영역과 제5불순물 영역으로 향하도록 하여 많이 흐르게 할 수가 있다. 그러므로, 서지 전류가 더욱 완화된다. 또한, 제1 및 제2게이트 전극과 한쌍의 제2불순물 영역과 제5불순물 영역을 포함하는 두 개의 트랜지스터에 있어서, 한 쌍의 제2불순물 영역 중 다른쪽 영역을 공유하고 있다. 그러므로, 보호 회로부의 집적화를 도모할 수가 있다. 더욱 바람직하게는, 제1게이트 전극과 주표면에 의해 끼워진 절연막의 기생 용량값과, 제1저항의 저항값과의 곱이, 반도체 회로 장치의 사이클 타임 이하의 값으로 되도록 할수 있다. 이와 같이 구성하면, 서지 전류가 한 쌍의 제2불순물 영역 중 한 쪽으로부터 다른 쪽 영역을 향해 흐르는 시간은 사이클 타임보다도 짧게 되므로, 반도체 회로 장치의 동작에 영향을 주지 않는다.Next, when a negative surge current of a voltage lower than the ground voltage is applied to the signal input portion, the potential of one region of the pair of second impurity regions is lower than the ground potential. Therefore, a transistor composed of one region of the first conductive type, the first impurity region of the second conductive type, and the second impurity region of the first conductive type of the semiconductor substrate is turned on. As a result, a current flows from the third impurity region of the first conductive type connected to the power source toward the first impurity region of the second conductive type. This current again flows from the first impurity region toward one region of the second impurity region, whereby the negative surge current is relaxed. Therefore, it is possible to suppress the negative surge current from affecting the semiconductor circuit device. In addition, one area | region of this 1st impurity area | region and a 2nd impurity area | region corresponds to the diode by the 1st side which made it turn forward toward the 1 area | region of a 2nd impurity area | region from a 1st impurity area | region. Further, since the third impurity region is formed to surround the first impurity region on the main surface, the flow of current from the power source can be generated in the vicinity of the first impurity region. In this case, when the semiconductor substrate is generally connected to a power supply potential, such a current can be prevented from flowing out of the input protection circuit device toward the input protection circuit device. Therefore, it is possible to suppress the latch-up phenomenon caused by such a current flow in a circuit portion such as having an output transistor, for malfunctions other than the protection circuit portion. Preferably, the protection circuit section includes a fourth impurity region of the second conductivity type so as to surround the third impurity region on the main surface, and the ground terminal and the fourth impurity region may be electrically connected. In this case, since such a current flows in the region surrounded by the fourth impurity region, malfunction of the semiconductor circuit device can be more effectively suppressed. Preferably, the protective circuit portion is formed in the first impurity region of the main surface, and is the fifth impurity region of the second conductive type which is isolated from the other region of the pair of second impurity regions, and the fifth impurity region. And a second gate electrode formed by interposing an insulating film on a main surface sandwiched between and in the other of the pair of second impurity regions, the signal input portion being connected to the fifth impurity region, The second gate electrode may be connected to the first gate electrode. In such a case, the current from the power source can flow a lot from the first impurity region to one of the pair of second impurity regions and the fifth impurity region. Therefore, the surge current is further relaxed. In addition, in the two transistors including the first and second gate electrodes, the pair of second impurity regions and the fifth impurity regions, the other region of the pair of second impurity regions is shared. Therefore, the protection circuit unit can be integrated. More preferably, the product of the parasitic capacitance value of the insulating film sandwiched between the first gate electrode and the main surface and the resistance value of the first resistor can be a value less than or equal to the cycle time of the semiconductor circuit device. With this configuration, the time for which the surge current flows from one of the pair of second impurity regions to the other region is shorter than the cycle time, so that the operation of the semiconductor circuit device is not affected.

본 발명의 제3측면에 의한 입력 보호 회로 장치는, 전원 단자 및 접지 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치로서, 이 입력 보호회로 장치는, 전원 전위 입력부와 접지 전위 인가부(ground potential application unit)와 보호 회로부를 포함한다. 보호 회로부는, 전원 전위 입력부와 접지 전위 인가부 아이에 접속된 필드 트랜지스터를 구비한다. 필드 트랜지스터의 드레인이 전원 전위 입력부에 접속되고, 필드 트랜지스터의 소스가 접지 전위 인가부에 접속 되어 있다. 전원 전위 입력부는 전원 전위에 전기적으로 접속되어 있다. 접지 전위 인가부는 접지 단자에 전기적으로 접속되어 있다.The input protection circuit device according to the third aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal and a ground terminal, and the input protection circuit device includes a power supply potential input unit and a ground potential applying unit ( ground potential application unit) and protective circuitry. The protection circuit section includes a field transistor connected to a power supply potential input section and a ground potential application section eye. The drain of the field transistor is connected to the power supply potential input portion, and the source of the field transistor is connected to the ground potential application portion. The power source potential input section is electrically connected to the power source potential. The ground potential applying unit is electrically connected to the ground terminal.

이 구성에 의하면, 전원 전위 입력부로 되는 전원 패드 등에 고전압의 서지 전류가 인가된 경우, 필드 트랜지스터의 드레인의 전위가 상승하고, 소스· 드레인간의 공핍층이 확장하여 양자가 전기적으로 연결된다. 이 경우, 서지 전류는 드레인으로부터 소스를 거쳐 접지 전위 인가부로 되는 GND 패드 등에 흐른다. 그러므로, 서지 전류가 반도체 회로 장치로 흐르는 것을 방지할 수 있다.According to this configuration, when a high voltage surge current is applied to a power supply pad serving as a power supply potential input unit, the potential of the drain of the field transistor rises, the depletion layer between the source and the drain expands, and both are electrically connected. In this case, the surge current flows from the drain to the GND pad or the like which becomes the ground potential applying unit. Therefore, it is possible to prevent the surge current from flowing to the semiconductor circuit device.

본 발명의 제4측면에 의한 입력 보호 회로 장치는, 전원 단자 및 접지 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치로서, 이 입력 보호 회로 장치는 전원 전위 입력부와 접지 전위 인가부와 보호 회로부를 포함한다. 보호 회로부는, 제2도전형의 제1불순물 영역과, 한 쌍의 제1도전형의 제2불순물 영역을 구비한다. 제2도전형의 제1불순물 영역은, 제1도전형의 반도체기판의 주표면에 형성되어 있다. 한 쌍의 제1도전형의 제2불순물 영역은, 주표면의 제1불순물 영역 안에 분리 절연막(isolation inuslation film)을 끼우도록 형성되어 있다. 전원 전위 입력부와 한 쌍의 제2불순물 영역 중 한 쪽 영역과는전기적으로 접속되어 있다. 접지 전위 인가부와 한 쌍의 제2불순물 영역중 다른쪽 영역과는 전기적으로 접속되어 있다. 보호 회로부, 전원 전위 입력부 및 접지 전위 인가부는 서로 인접하도록 배치되어 있다.An input protection circuit device according to the fourth aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal and a ground terminal, the input protection circuit device comprising a power supply potential input section and a ground potential application section. It includes a circuit portion. The protection circuit portion includes a first impurity region of the second conductive type and a pair of second impurity regions of the first conductive type. The first impurity region of the second conductive type is formed on the main surface of the semiconductor substrate of the first conductive type. The pair of second impurity regions of the first conductive type are formed to sandwich an isolation inuslation film in the first impurity region of the main surface. The power source potential input section is electrically connected to one of the pair of second impurity regions. The ground potential applying portion is electrically connected to the other of the pair of second impurity regions. The protection circuit section, the power supply potential input section, and the ground potential applying section are disposed adjacent to each other.

이러한 구성에 의하면, 전원 전위 입력부로 되는 전원 패드 등에 고전압의 서지 전류가 인가된 경우, 이 전원 패드에 접속되고, 제3측면에 의한 필드 트랜지스터의 드레인에 해당하는 한쌍의 제2불순물 영역 중 한 쪽 영역의 전위가 상승한다. 그러므로, 제3측면에 의 한필드 트랜지스터의 소스에 해당하는 하나의 제2불순물 영역과 한 쌍의 제2불순물 영역 중 다른 쪽 영역 사이의 공핍층이 확장되어 양자가 전기적으로 연결된다. 이때 서지 전류는 한 쪽의 제2불순물 영역으로부터 다른 쪽의 제2불순물 영역을 경유하여, 접지 전위 인가부로 되는 GND패드 등으로 흐른다. 따라서, 서지 전류가 반도체 회로 소자에 흐르는 것을 방지할수가 있다. 또한, 전원 패드나 GND 패드에 인접한 제1불순물 영역 내로, 미리 서지 전류를 흐르게 하는 것에 의해, 예컨대, 출력 트랜지스터를 가지는 것 같은 회로부에 있어서 래치업 현상의 원인이 되는 서지 전류를 억제할 수 있다. 바람직하게는, 보호 회로부가 한 쌍의 제2불순물 영역 중 한 쪽 영역과 분리 산화막에 의해 격리된 제1도전형의 제3불순물 영역을 더 포함하고, 이 제3불순물 영역이 접지 전위 인가부와 접속되어 있어도 무방하다. 이와 같은 경우에는, 전원 패드로 부터 GND 패드로 서지 전류가 흐를 때에, 한 쌍의 제2불순물 영역의 다른 쪽 영역 및 제3불순물 영역을 거쳐 흐른다. 그러므로, 비교적 좋은 호율로 서지 전류를 흐르게 할 수 있다. 또한, 바람직하게는 보호 회로부가, 부표면에 형성된 제2도전형의 제4불순물 영역과, 주표면의 제4불순물 영역 내에 형성된 제1도전형의 제5불순물 영역과, 제5불순물 영역을 둘러싸도록 제4불순물 영역 내에 형성된, 제4불순물 영역보다 높은 불순물 농도를 가지는 제2도전형의 제6불순물 영역을 더 구비하고, 전원 전위 입력부와 제6불순물 영역이 전기적으로 접속되고, 접지 전위 인가부와 제6불순물 영역이 전기적으로 접속되어 있을 수 있다. 이와 같은 경우, 제2도전형의 제4 및 제6불순물 영역으로부터 제1도전형의 제5불순물 영역을 향해 순방향으로 되도록 구성된 다이오드에 일정 전압 이상으로 역방향으로 전류가 흘러서, 전원 패드로부터 GND 패드로 서지 전류를 흐르게 할 수 있다. 제5불순물 영역은 제5불순물 영역을 둘러싸도록 형성되어 있으므로 더욱 효율적으로 서지 전류를 흐르게 하는 것이 가능하다. 또한, 서지 전류는 전원 패드와 GND 패드의 근방에서 흐른다. 그러므로, 반도체 회로 장치에 영향을 미치지 않는다. 더욱 바람직하게는, 보호 회로부가 주표면에 형성된 제2도전형의 제7불순물 영역과, 주표면의 제7불순물 영역 내에 형성된 제1도전형의 제8불순물 영역을 더 구비하고, 접지 전위 인가부와 제8불순물 영역이 전기적으로 접속되어 있을 수 있다. 그러한 경우, 제2도전형의 제7 및 제8불순물 영역으로부터 반도체 기판의 제1도전형의 영역을 향해 순방향으로 되도록 구성된 다이오드에 일정 전압 이상으로 역방향으로 전류가 흘러, 전원 패드로부터 GND 패드로 서지 전류를 흐르게 하는 것이 가능하다. 또한, 서지 전류는 GND 패드 근방에서 흐르므로, 반도체 회로 장치에 영향을 주지 않는다.According to this configuration, when a high voltage surge current is applied to a power supply pad serving as a power supply potential input portion, one of a pair of second impurity regions connected to the power supply pad and corresponding to the drain of the field transistor by the third side is provided. The potential of the region rises. Therefore, the depletion layer between one second impurity region corresponding to the source of the one-field transistor on the third side and the other of the pair of second impurity regions is extended so that both are electrically connected. At this time, the surge current flows from the second impurity region on one side to the GND pad or the like serving as the ground potential applying portion via the second impurity region on the other side. Therefore, it is possible to prevent the surge current from flowing through the semiconductor circuit element. In addition, by allowing the surge current to flow into the first impurity region adjacent to the power supply pad or the GND pad in advance, the surge current that causes the latch-up phenomenon in the circuit portion such as having an output transistor can be suppressed, for example. Preferably, the protection circuit portion further comprises a third impurity region of a first conductivity type separated from one of the pair of second impurity regions by a separation oxide film, the third impurity region being connected to a ground potential applying portion. You may be connected. In such a case, when a surge current flows from the power supply pad to the GND pad, it flows through the other region and the third impurity region of the pair of second impurity regions. Therefore, it is possible to flow the surge current at a relatively good rate. Further, preferably, the protection circuit portion surrounds the fourth impurity region of the second conductive type formed on the subsurface, the fifth impurity region of the first conductive type formed in the fourth impurity region of the main surface, and the fifth impurity region. And a sixth impurity region of the second conductivity type having a higher impurity concentration than the fourth impurity region, which is formed in the fourth impurity region, wherein the power source potential input portion and the sixth impurity region are electrically connected, and the ground potential applying portion And the sixth impurity region may be electrically connected. In such a case, a current flows in a reverse direction above a predetermined voltage to a diode configured to be in a forward direction from the fourth and sixth impurity regions of the second conductive type to the fifth impurity region of the first conductive type, so that the power pad is connected to the GND pad. Surge current can flow. Since the fifth impurity region is formed to surround the fifth impurity region, it is possible to flow a surge current more efficiently. In addition, surge current flows in the vicinity of the power pad and the GND pad. Therefore, it does not affect the semiconductor circuit device. More preferably, the protective circuit portion further comprises a seventh impurity region of the second conductive type formed on the main surface, and an eighth impurity region of the first conductive type formed in the seventh impurity region of the main surface, wherein the ground potential applying portion is provided. And the eighth impurity region may be electrically connected. In such a case, a current flows in a reverse direction above a certain voltage to a diode configured to be forward from the seventh and eighth impurity regions of the second conductive type toward the first conductive type region of the semiconductor substrate, and surges from the power pad to the GND pad. It is possible to flow a current. In addition, since the surge current flows near the GND pad, it does not affect the semiconductor circuit device.

본 발명의 제5측면에 의한 입력 보호 회로 장치는, 제1전원 단자와 이 제1전원의 설정 전압보다 높은 설정 전압을 가지는 제2전원 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치로서, 이 입력 보호 회로 장치는 제1전원 전위 입력부와 제2전원 전위 입력부와 보호 회로부를 포함한다. 이 보호 회로부는, 제1전원 전위 입력부와 제2전원 전위 입력부의 사이에 접속된 다이오드를 구비한다. 다이오드는, 제2전원 전위 입력부로부터 제1전원 전위 입력부를 향해 순방향으로 되도록 접속되어 있다. 제1전원 전위 입력부는 제1전원 단자에 전기적으로 접속되어 있다. 제2전원 전위 입력부는, 제2전원 단자에 전기적으로 접속되어 있다.An input protection circuit device according to the fifth aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a first power supply terminal and a second power supply terminal having a set voltage higher than that of the first power supply. The input protection circuit device includes a first power supply potential input part, a second power supply potential input part, and a protection circuit part. This protection circuit part is provided with the diode connected between the 1st power supply potential input part and the 2nd power supply potential input part. The diode is connected so as to be in a forward direction from the second power source potential input part toward the first power source potential input part. The first power supply potential input section is electrically connected to the first power supply terminal. The second power supply potential input unit is electrically connected to the second power supply terminal.

이러한 구성에 의하면, 제2전원 전위가 제1전원 전위보다도 낮은 통상의 상태에서는 발생하지 않는 전류가, 제2의 전원 전위레벨의 관계가 역전된 것에 의해 발생한 경우, 제2전원 전위 입력부로부터 제1전원 전위 입력부를 향해 순방향으로 되는 다이오드에 순방향으로 전류가 흐른다. 이와 같이, 미리 다이오드에 전류를 흐르게 한 것에 의해 반도체 회로 장치의, 예컨대 출력 트랜지스터를 가지는 회로에 있어서 래치업 현상 등의 오동작의 발생을 방지하는 것이 가능하다.According to such a structure, when the current which does not generate | occur | produce in the normal state in which a 2nd power supply potential is lower than a 1st power supply potential arises because the relationship of a 2nd power supply potential level is reversed, a 1st power supply input part is provided from a 1st power supply potential input part. The current flows in the forward direction to the diode which becomes forward toward the power supply potential input. In this way, by allowing a current to flow through the diode in advance, it is possible to prevent the occurrence of a malfunction such as a latchup phenomenon in the semiconductor circuit device, for example, in a circuit having an output transistor.

본 발명의 제6측면에 의한 입력 보호 회로 장치는, 제1전원 단자와 이 제1전원의 설정 전압보다 높은 설정 전압을 가지는 제2전원 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치로서, 이 입력 보호 회로 장치는 제1전원 전위 입력부와 제2전원 전위 입력부와 보호 회로부를 포함한다. 제2도전형의 제1불순물 영역과, 제1도전형의 제2불순물 영역과, 제2도전형의 제3불순물 영역을 구비한다. 제2도전형의 제1불순물 영역은, 제1도전형의 반도체 기판의 주표면에 형성되어 있다. 제1도전형의 제2불순물 영역은, 주표면의 제1불순물 영역 내에 형성되어 있다. 제2도전형의 제3불순물 영역은, 주표면의 제1불순물 영역 내에, 제2불순물 영역과 분리 절연막을 끼우도록 형성되고, 제1불순물 영역보다 높은 불순물 농도를 가지고 있다. 제1전원 전위 입력부와 제2불순물 영역은 전기적으로 접속되어 있다. 또한, 제2전원 전위 입력부와 제3불순물 영역은 전기적으로 접속되어 있다. 적어도, 보호 회로부는 제2전원 전위 입력부에 서로 인접하도록 배치되어 있다.An input protection circuit device according to the sixth aspect of the present invention is an input protection circuit device applied to a semiconductor circuit device connected to a first power supply terminal and a second power supply terminal having a set voltage higher than that of the first power supply. The input protection circuit device includes a first power supply potential input part, a second power supply potential input part, and a protection circuit part. A first impurity region of the second conductivity type, a second impurity region of the first conductivity type, and a third impurity region of the second conductivity type are provided. The first impurity region of the second conductive type is formed on the main surface of the semiconductor substrate of the first conductive type. The second impurity region of the first conductivity type is formed in the first impurity region of the main surface. The third impurity region of the second conductive type is formed so as to sandwich the second impurity region and the separation insulating film in the first impurity region on the main surface, and has a higher impurity concentration than the first impurity region. The first power source potential input portion and the second impurity region are electrically connected. Further, the second power source potential input portion and the third impurity region are electrically connected. At least, the protection circuit portion is disposed to be adjacent to each other at the second power source potential input portion.

이러한 구성에 의하면, 제2전원 전위가 제1전원 전위보다도 낮은 통상의 상태에서는 발생하지 않는 전류가, 두 개의 전원 전위의 관계가 역전하는 것에 의해 발생한 경우, 제2전원 전위 입력부로 되는 제2전원 패드로부터의 전류가, 제5측면에 의한 다이오드에 해당하는 제1 및 제3불순물 영역과 제2불순물 영역을 흐르고, 제1전원 전위 입력부로 되는 제1전원 패드로 흐른다. 그러므로, 제2전원 전위와 제1전원 전위의 전위차를 완화하는 것이 가능하다. 또한, 그 전류는 적어도 제2전원 패드의 근방에서 흐른다. 그러므로, 반도체 회로 장치의, 예컨대 출력 트랜지스터를 갖는 회로에 있어서 래치업 현상 등의 오동작의 발생을 방지하는 것이 가능하다. 바람직하게는, 보호 회로부가 주표면에 있어서 제1불순물 영역을 포위하도록 형성되고 제1도전형의 반도체 기판보다 높은 불순물농도를 가지는 제1도전형의 제4불순물 영역과, 제4불순물 영역을 포위하도록 형성된 제2도전형의 제5불순물 영역을 더 구비하고, 제4불순물 영역과 제1전원 전위 입력부가 전기적으로 접속되고, 제5불순물 영역이 접지 전위에 접속되어 있을 수 있다. 그러한 경우, 전류가 제2전원 패드로부터 제1 및 제3불순물 영역과 반도체 기판의 제1도전형의 영역 및 제4불순물로 이루어지는 다이오드로도 흐른다. 그러므로, 두 개의 전원의 전위차를 보다 효과적으로 완화하는 것이 가능하다. 또한, 그러한 전류는, 제5불순물 영역에 의해 둘러싸인 영역 내에서 발생한다. 그러므로, 반도체 회로 장치의 동작의 발생을 보다 효과적으로 방지하는 것이 가능하다.According to this structure, when the current which does not generate | occur | produce in the normal state in which a 2nd power supply potential is lower than a 1st power supply potential arises by reversing the relationship of two power supply potentials, the 2nd power supply used as a 2nd power supply potential input part Current from the pads flows through the first and third impurity regions and the second impurity regions corresponding to the diode by the fifth side, and flows to the first power source pad serving as the first power source potential input unit. Therefore, it is possible to alleviate the potential difference between the second power source potential and the first power source potential. The current also flows at least in the vicinity of the second power supply pad. Therefore, it is possible to prevent the occurrence of a malfunction such as a latchup phenomenon in a semiconductor circuit device, for example, in a circuit having an output transistor. Preferably, the protective circuit portion is formed so as to surround the first impurity region on the main surface, and surrounds the fourth impurity region of the first conductive type and the fourth impurity region having a higher impurity concentration than the first conductive semiconductor substrate. A fifth impurity region of the second conductivity type may be further provided, wherein the fourth impurity region and the first power source potential input unit are electrically connected, and the fifth impurity region may be connected to the ground potential. In such a case, current also flows from the second power supply pad to the diode consisting of the first and third impurity regions and the first conductive type region and the fourth impurity of the semiconductor substrate. Therefore, it is possible to more effectively alleviate the potential difference between the two power supplies. In addition, such a current is generated in the region surrounded by the fifth impurity region. Therefore, it is possible to prevent the occurrence of the operation of the semiconductor circuit device more effectively.

본 발명의 전술한 목적 및 다른 목적, 특징, 측면, 유효성은 도면을 사용하여 이하에 나타낸 바와 같이 이하 실시예에 대한 상세한 설명에 의해 명백해 질 것이다.The above and other objects, features, aspects, and effectiveness of the present invention will become apparent from the following detailed description of the embodiments as shown below using the drawings.

[실시예 1]Example 1

우선, 반도체 디바이스의 입력 신호에 인가된 서지 전류로부터 내부 소자를 보호하기 위한 입력 보호 회로 장치에 관해 설명한다.First, an input protection circuit device for protecting an internal element from a surge current applied to an input signal of a semiconductor device will be described.

제1도를 참조하면, 실시예1의 입력 보호 회로 장치는, 입력 패드(6)와 내부 회로(8)를 결합한 입력 신호선(9)에 직렬로 접속된 저항 A(3)와 저항 B(4)를 구비하고, 이 저항 A(3)와 저항 B(4) 사이의 입력 신호선(9)과 제1전원(Vcc)(5)과의 사이에 NMOS 트랜지스터(1)를 구비하며, 이 트랜지스터(1)의 소스가 입력 신호선(9)에 접속되고, 드레인이 제1전원(Vcc)(5)에 접속되어 있다. 또한, 입력 신호선(9)과 GND(7) 사이에 다이오드(2a)를 구비하고, 이 다이오드(2a)는 GND(7)로부터 입력 신호선(9)을 향해 순방향으로 되도록 접속되어 있다. NMOS 트랜지스터(1)의 게이트 전극(10)은 저항 C(11)를 거쳐 GND(7)에 접속되어 있다.Referring to FIG. 1, the input protection circuit device of the first embodiment includes a resistor A (3) and a resistor B (4) connected in series to an input signal line 9 in which an input pad 6 and an internal circuit 8 are coupled. And an NMOS transistor (1) between the input signal line (9) between the resistor A (3) and the resistor B (4) and the first power source (Vcc) (5). The source of 1) is connected to the input signal line 9 and the drain is connected to the first power source Vcc 5. In addition, a diode 2a is provided between the input signal line 9 and the GND 7, and the diode 2a is connected from the GND 7 to the input signal line 9 in the forward direction. The gate electrode 10 of the NMOS transistor 1 is connected to the GND 7 via the resistor C 11.

제2도는, 제1도에 나타낸 입력 보호 회로 장치의 일련의 평면 레이아웃의 일례를 나타내는 것이다. 제2도를 참조하면, 알루미늄 배선으로 형성된 입력패드(6)에 입력된 신호는, 스루홀(thourgh hole)(12) 및 컨택트(contact)(13)를 경유하여 저항 A(3)를 거쳐, 컨택트(13)를 경유하여 알루미늄 배선으로 형성된 입력 신호선(9)으로 인가된다. 다음에 신호는, 보호 회로부(14)로 전달된다. 보호 회로부(14)는 제3도에 나타낸 평면 레이아웃을 가진다.FIG. 2 shows an example of a series of planar layouts of the input protection circuit device shown in FIG. Referring to FIG. 2, a signal input to the input pad 6 formed of aluminum wiring is passed through a resistor A 3 via a through hole 12 and a contact 13. Via contact 13, it is applied to input signal line 9 formed of aluminum wiring. The signal is then transmitted to the protection circuit section 14. The protection circuit part 14 has the planar layout shown in FIG.

제3도를 참조하면, 2개의 게이트 전극(10a, 10b)의 각각의 한 쪽에 의해 끼워진 영역에 드레인 영역(17)이 배치되고, 게이트 전극(10a, 10b)의 각각의 다른쪽에 소스 영역(15a, 15b)이 배치되어 있다. 다시말해, 두 개의 MOS 트랜지스터의 드레인 영역을 공유하는 구조로 되어 있다. 이 드레인 영역(17)에는 제1전원(Vcc)(5)이 접속되어 있고, 소스 영역(15a, 15b)에는 입력 신호선(9a)이 콘택트(16)를 경유하여 접속되어 있다. 소스 영역(15a)에는 내부 회로로 통하는 입력 신호선(9a)이 접속되어 있다. 게이트 전극(10a, 10b)은, 폴리실리콘 등으로 형성된 저항 C(11)를 경유하여 GND(7)에 접속되어 있다. 그 MOS 트랜지스터를 둘러싸도록GND(7)에 접속된 p+ 확산층(18)이 배치되어 있다. 그리고, 그 p+ 확산층(18)을 포위하도록, 제1전원(Vcc)(5)에 접속된 n+ 확산층(19)이 배치되어 있다. 또한, 그 p+확산층(18)을 두 방향에서 포위하도록 GND(7)에 접속된 p+ 확산층(20)이 배치되어있다.Referring to FIG. 3, the drain region 17 is disposed in an area sandwiched by one of the two gate electrodes 10a and 10b, and the source region 15a is located on the other side of the gate electrodes 10a and 10b, respectively. , 15b) is arranged. In other words, it has a structure sharing the drain region of two MOS transistors. The first power source Vcc 5 is connected to the drain region 17, and the input signal line 9a is connected to the source regions 15a and 15b via the contact 16. The input signal line 9a which connects to the internal circuit is connected to the source region 15a. The gate electrodes 10a and 10b are connected to the GND 7 via the resistor C 11 formed of polysilicon or the like. The p + diffusion layer 18 connected to the GND 7 is disposed so as to surround the MOS transistor. And the n + diffused layer 19 connected to the 1st power supply Vcc 5 is arrange | positioned so that the p + diffused layer 18 may be surrounded. Further, a p + diffusion layer 20 connected to the GND 7 is arranged so as to surround the p + diffusion layer 18 in two directions.

다음에, 제3도에 있어서 A-A에 있어서의 단면도와 등가 회로를 제4도에 나타낸다. 제4도를 참조하면, 제3도에 있어서 설명한 소스 영역(15a, 15b), 드레인 영역(17), 게이트 전극(10a, 10b)을 포함하는 MOS 트랜지스터 및 p+ 확산층(18)은 n 형 기판(23)에 형성된 제1의 P 웰(21)의 영역 내에 형성되어 있다. 이제1의 P 웰(21)과 MOS 트랜지스터의 n 형 소스 영역(15a, 15b)에 의해 기생 다이오드가 형성되어 있다. 이것은, 제1도에 있어서 다이오드 (2a)에 해당하는 것이다. 그리고, 제1의 P 웰(21)을 포위하도록, 제1전원(Vcc)(5)가 접속된 n+ 확산층(19)이 형성되어 있다. 그 바깥쪽에, 제2P 웰(22)이 위치하고, 그 영역 내네는 p+확산층(20)이 위치하고 있다. 또한, 이 구조는, 제1도에 나타낸 입력 보호 회로장치의 MOS 트랜지스터(1)와 다이오드(2a)가 제1전원(Vcc)와 GND의 사이에 각각 4개 병렬로 접속된 것이다.Next, the sectional drawing and equivalent circuit in A-A in FIG. 3 are shown in FIG. Referring to FIG. 4, the MOS transistor including the source regions 15a and 15b, the drain region 17, and the gate electrodes 10a and 10b described in FIG. 3 may be formed of an n-type substrate ( It is formed in the area | region of the 1st P well 21 formed in 23. As shown in FIG. A parasitic diode is now formed by the P well 21 and n-type source regions 15a and 15b of the MOS transistor. This corresponds to the diode 2a in FIG. Then, the n + diffusion layer 19 to which the first power source Vcc 5 is connected is formed so as to surround the first P well 21. Outside the second P well 22 is located, and the p + diffusion layer 20 is located in the region. In this structure, four MOS transistors 1 and 2a of the input protection circuit device shown in FIG. 1 are connected in parallel between the first power source Vcc and GND, respectively.

다음에 제4도를 참조하여, 이 입력 보호 회로 장치의 동작에 관해 설명한다. 먼저, 입력 패드로부터 GND보다 낮은 전위의 서지 전류가 인가된 경우, n 형기판(23)과 제1의 P 웰(21)과 입력 신호선(9)이 접속되어 있는 n 형 서지 영역(15a)로 이루어진 기생 n-p-n 트랜지스터가 온(ON)된다. 이때, 제1전원(Vcc)(5)에 접속되어 있는 n+ 확산층(19)으로부터 n 형 기판(23)을 거쳐 제1의 P 웰(21)과 n+ 확산층(19)으로서 구성된 다이오드(2a)를 경유하여 전류가 흘러서, 서지 전류가 완화된다. 게다가, 이 전류는 n+ 확산층(19)으로 둘러싸인 제1의 P 웰(21)의 근방에서만 흐른다. 일반적으로, 반도체 기판(23)의 전위가 제1전원(Vcc)인 경우, 이러한 전류가 입력 보호 회로 장치 이외의 불특정 장소로부터 흘러들어오는 것으로 생각되지만, 이와 같이 입력 보호 회로 장치의 근방에서 전류를 흐르게 하는 것에 의해, 내부 회로 소자의 래치업 현상 등의 오동작을 방지하는 것이 가능하다. 또한, 두 개의 MOS 트랜지스터의 드레인 영역에 해당하는 n+ 확산층(17)을 공유하는 것에 의해 소스 영역에 해당하는 n+ 확산층(15a, 15b)의 영역을 비교적 넓게 확보하는 것이 가능하다. 그러므로, n+ 확산층(15a, 15b)을 구성 요소로 하는 다이오드(2a)에 의해 비교적 많은 전류를 흐르게 하는 것이 가능하다.Next, with reference to FIG. 4, operation | movement of this input protection circuit device is demonstrated. First, when a surge current with a potential lower than GND is applied from the input pad, the n-type substrate 23, the first P well 21, and the input signal line 9 are connected to the n-type surge region 15a. The parasitic npn transistor made is turned ON. At this time, the diode 2a configured as the first P well 21 and the n + diffusion layer 19 is passed from the n + diffusion layer 19 connected to the first power source Vcc 5 via the n-type substrate 23. The current flows through, and the surge current is relaxed. In addition, this current flows only in the vicinity of the first P well 21 surrounded by the n + diffusion layer 19. In general, when the potential of the semiconductor substrate 23 is the first power source Vcc, it is thought that such a current flows from an unspecified place other than the input protection circuit device, but the current flows in the vicinity of the input protection circuit device. By doing so, it is possible to prevent malfunctions such as latchup phenomenon of internal circuit elements. In addition, by sharing the n + diffusion layers 17 corresponding to the drain regions of the two MOS transistors, it is possible to secure a relatively wide area of the n + diffusion layers 15a and 15b corresponding to the source region. Therefore, it is possible to allow a relatively large current to flow by the diode 2a having the n + diffusion layers 15a and 15b as a component.

다음에, 입력 패드에 제1전원(Vcc)의 전위보다도 높은 전위의 서지 전류가 인가된 경우, 입력 신호선(9)이 접속되어 있는 MOS 트랜지스터의 소스 영역에 해당하는 n+ 확산층(15a)의 전위가 상승한다. 게이트 전극(10a)과 n+ 확산층(15a)은 기생 용량인 커플링 용량(coupling capacitance)에 의해 게이트 전극(10a)의 전위가 상승하여, MOS 트랜지스터가 온(ON)된다. 그러므로, 서지 전류가 n+ 확산층(15a)으로부터 드레인 영역에 해당하는 n+ 확산층(17)으로 흐른다. 게이트 전극(10a)은 저항 C(11)를 경유하여 GND(7)에 접속되어 있어, 서지 전류가 통과한 후에는 게이트전극(10a)는 원래의 GND(7)의 전위로 회복된다. 원래의 전위로 회복되기까지의 시간은 시정수로서 정의된다. 시정수는, 서지 전류의 통과를 용이하게 하는 관점에서는 MOS 트랜지스터가 온되어 있는 시간이 긴 편이 좋으므로 긴 시정수를 갖는 것이 바람직하나, 회로의 동작의 관점에서는 짧은 편이 바람직하다.Next, when a surge current having a potential higher than that of the first power source Vcc is applied to the input pad, the potential of the n + diffusion layer 15a corresponding to the source region of the MOS transistor to which the input signal line 9 is connected is To rise. In the gate electrode 10a and the n + diffusion layer 15a, the potential of the gate electrode 10a is raised by a coupling capacitance, which is a parasitic capacitance, and the MOS transistor is turned on. Therefore, a surge current flows from the n + diffusion layer 15a to the n + diffusion layer 17 corresponding to the drain region. The gate electrode 10a is connected to the GND 7 via the resistor C 11, and after the surge current passes through, the gate electrode 10a is restored to the potential of the original GND 7. The time to recovery to the original potential is defined as the time constant. It is preferable that the time constant has a long time constant from the viewpoint of facilitating the passage of the surge current, and therefore has a long time constant, but is preferably short from the viewpoint of the operation of the circuit.

여기에서는, 시정수에 구체적인 수치를 사용하여, 저항 C의 저항값 R 등을 추정한다. 먼저, 커플링 용량(couling capacitance) C는,Here, the resistance value R etc. of the resistance C are estimated using specific numerical values for time constants. First, the coupling capacitance C is

로서 나타내어진다. L은 게이트 길이, W는 게이트의 폭, Tox는 게이트 산화막(10c)의 두께이다. 예컨대,Represented as L is the gate length, W is the width of the gate, and Tox is the thickness of the gate oxide film 10c. for example,

L=1.0×10^-6m,L = 1.0 × 10 ^-6 m,

W=400×10^-6m,W = 400 × 10 ^-6 m,

Tox=100×10^-10m 로 가정하면,Assuming Tox = 100 × 10 ^-10 m,

C=1.38 pF 으로 된다.C = 1.38 pF.

여기에서, 시정수는Here, the time constant is

C(pF)×R(kΩ)=시정수 (ns)로서 나타낸다.C (pF) x R (kΩ) = time constant (ns).

시정수의 값으로서 반도체 장치의 사이클 타임을 10ns로 가정하면 저항 C의 저항값 R은Assuming that the cycle time of the semiconductor device is 10 ns as a value of the time constant, the resistance value R of the resistor C is

R=7.25 kΩ으로 된다.R = 7.25 kΩ.

이 제3저항은 폴리실리콘으로 형성된 것으로 가정하면, 이 폴리실리콘의 시트 저항(sheet resistance)을 30 Ω으로 하고, 그 폭이 1μm로 가정하면 제3저항의 길이는 242 μm 로 된다. 한편, 본 실시예에 있어서는 저항 C(11)의 길이는 300μm인 것으로 설정된다.Assuming that the third resistor is formed of polysilicon, the sheet resistance of the polysilicon is 30 Ω, and the width of the third resistor is 242 µm assuming that the width is 1 µm. On the other hand, in this embodiment, the length of the resistor C (11) is set to be 300 µm.

본 발명은 본 실시예에 한정되지 않으며, 신호 입력 단자, 접지 단자 및 전원 단자를 구비하며 서지 전류가 신호 입력 단자에 인가될 수 있는 임의의 반도체 디바이스에 적용될 수 있다.The present invention is not limited to this embodiment, but may be applied to any semiconductor device having a signal input terminal, a ground terminal, and a power supply terminal, and to which a surge current can be applied to the signal input terminal.

[실시예 2]Example 2

다음에, 반도체 디바이스의 전원에 인가된 서지 전류로부터 내부 소자를 보호하기 위한 입력 보호 회로 장치에 관해 제5도를 참조하여 설명한다.Next, an input protection circuit device for protecting an internal element from a surge current applied to a power supply of a semiconductor device will be described with reference to FIG.

입력 보호 회로 장치는 각각 병렬로 접속된 필드 트랜지스터(24)와 다이오드(2b, 2c)를 구비한다. 필드 트랜지스터(24)의 드레인은 제1전원(Vcc)(5)에 접속되고, 소스는 GND(7)에 접속되어 있다. 다이오드(2b, 2c)는 GND(7)로부터 제1전원(Vcc)(5)을 향해 순방향으로 되도록 접속되어 있다.The input protection circuit device includes a field transistor 24 and diodes 2b and 2c connected in parallel, respectively. The drain of the field transistor 24 is connected to the first power source (Vcc) 5 and the source is connected to the GND 7. The diodes 2b and 2c are connected from the GND 7 to the first power source Vcc 5 in the forward direction.

제1전원(Vcc)(5)에 그 전압보다도 극단적으로 높은 전압의 서지 전류가 입력되면 필드 트랜지스터(24)의 드레인의 전위가 상승한다. 이때, 소스-드레인 영역과 반도체 기판 사이의 공핍층이 확장되는 것에 의해, 소스 영역 근방의 공핍층과 드레인 근방의 공핍층이 연결되어, 소스-드레인다이오드에 비해 전류가 흐른다. 이것에 의해 서지 전류는 접지되어, 내부의 소자를 서지 전류로부터 보호하는 것이 가능하다. 또한, 다이오드(2b, 2c)는 제1전원(Vcc)(5)으로부터 GND(7)를 향해 역방향으로 접속되어 있으므로, 기정의된 일정한 전압 이상으로 전류가 흐른다. 이들 전압과 전류와의 관계를 나타내면 제6도와 같이 된다. 제6도는, GND-제1전원(Vcc)간을 흐르는 전류의 GND-제1전원(Vcc) 간의 전압 의존성을 나타내는 것으로서, A는 필드 트랜지스터만의 경우를 나타내고, B는 다이오드만의 경우를 나타낸다. 이 관계에 의하면, 필드 트랜지스터는 다이오드보다도 비교적 낮은 전압에서 서지 전류를 흐르게 하는 것이 가능하다. 따라서, 필드 트랜지스터가 다이오드에 비해 고전압의 서지가 인가되었을 때 내부 소자의 보호 능력이 높은 것을 나타내고 있다. 또한, 제5도에 있어서는, 필드 트랜지스터(24), 다이오드(2b, 2c)가 각각 병력로 접속된 회로로 되어 있지만, 단지 필드 트랜지스터(24)만으로도 입력 보호기능을 달성하는 것이 가능하다. 제5도와 같이, 다이오드(2b, 2c)를 마련해 두면 만일 필드 트랜지스터(24)가 파괴된 경우에도 다이오드(2b, 2c)에 의해 입력 보호기능을 달성하는 것이 가능하다.When a surge current of a voltage extremely higher than the voltage is input to the first power supply Vcc 5, the potential of the drain of the field transistor 24 increases. At this time, by expanding the depletion layer between the source-drain region and the semiconductor substrate, the depletion layer near the source region and the depletion layer near the drain are connected, so that a current flows as compared with the source-drain diode. As a result, the surge current is grounded, and it is possible to protect the internal element from the surge current. In addition, since the diodes 2b and 2c are connected in the opposite direction from the first power source Vcc 5 to the GND 7, the current flows above a predetermined constant voltage. The relationship between these voltages and currents is shown in FIG. 6 shows the voltage dependence between the GND-first power supply Vcc of the current flowing between the GND-first power supply Vcc, where A represents a field transistor only, and B represents a diode only case. . According to this relationship, the field transistor can flow a surge current at a voltage relatively lower than that of a diode. Thus, the field transistor shows a higher protection capability of the internal element when a surge of higher voltage is applied than the diode. In FIG. 5, although the field transistor 24 and the diodes 2b and 2c are circuits connected in parallel, the input protection function can be achieved only by the field transistor 24. In FIG. As shown in FIG. 5, if the diodes 2b and 2c are provided, the input protection function can be achieved by the diodes 2b and 2c even if the field transistor 24 is destroyed.

이 입력 보호 회로 장치의 적용예를 제7도에 나타낸다. 제7도를 참조하면, 이것은, pMOS 트랜지스터(27)와 nMOS 트랜지스터(28)를 가지는 반도체 디바이스의 제1전원(Vcc)(5)과 GND(7)와의 사이에 입력 보호 회로 장치를 마련한 것이다.7 shows an application example of the input protection circuit device. Referring to FIG. 7, this provides an input protection circuit device between the first power source Vcc 5 and the GND 7 of the semiconductor device having the pMOS transistor 27 and the nMOS transistor 28.

이구성에 의하면, 종래의 기술에서 설명한 바와 같이 제1전원(Vcc)(5)으로부터 GND(7)까지 전류가 흐르는 래치업의 원인으로 되는 약간의 서지 전류라도 제거하는 것이 가능하다.According to this configuration, even as described in the related art, even a slight surge current which causes the latch up flowing through the current from the first power source Vcc 5 to the GND 7 can be eliminated.

다음에, 이 입력 보호 회로 장치의 일련의 평면 레이아웃의 일예에 관해 제8도를 참조하여 설명한다. 제1전원(Vcc)이 입력된 제1전원(Vcc) 패드(29)와 GND에 접속된 GND 패드(30)와 그 사이에 필드 트랜지스터를 가지는 보호 회로부A(31)가 배치되어 있다. 보호 회로부 A(31)의 평면 구조를 제9도에 나타낸다. 제9도를 참조하면, 제1전원(Vcc) 패드와 n+ 확산층(34)이 알루미늄 배선(32), 스루홀(12) 및 알루미늄 배선(33)에 의해 접속되어 있고, GND 패드(30)와 n+ 확산층(35)이 알루미늄 배선(36), 스루홀(12) 및 알루미늄 배선(37)에 의해 접속되어 있다. n+확산층(34)과 n+ 확산층(35)은 번갈아(alternately) 배치되고, 필드 산화막(38)에 의해 분리되어 있다. 이들 n+ 확산층(34, 35)을 포위하도록 p+ 확산층(39)이 배치되어 있다. p+ 확산층(39)은 콘택트(13), 알루미늄 배선(37), 스루홀(12) 및 알루미늄배선(36)을 경유하여 GND와 접속되어 있다. 또한 7⁺확산층(34,35), P⁺확산층(39)은 P 웰(40)의 영역 내에 형성되어 있다.Next, an example of a series of planar layouts of the input protection circuit device will be described with reference to FIG. The first power source Vcc pad 29 to which the first power source Vcc is input, the GND pad 30 connected to the GND, and a protection circuit section A 31 having a field transistor therebetween are disposed. 9 shows a planar structure of the protection circuit portion A31. Referring to FIG. 9, the first power supply Vcc pad and the n + diffusion layer 34 are connected by the aluminum wiring 32, the through hole 12, and the aluminum wiring 33, and are connected to the GND pad 30. The n + diffusion layer 35 is connected by the aluminum wiring 36, the through hole 12, and the aluminum wiring 37. The n + diffused layer 34 and the n + diffused layer 35 are alternately arranged and separated by the field oxide film 38. The p + diffusion layer 39 is arranged so as to surround these n + diffusion layers 34 and 35. The p + diffusion layer 39 is connected to GND via the contact 13, the aluminum wiring 37, the through hole 12, and the aluminum wiring 36. In addition, 7 ⁺ diffusion layers 34 and 35 and P ⁺ diffusion layer 39 are formed in the region of the P well 40.

다음에, 제9도에서 B-B에 있어서의 단면과 그 등가 회로를 제10도에 나타낸다. 또한, 제10도는 n+ 확산층(34)과 n+ 확산층(35a, 35b)을 간단하게 하기 위해, 일부가 생략되어 있다. 제10도를 참조하면, 제1전원(Vcc)(5)이 필드 트랜지스터의 드레인에 해당하는 n+ 확산층(34)에 접속되고, 소스에 해당하는 n+ 확산층(35a, 35b)이 GND에 접속되어 있다. n+ 확산층(34)과 n+확산층(35a) 혹은 n+ 확산층(35b)는 필드 산화막(38a, 38b)에 의해 분리되어 있다. 이 필드 트랜지스터(24)를 둘러싸도록 p+ 확산층(39)이 마련되어 있다. 이와 같이, 제1전원(Vcc)에 접속된 n+ 확산층(34)과 GND에 접속된 n+ 확산층(35a, 35b)을 번갈아 배치하는 것에 의해, 제1전원(Vcc)에 서지 전류가 인가된 경우에 그 서지 전류를, n+ 확산층(34)의 양 쪽에 위치한 두 개의 n+ 확산층(35a, 35b)으로 흐르게 하는 것이 가능하다. 그러므로, 서지 전류로부터 내부 회로의 소자를 보호하는 효과가 증대된다.Next, in FIG. 9, the cross section in B-B and its equivalent circuit are shown in FIG. In addition, in FIG. 10, a part is abbreviate | omitted in order to simplify the n + diffused layer 34 and n + diffused layers 35a and 35b. Referring to FIG. 10, the first power source Vcc 5 is connected to the n + diffusion layer 34 corresponding to the drain of the field transistor, and the n + diffusion layers 35a and 35b corresponding to the source are connected to GND. . The n + diffusion layer 34 and the n + diffusion layer 35a or the n + diffusion layer 35b are separated by the field oxide films 38a and 38b. The p + diffusion layer 39 is provided to surround the field transistor 24. In this way, when the surge current is applied to the first power supply Vcc by alternately disposing the n + diffusion layer 34 connected to the first power supply Vcc and the n + diffusion layers 35a and 35b connected to GND. It is possible to flow the surge current to two n + diffusion layers 35a and 35b located on both sides of the n + diffusion layer 34. Therefore, the effect of protecting the elements of the internal circuit from the surge current is increased.

다음에, 입력 보호 회로 장치의 평면 레이아웃의 다른 예에 관해 제11도를 참조하여 설명한다.Next, another example of the planar layout of the input protection circuit device will be described with reference to FIG.

제11도를 참조하면, 제1전원(Vcc) 패드(29)에 인접하여 보호 회로부B(46)가 배치되어 있다. 보호 회로부 B(46)에 있어서, 제1전원(Vcc)이 입력된 제1전원(Vcc) 패드(29)와 n+ 확산층(41)이 알루미늄 배선(32), 스루홀(12), 알루미늄배선(33) 및 콘택트(13)를 경유하여 접속되어 있다. 이 n+ 확산층(41)을 세 방향으로부터 포위하도록 p+ 확산층(42)가 배치되어 있다. p+ 확산층(42)은 콘택트(13) 다이오드에 비해배선(37)을 경유하여 GND와 접속되어 있다. n+ 확산층(41), p+ 확산층(42)은 P 웰(43)의 영역 내에 형성되어 있다.Referring to FIG. 11, the protection circuit unit B 46 is disposed adjacent to the first power source Vcc pad 29. In the protection circuit section B 46, the first power supply Vcc pad 29 and the n + diffusion layer 41 to which the first power supply Vcc is input are connected to the aluminum wiring 32, the through hole 12, and the aluminum wiring ( 33) and the contact 13 are connected. The p + diffused layer 42 is arrange | positioned so that this n + diffused layer 41 may be surrounded from three directions. The p + diffusion layer 42 is connected to the GND via the wiring 37 as compared with the contact 13 diode. The n + diffusion layer 41 and the p + diffusion layer 42 are formed in the region of the P well 43.

다음에, 제11도에서 C-C에 있어서의 단면과 등가 회로를 제12도에 나타낸다. 제12도를 참조하면, P 웰(43)과 n+ 확산층(41)으로 다이오드(2b)가 형성되어 있다. 이상과 같이 구성하면, 다이오드(2b)가 제1전원(Vcc) 패드(29)의 근방에 위치하고, p+ 확산층(42)은 제1전원(Vcc) 패드(29)와 서로 대향하는 면을 제외한 세 방향으로부터 n+ 확산층(41)을 다이오드에 비해, 서지 전류를 제거하는 효과가 크게 되어, 서지 전류로부터 내부 회로의 소자를 보호하는 것이 가능하다.Next, Fig. 11 shows an equivalent circuit of the cross section in C-C in Fig. 11. Referring to FIG. 12, the diode 2b is formed of the P well 43 and the n + diffusion layer 41. With the above configuration, the diode 2b is positioned near the first power source Vcc pad 29, and the p + diffusion layer 42 has three surfaces except for the surfaces facing the first power source Vcc pad 29. The effect of removing the surge current from the n + diffused layer 41 in comparison with the diode becomes larger, and it is possible to protect the elements of the internal circuit from the surge current.

다음에, 입력 보호 회로 장치의 평면 레이아웃의 또다른 예가 제13도에 도시되어 있다. 제13도를 참조하면, GND 패드(30)에 인접하여 보호 회로부 C(47)가 배치되어 있다. 보호 회로부 C(47)에 있어서, GND 패드(30)와 p+ 확산층(45)이 알루미늄 배선(36), 스루홀(12), 알루미늄 배선(37) 및 콘택트(13)를 경유하여 접속되어 있다. p+ 확산층(45)은 P 웰(44)의 영역 내에 형성되어 있다.Next, another example of the planar layout of the input protection circuit device is shown in FIG. Referring to FIG. 13, the protection circuit portion C 47 is disposed adjacent to the GND pad 30. In the protection circuit portion C 47, the GND pad 30 and the p + diffusion layer 45 are connected via the aluminum wiring 36, the through hole 12, the aluminum wiring 37, and the contact 13. The p + diffusion layer 45 is formed in the region of the P well 44.

다음에, 제13도에서 D-D에 있어서의 단면과 등가 회로를 제14도에 나타낸다. 제14도를 참조하면, P 웰(44)과 n 형 기판(23)으로 다이오드(2c)가 형성되어 있다. 이상과 같이 구성하면, 다이오드(2c)는 GND 패드(30)의 근방에 위치하고 있으므로 서지를 제거하는 효과가 크게 되어, 서지 전류로부터 내부 회로의 소자를 보호하는 것이 가능하다.Next, FIG. 14 shows an equivalent circuit of the cross section in D-D in FIG. Referring to FIG. 14, a diode 2c is formed of the P well 44 and the n-type substrate 23. With the above configuration, since the diode 2c is located in the vicinity of the GND pad 30, the effect of removing the surge is increased, and it is possible to protect the element of the internal circuit from the surge current.

또한, 제8도, 제11도 및 제13도에 나타낸 평면 레이아웃을 조합하면, 제15도에 나타낸 것과 같은 평면 레이. 아웃을 구성할 수 있다. 그러한 구성에 의하면, 제1전원(Vcc) 패드(29)와 GND 패드(30)가 인접하고, 게다가 그들의 다이오드에 비해트랜지스터를 가지는 보호 회로부 A(31), 다이오드를 가지는 보호 회로부 B(46) 및 보호 회로부 C(47)가 배치되어 있다. 그러므로, 각 패드와 각 보호 회로부간의 거리를 가장 짧게 하는 것이 가능하므로 그 사이의 전기 저항을 최대한 작게 하는 것이 가능하다. 따라서, 서지를 더욱 효과적으로 제거하는 것이 가능하여, 예컨대, 내부 회로에 있어서, 서지 전류가 원인으로 되는 것과 같은 출력 트랜지스터의 래치업 현상을 방지하는 것이 가능하다. 또한, 본 발명은 본 실시예에 한정되지 않고, 접지 단자 및 전원 단자를 구비하며, 서지 전류가 전원에 인가될 수 있는 임의의 반도체 디바이스에 적용될 수 있다.Moreover, when combining the planar layout shown in FIG. 8, FIG. 11, and FIG. 13, the planar lay as shown in FIG. You can configure the out. According to such a configuration, the first power supply (Vcc) pad 29 and the GND pad 30 are adjacent to each other, and furthermore, the protection circuit section A 31 having a transistor compared to their diodes, the protection circuit section B 46 having a diode, and The protection circuit part C 47 is arrange | positioned. Therefore, it is possible to make the distance between each pad and each protection circuit section the shortest, so that the electrical resistance therebetween is as small as possible. Therefore, it is possible to eliminate the surge more effectively, for example, in the internal circuit, it is possible to prevent the latch-up phenomenon of the output transistor such as caused by the surge current. Further, the present invention is not limited to this embodiment, but may be applied to any semiconductor device having a ground terminal and a power supply terminal, and to which a surge current can be applied to the power supply.

[실시예 3]Example 3

다음에, 2 계통의 상이한 전위의 전원을 가지는 디바이스에 적용되는 입력보호 회로 장치에 관해 SRAM을 예로 들어 설명한다.Next, a description will be given taking an SRAM as an example of an input protection circuit device applied to a device having a power source having two different potentials.

우선, 제16도는 그 SRAM의 블록도를 나타낸다. 제16도를 참조하면, SRAM은 SRAM 코어(core)(48), 버스트 제어 신호 레지스터(burst control signal register)(51), ADD 레지스터(52), 카운터(53), 기록 펄스 발생기(write pulsegenerator)(55), 제어 신호 레지스터(control signal register)(54), OE 버퍼(56)및 입력 레지스터(input register)(57)를 포함하는 내부 회로부(49)와, 출력 버퍼부(50)를 포함하는 외부 회로부(50a)를 가진다. 이 내부 회로부(49)에는 제1전원(Vcc)(5)이 접속되고, 외부 회로부(50a)에는 제2전원(Vccq)(60)이 접속되어 있다. 통상의 상태에서는, 제1전원(Vcc)의 전위는 제2전원(Vccq)의 전위보다도 높고, 본 실시예의 경우, 각각 3.3V, 2.5V이다. 그리고, SRAM은 이 제1전원(Vcc)(5)과 제2전원(Vccq)(60)에 접속된 보호 회로부 D(59)를 구비한다.First, FIG. 16 shows a block diagram of the SRAM. Referring to FIG. 16, the SRAM includes an SRAM core 48, a burst control signal register 51, an ADD register 52, a counter 53, and a write pulse generator. 55, an internal circuit section 49 including a control signal register 54, an OE buffer 56 and an input register 57, and an output buffer section 50 It has an external circuit part 50a. The first power source Vcc 5 is connected to the internal circuit unit 49, and the second power source Vccq 60 is connected to the external circuit unit 50a. In a normal state, the potential of the first power source Vcc is higher than the potential of the second power source Vccq, and is 3.3V and 2.5V, respectively, in this embodiment. The SRAM includes a protection circuit section D 59 connected to the first power supply Vcc 5 and the second power supply Vccq 60.

보호 회로부 D(59)에는, 제17도에 나타낸 바와 같이 제1전원(Vcc)(5)과 제2전원(Vccq)(60) 사이에서 제2전원(Vccq)(60)으로부터 제1전원(Vcc)(5)을 향해 순방향으로 되도록 다이오드(2d)를 구비하고 있다. 잉력 보호 회로 장치로서,보호 회로부 D가 제2전원(Vccq) 패드에 인접하여 형성되어 있다.As shown in FIG. 17, the protection circuit section D 59 includes the first power source Vccq 60 to the first power source V between the first power source Vcc 5 and the second power source Vccq 60. A diode 2d is provided so as to be in the forward direction toward Vcc) 5. As an eddy protection circuit device, the protection circuit part D is formed adjacent to the 2nd power supply Vccq pad.

다음에 보호 회로부 D(59)의 평면 레이아웃의 일예에 대해 제18도를 참조하여 설명한다. n+ 확산층(62)과 n+ 확산층(66)이 콘택트(13), 알루미늄 배선(61)을 경유하여 제1전원(Vcc)(5)에 연결되어 있다. p+ 확산층(67)은 콘택트(13), 알루미늄 배선(68), 스루홀(12) 및 알루미늄 배선(69)을 경유하여 제2전원(Vccq)(60)에 연결되어 있다. n+ 확산층(62) 및 p+ 확산층(67)은 P 웰(64)의 영역내에 형성되어 있다. n+ 확산층(66)은 P 웰(64)을 포위하도록 형성되어 있다. 그리고, 그 n+ 확산층(66)을 포위하도록 트랜치 모양(trench-like)의 P 웰(65)이 형성되어 있다. P 웰(65)의 영역 내에 p+ 확산층(63)이 형성되어 있고, 이것은, 콘택트(13), 알루미늄 배선(70)을 경유하여 GND와 연결되어 있다.Next, an example of the planar layout of the protection circuit portion D 59 will be described with reference to FIG. The n + diffusion layer 62 and the n + diffusion layer 66 are connected to the first power source Vcc 5 via the contact 13 and the aluminum wiring 61. The p + diffusion layer 67 is connected to the second power supply Vccq 60 via the contact 13, the aluminum wiring 68, the through hole 12, and the aluminum wiring 69. The n + diffusion layer 62 and the p + diffusion layer 67 are formed in the region of the P well 64. The n + diffusion layer 66 is formed to surround the P well 64. A trench-like P well 65 is formed to surround the n + diffusion layer 66. A p + diffusion layer 63 is formed in the region of the P well 65, which is connected to GND via the contact 13 and the aluminum wiring 70.

다음에, 제18도에서 E-E에 있어서의 단면과 등가 회로를 제19도에 나타낸다. 제19도를 참조하면, P 웰(64)과 n+ 확산층(62)에 의해, 혹은, P 웰(64)과 n+ 확산층(66)에 의해 다이오드(2d)가 형성되러 있다. 또한, 이도면에 있어서는 간단히 하기 위해, n+ 확산층(62)와 p+ 확산층(67)의 배치를 일부 생략하고 있다.Next, FIG. 19 shows an equivalent circuit of the cross section of E-E in FIG. Referring to FIG. 19, a diode 2d is formed by the P well 64 and the n + diffusion layer 62 or by the P well 64 and the n + diffusion layer 66. In addition, in this figure, the arrangement | positioning of the n + diffused layer 62 and the p + diffused layer 67 is abbreviate | omitted for simplicity.

이구조에 의하면, 예컨대, 제1전원(Vcc)(5)과 제2전원(Vccq)(60)을 인가할 경우, 제1 및 제2전원 전위의 통상의 관계가 역전되어, 과도적으로 제2전원(Vccq)의 전압이 제1전원(Vcc)의 전압보다도 높게 된 경우, 전류는 p+ 확산층(67)로부터 P 웰(64)을 거쳐 n+ 확산층(62)으로 흐르든가, 혹은, 다시 n 형 기판(23)을 거쳐 n+ 확산층(66)으로 흐른다.According to this structure, for example, when the first power source Vcc 5 and the second power source Vccq 60 are applied, the normal relationship between the first and second power source potentials is reversed and the second is transiently changed. When the voltage of the power source Vccq becomes higher than the voltage of the first power source Vcc, the current flows from the p + diffusion layer 67 through the P well 64 to the n + diffusion layer 62, or again to the n-type substrate. It flows through n23 to the n + diffused layer 66.

이와 같은 보호 회로부 D는 제2전원(Vccq) 패드(도시되지 않음)에 인접하여 형성되어 있으므로, 과도적인 전류는 제2전원(Vccq) 패드의 근방에만 흐른다.그러므로, 종래의 기술에 있어서 제25도에서 설명한 바와 같이, 출력 트랜지스터의 소스에 접속된 제2전원(Vccq)과 기판에 접속된 제1전원(Vcc) 사이에 큰 전위차가 발생하는 것을 방지하는 것이 가능하다. 따라서, 출력 트랜지스터의 래치업 현상을 방지하는 것이 가능하다.Since the protection circuit portion D is formed adjacent to the second power supply (Vccq) pad (not shown), the transient current flows only in the vicinity of the second power supply (Vccq) pad. As described above, it is possible to prevent a large potential difference from occurring between the second power supply Vccq connected to the source of the output transistor and the first power supply Vcc connected to the substrate. Therefore, it is possible to prevent the latch-up phenomenon of the output transistor.

또한, 이 실시예의 SRAM에 있어서는 노이즈 감소를 위해 내부 회로용의 제1전원(Vcc)으로서 3.3V, 출력 트랜지스터용의 제2전원(Vccq)에 관해 2.5V를 사용하고 있다. 이 외에, SRAM과 중앙 처리 장치(Central Processing Unit, 이하 CPU로 쓴다)를 포함하는 반도체 장치에 있어서, SRAM의 전원 전압과 SRAM에 접속된 CPU의 전원 전압이 상이하게 되는 때가 있다. 예컨대, SRAM의 전원 전압이 5V이고 CPU의 전원 전압이 3.3V인 경우, SRAM의 출력 전압도 CPU의 전압과 일치시키기 위해 3.3V로 할 필요가 있다. 다시 말해, SRAM의 제1전원(Vcc)은 5V, 제2전원(Vccq)은 3.3V로 된다. 이와 같은 경우에도, 이 입력 보호 회로 장치를 사용하는 것에 의해 출력 트랜지스터의 래치업 현상을 방지하는 것이 가능하다.In the SRAM of this embodiment, 3.3 V is used as the first power supply Vcc for the internal circuit and 2.5 V is used for the second power supply Vccq for the output transistor for noise reduction. In addition, in a semiconductor device including an SRAM and a central processing unit (hereinafter referred to as a CPU), the power supply voltage of the SRAM and the power supply voltage of the CPU connected to the SRAM sometimes differ. For example, when the power supply voltage of the SRAM is 5V and the power supply voltage of the CPU is 3.3V, the output voltage of the SRAM also needs to be 3.3V in order to match the voltage of the CPU. In other words, the first power source Vcc of the SRAM is 5V and the second power source Vccq is 3.3V. Even in such a case, it is possible to prevent the latch-up phenomenon of the output transistor by using this input protection circuit device.

또한, SRAM에 한정되지 않고, 2계통의 상이한 전위의 전원을 가지는 반도체 디바이스에 있어서는, 본 입력 보호 회로 장치를 적용하는 것이 가능하여, 전위 관계의 역전에 의해 발생하는 반도체 디바이스의 오동작을 방지하는 것이 가능하다.In addition, it is possible to apply the present input protection circuit device to a semiconductor device having a power source of two different potentials, not limited to the SRAM, and to prevent malfunction of the semiconductor device caused by the reversal of the potential relationship. It is possible.

또한, 여기에서 나타낸 실시예는 모든 점에서 예시적이므로, 본 발명의 내용이 여기에 한정되는 것은 아니다. 본 발명의 범위는 위에서 설명한 내용으로 한정되지 않으며, 특허 청구 범위에서 나타내는 내용과, 특허 청구 범위의 균등한 의미 및 범위 내에서의 변화까지도 포함하는 것으로 이해되어야 한다.In addition, since the Example shown here is illustrative in all respects, the content of this invention is not limited to this. It is to be understood that the scope of the present invention is not limited to the above description, but also includes the contents indicated in the claims and the equivalent meaning of the claims and variations within the scope.

Claims

전원 단자, 접지 단자 및 신호 입력 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는 보호 회로부와 신호 입력부를 포함하고, 상기 보호 회로부는, 상기 신호 입력부(6)와 상기 반도체 회로 장치(8)를 전기적으로 접속하는 신호 전달 경로부(9)와, 상기 신호 전달 경로부(9)와 상기 전원 단자(5) 사이에 접속된 트랜지스터(1)와, 상기 신호 전달 경로부(9)와 상기 접지 단자(7)와의 사이에 접속된 다이오드(2a)를 구비하며, 상기 트랜지스터(1)의 소스가 상기 신호 전달 경로부(9)에 접속되고, 상기 트랜지스터(1)의 드레인이 상기 전원 단자(5)에 접속되며, 상기 트랜지스터의 게이트 전극(10)이 제1저항(11)을 거쳐 상기 접지 단자(7)에 접속되고, 상기 다이오드(2a)는, 상기 접지 단자(7)로부터 상기 신호 전달 경로부(9)를 향해 순방향으로 되도록 접속되며, 상기 신호 입력부(6)는, 상기 신호 입력 단자에 전기적으로 접속되어 있는 입력 보호 회로 장치.An input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal, and a signal input terminal, wherein the input protection circuit device includes a protection circuit portion and a signal input portion, and the protection circuit portion includes the signal input portion 6. ) And a signal transmission path section 9 for electrically connecting the semiconductor circuit device 8, a transistor 1 connected between the signal transmission path section 9 and the power supply terminal 5, and the signal. A diode 2a connected between the transfer path portion 9 and the ground terminal 7, the source of the transistor 1 is connected to the signal transfer path portion 9, and the transistor 1 ) Is connected to the power supply terminal 5, the gate electrode 10 of the transistor is connected to the ground terminal 7 via a first resistor 11, and the diode 2a is connected to the ground. The signal transmission path from terminal 7 9 is connected to the forward direction, the signal input unit 6, the input protection circuit device which is electrically connected to the signal input terminal toward the.

제1항에 있어서, 상기 게이트 전극(10)과 상기 소스 사이의 기생 용량의 용량값과, 상기 제1저항(11)의 저항값과의 곱이, 상기 반도체 회로 장치(8)의 사이클 타임보다 작은값으로 되는 입력 보호 회로 장치.The method of claim 1, wherein a product of the parasitic capacitance between the gate electrode 10 and the source and the resistance of the first resistor 11 is smaller than the cycle time of the semiconductor circuit device 8. Valued input protection circuit device.

전원 단자, 접지 단자 및 신호 입력 단자에 접속되는 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는 보호 회로부(14)와 신호 입력부(6)를 포함하고, 상기 보호 회로부(14)는, 제1도전형의 반도체 기판(23)의 주표면에 형성된 제2도전형의 제1불순물 영역(21)과, 상기 주표면에 형성되고, 상기 제1불순물 영역 내에 서로 거리를 두고 떨어진 한 쌍의 제2불순물 영역(15a, 17)과, 상기 한쌍의 제2불순물 영역(15a, 17)에 의해 끼워진 상기 주표면상에, 절연막(10c)을 개재시켜 형성된 제1게이트 전극(10a)과, 상기 주표면에 있어서, 상기 제1불순물 영역(21)을 둘러싸도록 형성되고, 제1도전형의 반도체 기판보다 높은 불순물 농도를 가지는 제1도전형의 제3불순물 영역(19)을 구비하고, 상기 신호 입력부(6)는 상기 신호 입력 단자에 전기적으로 접속되며, 상기 신호 입력부(6)는 상기 한 쌍의 제2불순물 영역 중 한 쪽 영역(15a)에 전기적으로 접속되고, 상기 한 쪽 영역(15a)이 제2저항(4)을 경유하여 상기 반도체 회로 장치와 전기적으로 접속되며, 상기 전원 단자가 상기 한 쌍의 제2불순물 영역 중 다른 쪽 영역(17)과, 상기 제3불순물 영역(19)에 전기적으로 접속되고, 상기 접지 단자가 상기 제1불순물 영역(21)과, 상기 제1저항(11)을 경유하여 상기 제1게이트 전극(10a)에 전기적으로 접속되며, 상기 보호 회로부(14)는 상기 신호 입력부(6)에 인접하여 배치되어 있는 입력 보호 회로 장치.An input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal, and a signal input terminal, wherein the input protection circuit device includes a protection circuit portion 14 and a signal input portion 6, and the protection circuit portion ( 14 is formed on the main surface of the first impurity region 21 of the second conductive type and formed on the main surface of the semiconductor substrate 23 of the first conductive type, and is spaced apart from each other in the first impurity region. The first gate electrode 10a formed through the insulating film 10c on the main surface sandwiched by the separated second impurity regions 15a and 17 and the pair of second impurity regions 15a and 17. ) And a third impurity region 19 of the first conductive type formed on the main surface to surround the first impurity region 21 and having a higher impurity concentration than the first conductive semiconductor substrate. The signal input unit 6 is connected to the signal input terminal. The signal input section 6 is electrically connected to one region 15a of the pair of second impurity regions, and the one region 15a is connected via a second resistor 4 The power supply terminal is electrically connected to the other region 17 of the pair of second impurity regions and the third impurity region 19, and the ground terminal is electrically connected to the semiconductor circuit device. The first impurity region 21 is electrically connected to the first gate electrode 10a via the first resistor 11, and the protection circuit portion 14 is disposed adjacent to the signal input portion 6. Input protection circuit device.

제3항에 있어서, 상기 제1게이트 전극(10a)과 상기 주표면 사이에 끼워진 상기 절연막(10c)의 기생 용량값과, 상기 제1저항(11)의 저항값과의 곱이, 상기 반도체 회로 장치의 사이클 타임 이하의 값으로 되는 입력 보호 회로 장치.4. The semiconductor circuit device according to claim 3, wherein the product of the parasitic capacitance of the insulating film 10c sandwiched between the first gate electrode 10a and the main surface and the resistance of the first resistor 11 are the product. An input protection circuit device whose value is less than or equal to the cycle time of.

제3항에 있어서, 상기 보호 회로부는, 상기 주표면에 있어서, 상기 제3불순물 영역(19)을 둘러싸도록 형성된 제2도전형의 제4불순물 영역(22)을 더 구비하고, 상기 접지 단자가 상기 제4불순물 영역(22)에 전기적으로 접속되어 있는 입력 보호 회로 장치.4. The protective circuit portion of claim 3, further comprising a fourth impurity region 22 of a second conductivity type formed on the main surface to surround the third impurity region 19, wherein the ground terminal is An input protection circuit device electrically connected to the fourth impurity region (22).

제3항에 있어서, 상기 보호 회로부(14)는, 상기 주표면의 상기 제1불순물 영역(21) 내에 형성되고, 상기 한 쌍의 제2불순물 영역 중 다른 쪽 영역(17)과 거리를 두고 떨어진 제2도전형의 제5불순물 영역(15b)과, 상기 제5불순물 영역(15b)과 상기 다른 쪽 영역(17)에 의해 끼워진 상기 주표면상에, 절연막(10c)을 개재시켜 형성된 제2게이트 전극(10b)을 더 구비하고, 상기 신호 입력부(6)가 상기 제5불순물 여역(15b)에 전기적으로 접속되며, 상기 제2게이트 전극(10b)이 상기 제1게이트 전극(10a)에 전기적으로 접속되어 있는 입력 보호 회로 장치.The protection circuit part 14 is formed in the said 1st impurity area | region 21 of the said main surface, and is spaced apart from the other area | region 17 of the said 2nd impurity area | region. A second gate formed on the main surface sandwiched by the fifth impurity region 15b of the second conductivity type and the fifth impurity region 15b and the other region 17 via an insulating film 10c. An electrode 10b is further provided, and the signal input unit 6 is electrically connected to the fifth impurity region 15b, and the second gate electrode 10b is electrically connected to the first gate electrode 10a. Connected input protection circuit device.

제6항에 있어서, 상기 보호 회로부는, 상기 주표면에 있어서, 상기 제3불순물 영역(19)을 둘러싸도록 형성된 제2도전형의 제4불순물 영역(22)을 더 구비하고, 상기 접지 단자가 상기 제4불순물 영역(22)에 전기적으로 접속되어 있는 입력 보호 회로 장치.7. The protective circuit portion of claim 6, further comprising a fourth impurity region 22 of a second conductive type formed on the main surface to surround the third impurity region 19. An input protection circuit device electrically connected to the fourth impurity region (22).