KR20000014072A - Memory logic complex semiconductor device and test method therof for wafer burn-in test - Google Patents
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Abstract
Description
본 발명은 메모리 로직 복합 반도체 장치(Merged Memory Logic:MML)에 관한 것으로서, 특히, 웨이퍼 번-인 테스트를 위한 메모리 로직 복합 반도체 장치 및 그 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory logic compound semiconductor device (MML), and more particularly, to a memory logic compound semiconductor device for a wafer burn-in test and a test method thereof.
최근에는 로직을 위한 칩과 메모리를 위한 칩을 원칩(one-chip)화하는 동향 이 늘어나고 있다. 즉, 반도체 장치를 이용하는 시스템의 경박단소, 고성능화, 저전력화를 달성하기 위하여 메모리, 예컨대 디램 (DRAM;Dynamic Random Access Memory) 또는 에스램(SRAM;Static Random Access Memory)과 상기 메모리에 맞는 로직을 하나의 칩에 구현하며, 이를 메모리 로직 복합 반도체 장치(MML)라 한다.Recently, there is an increasing trend of one-chip chips for logic and chips for memory. That is, in order to achieve light weight, high performance, and low power of a system using a semiconductor device, a memory, for example, a dynamic random access memory (DRAM) or a static random access memory (SRAM) and logic suitable for the memory, may be used. Is implemented in a chip of a memory logic compound semiconductor device (MML).
메모리 로직 복합 반도체 장치에 내장된 메모리를 별도의 외부 핀 없이 테스트하기 위해서는 메모리와 로직 테스트를 분리하여 메모리 테스트 시에는 로직 용의 외부 입출력 핀을 멀티플렉싱하여 사용하는 방법이 일반화되어 있다. 메모리 로직 복합 반도체 장치를 테스트하기 위한 항목 중에서 웨이퍼 번인 테스트는 외부의 테스터로부터 적정한 스트레스 조건을 인가하기 위해, 최소한의 핀 선택이 있어야 하고, 그에 따라서 핀에 인가하는 테스트 상태 정보가 메모리에 전달되기 위해서 최소한의 입출력 셀을 구동하기 위한 다수의 전원이 공급되어야 한다. 또한, 웨이퍼 번인 테스트 시에는 테스터로부터 인가되는 제어 신호가 직접 메모리 블럭으로 인가되는 것이 아니라 로직 블럭을 통하여 인가되기 때문에, 로직 내부의 멀티플렉서를 구동하기 위한 주변 로직 구동용 전원 및 메모리 테스트 상태임을 인지시키는 별도의 외부 디코딩 핀등을 인가하기 위한 프루빙 패드(Probing PAD)가 증가된다.Memory Logic In order to test the memory embedded in a semiconductor device without a separate external pin, it is common to separate a memory and a logic test and multiplex the external I / O pins for logic during memory test. Among the items for testing memory logic complex semiconductor devices, wafer burn-in test requires minimum pin selection to apply proper stress condition from an external tester, so that test state information applied to the pin is transferred to memory. Multiple power sources must be supplied to drive the minimum number of input / output cells. In addition, during the wafer burn-in test, the control signal applied from the tester is applied to the logic block instead of directly to the memory block, thereby recognizing the power supply and memory test conditions for driving the peripheral logic for driving the multiplexer in the logic. Probing PAD for applying a separate external decoding pin or the like is increased.
따라서, 생산성 측면에서는 이러한 프루빙 패드(Probing PAD)의 증가로인해 멀티 병렬 테스트가 제한받게 된다는 문제점이 있다. 또한, 상술한 바와 같이 메모리 테스트 시에는 메모리 블럭에만 전원을 공급하여 테스트를 수행하는 것이 어렵기 때문에, 로직 블럭에 공급되는 로직 전원으로인해 노이즈가 발생할 수 있다는 문제점이 있다.Therefore, in terms of productivity, there is a problem that the multi-parallel test is limited due to the increase in the probing pad. In addition, as described above, since it is difficult to perform the test by supplying power only to the memory block during the memory test, noise may occur due to the logic power supplied to the logic block.
본 발명이 이루고자하는 기술적 과제는, 메모리 로직 복합 반도체 장치의 웨이퍼 번인 테스트 시에 로직 블럭에 인가되는 전원을 차단하고, 패드와 내부 메모리 블럭과의 직접적인 신호 경로를 형성하여 웨이퍼 번인 테스트 조건을 인가할 수 있는 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치를 제공하는데 있다.An object of the present invention is to cut off power applied to a logic block during a wafer burn-in test of a memory logic complex semiconductor device, and to form a direct signal path between a pad and an internal memory block to apply a wafer burn-in test condition. To provide a memory logic composite semiconductor device for wafer burn-in test.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 메모리 로직 복합 반도체 장치에서 수행되는 웨이퍼 번인 테스트 방법을 제공하는데 있다.Another object of the present invention is to provide a wafer burn-in test method performed in the memory logic complex semiconductor device.
도 1은 본 발명에 따른 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치를 설명하기 위한 개략적인 블럭도이다.1 is a schematic block diagram illustrating a memory logic complex semiconductor device for a wafer burn-in test according to the present invention.
도 2는 도 1에 도시된 메모리 로직 복합 반도체 장치의 바람직한 실시예의 블럭도이다.FIG. 2 is a block diagram of a preferred embodiment of the memory logic complex semiconductor device shown in FIG. 1.
도 3은 도 1에 도시된 메모리 로직 복합 반도체 장치에서 수행되는 웨이퍼 번인 테스트 방법을 설명하기 위한 플로우차트이다.FIG. 3 is a flowchart for describing a wafer burn-in test method performed in the memory logic complex semiconductor device illustrated in FIG. 1.
상기 과제를 이루기위해, 본 발명에 따른 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치는, 로직부와 메모리부를 갖고, 외부의 테스터로부터 기능 테스트 및 웨이퍼 번인 테스트를 위한 소정의 테스트 제어 신호 및 테스트 데이타를 인가하는 메모리 로직 복합 반도체 장치에 있어서, 테스터로부터 웨이퍼 번인 인에이블 신호를 입력으로하는 제1패드, 테스터로부터 테스트 모드 신호를 입력으로하는 제2패드, 기능 테스트 또는 웨이퍼 번인 테스트 시에 테스트 제어 신호 또는 테스트 데이타를 입력으로하는 다수 개의 패드들, 웨이퍼 번인 인에이블 신호에 응답하여 다수의 패드들로부터 직접적인 신호 경로를 형성하고, 형성된 경로를 통하여 웨이퍼 번인 테스트를 위한 테스트 제어 신호를 내부 메모리 입력 단자들로 인가하는 메모리부 및 정상 모드 또는 테스트 모드에서의 신호 입력을 멀티플렉싱하는 다수의 멀티플렉서들을 구비하고, 테스트 모드 신호에 응답하여 기능 테스트 제어 신호 및 테스트 데이타를 메모리부로 전달하거나, 정상 동작 시에 외부에서 인가되는 소정의 데이타를 메모리부로 전달하는 로직부로 구성되는 것이 바람직하다.In order to achieve the above object, the memory logic composite semiconductor device for the wafer burn-in test according to the present invention, the logic portion and the memory unit, and the predetermined test control signal and test data for the functional test and wafer burn-in test from an external tester A memory logic composite semiconductor device to be applied, comprising: a first pad for inputting a wafer burn-in enable signal from a tester, a second pad for inputting a test mode signal from a tester, a test control signal during a functional test or a wafer burn-in test, or A plurality of pads that input test data, form a direct signal path from the plurality of pads in response to the wafer burn-in enable signal, and transmit the test control signal for the wafer burn-in test to the internal memory input terminals through the formed path. Memory unit to apply and It has a plurality of multiplexers for multiplexing the signal input in the normal mode or the test mode, and transmits the functional test control signal and the test data to the memory unit in response to the test mode signal, or to receive predetermined data applied from the outside in the normal operation. It is preferably composed of a logic unit for transferring to the memory unit.
상기 다른 과제를 이루기위해, 본 발명에 따른 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치에서 수행되는 웨이퍼 번인 테스트 방법은, (a) 테스트 모드 신호가 인에이블되었는가를 판단하는 단계, (b) (a)단계에서 테스트 모드 신호가 인에이블되지 않았으면 정상 동작하는 단계, (c) (a)단계에서 테스트 모드 신호가 인에이블되었으면, 웨이퍼 번인 인에이블 신호가 액티브되었는가를 판단하는 단계, (d) (c)단계에서 웨이퍼 번인 인에이블 신호가 액티브되었으면, 일반 기능 테스트 시의 신호 전달 경로를 차단하는 단계, (e) (c)단계에서 웨이퍼 번인 인에이블 신호가 액티브되지 않았으면 일반 기능 테스트를 수행하는 단계 및 (f) (e)단계 후에 패드로부터의 다른 신호 경로를 통하여 웨이퍼 번인 테스트를 위한 테스트 조건을 인가하는 단계로 구성되는 것이 바람직하다.In order to achieve the above object, the wafer burn-in test method performed in the memory logic composite semiconductor device for the wafer burn-in test according to the present invention, (a) determining whether the test mode signal is enabled, (b) (a Normal operation if the test mode signal is not enabled in step), (c) if the test mode signal is enabled in step (a), determining whether the wafer burn-in enable signal is activated, (d) ( in step c), if the wafer burn-in enable signal is active, blocking the signal transmission path during the general function test; and (e) performing a general function test if the wafer burn-in enable signal is not active in step (c). Step (f) and (e) after step (e) applying test conditions for wafer burn-in testing through another signal path from the pad. To be preferred.
이하, 본 발명에 따른 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a memory logic composite semiconductor device for a wafer burn-in test according to the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 웨이퍼 번인 테스트를 위한 메모리 로직 복합 반도체 장치를 설명하기 위한 개략적인 블럭도로서, 메모리부(100), 로직부(120), 입출력부(140) 및 패드들(150~15m)을 포함하고, 메모리부(100)는 스위치들(101a ~109a 및 101b~109b)을 포함하고, 로직부(120)는 스위치들(121~129) 및 멀티플렉서 들(131~139)을 포함하고, 입출력부(140)는 다수의 I/O셀들(141~14n)을 포함한다. 메모리부(100)는 내부에 1Mb 이상의 메모리 셀로 이루어진 메모리 셀 어레이를 구비하고, 로직부(120)는 내부에 수백 또는 수천 개의 로직 게이트를 구비하지만, 간략한 도시를 위하여 생략한다.1 is a schematic block diagram illustrating a memory logic composite semiconductor device for a wafer burn-in test according to the present invention, and includes a memory unit 100, a logic unit 120, an input / output unit 140, and pads 150 to 150. 15m), the memory unit 100 includes switches 101a to 109a and 101b to 109b, and the logic unit 120 includes switches 121 to 129 and multiplexers 131 to 139. The input / output unit 140 includes a plurality of I / O cells 141 to 14n. The memory unit 100 includes a memory cell array including 1 Mb or more memory cells therein, and the logic unit 120 includes hundreds or thousands of logic gates therein, but is omitted for simplicity.
패드(150)는 외부의 테스터(미도시)로부터 웨이퍼 번인 테스트를 위한 제어 신호(CONT)를 입력한다. 패드(151)는 외부의 테스터로부터 메모리 테스트 모드 신호(TEST_MODE)를 입력한다. 나머지 다수의 패드들(152~15m)은 입출력부(140)의 각 I/O셀과 연결되어 정상 모드 또는 테스트 모드에서 입출력되는 신호를 전달하는 역할을 한다.The pad 150 inputs a control signal CONT for a wafer burn-in test from an external tester (not shown). The pad 151 inputs a memory test mode signal TEST_MODE from an external tester. The remaining plurality of pads 152 to 15m are connected to each I / O cell of the input / output unit 140 to transmit a signal input / output in a normal mode or a test mode.
입출력부(140)는 로직부(120)와 다수의 패드들(151~15m) 사이에 연결되어 메모리 테스트 시에 외부의 테스터에서 인가되는 테스트 제어 신호 및 테스트 데이타를 로직부(120)와 연결된 입력 경로를 통하여 메모리부(100)로 전달하거나, 메모리부(100)에서 출력되는 테스트 결과를 출력 경로를 통하여 외부로 전달한다. 로직부(120)는 내부에 다수의 로직 게이트들을 구비하며, 정상 모드에서 메모리부(100)를 제어하기 위한 제어 신호들 예를 들어, 칼럼 어드레스 스트로브 신호 및 로우 어드레스 스트로브 신호와 같은 제어 신호들을 생성하며, 메모리 테스트 시에는 내부의 멀티플렉서에 의해 그 연결 상태가 변경되어 메모리 테스트 모드로 진입하게 된다. 다시 말해서, 내부의 멀티플렉서들(131~139)은 외부에서 인가되는 테스트 모드 신호가 인에이블/디스에이블되는가에 따라서 정상 모드에서 동작하거나, 메모리 테스트 모드에 진입하거나, 빌트 인 셀프 테스트(Built In Self Test:BIST) 모드에서 메모리를 테스트할 수 있다. 즉, 멀티플렉서(131~139)는 정상 동작 시에 로직 내부에서 생성되는 메모리 제어 신호들을 정상 입력 단자 NOR_IN을 통하여 제1입력으로 인가하고, 메모리 테스트 시에 입출력부(140)에서 인가되는 제어 신호 및 테스트 데이타를 제2입력으로 인가하며, 로직부(120) 외부 의 BIST회로(미도시)에서 인가되는 BIST 테스트를 위한 데이타를 입력 단자 BIST_IN를 통하여 제3입력으로 인가한다.The input / output unit 140 is connected between the logic unit 120 and the plurality of pads 151 to 15m to connect the test control signal and the test data applied from an external tester during the memory test to the logic unit 120. The test result is transmitted to the memory unit 100 through the path, or the test result output from the memory unit 100 is transmitted to the outside through the output path. The logic unit 120 has a plurality of logic gates therein and generates control signals for controlling the memory unit 100 in a normal mode, for example, control signals such as a column address strobe signal and a row address strobe signal. In the memory test, the connection state is changed by the internal multiplexer to enter the memory test mode. In other words, the internal multiplexers 131 to 139 operate in the normal mode, enter the memory test mode, or build in self test depending on whether the test mode signal applied from the outside is enabled / disabled. You can test the memory in Test (BIST) mode. That is, the multiplexers 131 ˜ 139 apply memory control signals generated in logic in the normal operation to the first input through the normal input terminal NOR_IN, and control signals applied from the input / output unit 140 during the memory test. The test data is applied to the second input, and the data for the BIST test applied from the BIST circuit (not shown) outside the logic unit 120 is applied to the third input through the input terminal BIST_IN.
또한, 도 1에 도시된 블럭도에서 로직부(120)는 웨이퍼 번인 테스트를 제어하기 위한 제어 신호(CONT)에 의해 온/오프되는 다수의 스위치c(121~129)를 더 포함한다. 여기에서, 스위치c는 웨이퍼 번인 테스트 시에 테스터로부터 인가되는 테스트 조건을 메모리부(100)로 전달하고, 일반 기능 테스트 시에 패드를 통하여 인가되는 테스트 제어 신호 및 테스트 데이타가 유입되는 것을 차단하기 위한 역할을 한다. 즉, 스위치c(121~129)를 사용하지 않는 것도 가능하며, 이러한 경우에는 웨이퍼 번인 테스트 시의 테스트 조건을 메모리부(100)로 전달하기 위한 패드(152~15m)와 메모리부(100) 사이의 직접적인 경로가 형성된다.In addition, in the block diagram shown in FIG. 1, the logic unit 120 further includes a plurality of switches c 121 to 129 that are turned on / off by a control signal CONT for controlling a wafer burn-in test. Here, the switch c transmits the test condition applied from the tester to the memory unit 100 during the wafer burn-in test, and blocks the test control signal and the test data from being applied through the pad during the general function test. Play a role. That is, it is also possible not to use the switches c (121 to 129), in this case, between the pad (152 ~ 15m) and the memory unit 100 for transferring the test conditions at the time of the wafer burn-in test to the memory unit 100 Direct path is formed.
도 1에 도시된 메모리부(100)는 일반 기능 테스트 시에 다수의 스위치b(101b)와 다수의 멀티플렉서들(131~139)을 통하여 테스트 데이타 또는 테스트를 위한 제어 신호들을 인가한다. 또한, 메모리부(100)는 웨이퍼 번-인 테스트 시에 로직부(120)의 스위치c(121~129)와 메모리부(100)의 스위치a(101a~ 109a)를 통하여 웨이퍼 번인 테스트를 위한 테스트 조건을 인가한다. 상기의 테스트 조건은 예를 들어, 워드 라인을 선택하기 위한 워드 라인 제어 신호가 될 수 있고, 다수의 워드 라인들에 인가되어질 승압 전압 즉, 스트레스(STRESS)가 될 수 있다. 상기의 테스트 조건이 만일 워드 라인을 선택하기 위한 워드 라인 제어 신호라면, 전체의 워드 라인을 선택하여 스트레스를 가함으로써 테스트할 것인지, 짝수 라인 또는 홀수 라인 별로 선택하여 테스트할 것인지에 따라서 상기 테스트 조건이 다수의 패드들을 통하여 동시에 인가되거나 순차적으로 인가되어질 수 있다. 여기에서, 메모리부(100)의 스위치a(101a~109a) 또는 스위치b(101b~109b)는 패드(150)를 통하여 인가되는 제어 신호(CONT)에 응답하여 온/오프되며, 메모리 전원을 공급받아 동작하게 된다.The memory unit 100 shown in FIG. 1 applies test data or control signals for a test through a plurality of switches b 101b and a plurality of multiplexers 131 to 139 during a general function test. In addition, the memory unit 100 is a test for the wafer burn-in test through the switches c 121 to 129 of the logic unit 120 and the switches a 101 a to 109 a of the memory unit 100 during the wafer burn-in test. Apply the condition. The test condition may be, for example, a word line control signal for selecting a word line, and may be a boosted voltage to be applied to a plurality of word lines, that is, a stress. If the test condition is a word line control signal for selecting a word line, the test condition may be determined depending on whether the entire word line is selected by stress or the even or odd lines are selected for testing. The pads may be applied simultaneously or sequentially. Here, the switches a 101a to 109a or the switches b 101b to 109b of the memory unit 100 are turned on / off in response to a control signal CONT applied through the pad 150 to supply memory power. It will work.
즉, 도 1에 도시된 메모리 로직 복합 반도체 장치는 웨이퍼 번인 테스트 시에 외부의 테스터에서 테스트 조건을 인가하기 위해 요구되는 패드의 수에 따른 스위치들을 메모리부(100)에 구비함으로써 정상 동작 시의 신호 경로는 차단하고, 웨이퍼 번인 테스트를 위한 경로 만을 인에이블 시킴으로써 별도의 로직 전원을 공급하지 않고도 웨이퍼 번인 테스트를 수행하는 것을 가능하게 한다.That is, the memory logic complex semiconductor device illustrated in FIG. 1 includes a switch in the memory unit 100 according to the number of pads required to apply a test condition to an external tester during a wafer burn-in test. By blocking the path and enabling only the path for the wafer burn-in test, it is possible to perform the wafer burn-in test without supplying a separate logic power supply.
도 2는 도 1에 도시된 메모리부(100)와 로직부(120)를 설명하기 위한 바람 직한 실시예의 회로도로서, 메모리부(100)의 스위치a(101)는 NMOS트랜지스터(M22) 로 구현되고, 스위치b(101b)는 전송 게이트(TG24)와 인버터(I26)로 구성된다. 로직부(120)의 스위치c(121)는 NMOS트랜지스터(M28)로 구현된다. 도 2에 도시된 회로는 메모리 입력 단자 MIN0와 연결된 스위치a(101a) 및 스위치b(101b)를 대표적으로 도시하였으며, 다른 스위치a와 스위치b도 같은 구성 요소로 이루어짐을 알 수 있다. 로직부(120)의 스위치c(121~129)의 경우도 마찬가지로 패드(152)와 연결된 스위치c(121)만을 대표적으로 도시하였으며 다른 스위치c도 같은 NMOS트랜지스터로 구현됨을 알 수 있다.FIG. 2 is a circuit diagram of a preferred embodiment for explaining the memory unit 100 and the logic unit 120 shown in FIG. 1. The switch a 101 of the memory unit 100 is implemented by an NMOS transistor M22. The switch b 101b is composed of a transmission gate TG24 and an inverter I26. The switch c 121 of the logic unit 120 is implemented with an NMOS transistor M28. The circuit illustrated in FIG. 2 representatively shows a switch a 101a and a switch b 101b connected to the memory input terminal MIN0, and it can be seen that the other switches a and b also have the same components. Similarly, in the case of the switches c 121 to 129 of the logic unit 120, only the switch c 121 connected to the pad 152 is representatively shown.
도 2를 참조하면, 메모리부(100)의 NMOS트랜지스터(M22)는 웨이퍼 번인 인에이블 신호(WBE)와 연결된 게이트와, 메모리 입력 단자 MIN0와 연결된 드레인 및 로직부(120)의 스위치c(121)와 연결된 소스를 갖는다. 또한, 전송 게이트 (TG24)는 웨이퍼 번인 인에이블 신호(WBE) 및 웨이퍼 번인 인에이블 신호(WBE)의 반전된 신호를 각각 전송 제어 신호로서 입력하고, 상기의 전송 제어 신호에 응답하여 멀티플렉서(131)의 출력을 메모리 입력 단자 MIN0로 전달한다. 여기에서, 웨이퍼 번인 인에이블 신호(WBE)는 도 1에 도시된 제어 신호(CONT)와 같은 신호를 나타낸다.Referring to FIG. 2, the NMOS transistor M22 of the memory unit 100 includes a gate connected to the wafer burn-in enable signal WBE, a drain c connected to the memory input terminal MIN0, and a switch c121 of the logic unit 120. Has a source connected to it. In addition, the transfer gate TG24 inputs the inverted signals of the wafer burn-in enable signal WBE and the wafer burn-in enable signal WBE as transmission control signals, respectively, and the multiplexer 131 in response to the transmission control signal. The output of the signal is transferred to the memory input terminal MIN0. Here, the wafer burn-in enable signal WBE represents a signal such as the control signal CONT shown in FIG. 1.
또한, 로직부(120)의 NMOS트랜지스터(M28)는 웨이퍼 번인 인에이블 신호(WBE)와 연결된 게이트와, 패드(152)의 일측과 연결된 소스 및 NMOS 트랜지스터(M22)의 소스와 연결된 드레인을 갖는다.In addition, the NMOS transistor M28 of the logic unit 120 has a gate connected to the wafer burn-in enable signal WBE, a source connected to one side of the pad 152, and a drain connected to the source of the NMOS transistor M22.
도 3은 도 1에 도시된 메모리 로직 복합 반도체 장치에서 수행되는 웨이퍼 번인 테스트 방법을 설명하기 위한 플로우차트로서, 테스트 모드 신호가 인에이블 되었으면, 웨이퍼 번인 인에이블 신호가 액티브되었는가를 판단하는 단계 (제30~32단계), 웨이퍼 번인 인에이블 신호가 액티브된 경우에 일반 기능 테스트 시의 신호 경로를 차단하고, 패드로부터의 다른 신호 경로를 통하여 웨이퍼 번인 조건을 인가하는 단계(제34~38단계), 테스트 모드가 아닌 경우에는 정상 동작하는 단계(제40단계)를 포함한다.FIG. 3 is a flowchart for describing a wafer burn-in test method performed in the memory logic complex semiconductor device illustrated in FIG. 1. When the test mode signal is enabled, determining whether the wafer burn-in enable signal is activated. 30 to 32), in the case where the wafer burn-in enable signal is activated, blocking a signal path during a general functional test and applying a wafer burn-in condition through another signal path from the pad (steps 34 to 38), If the test mode is not included, a normal operation step (step 40) is included.
우선, 외부의 테스터에서 패드(151)를 통하여 인가되는 테스트 모드 신호 (TEST_MODE)가 인에이블되었는가를 판단한다(제30단계). 제30단계에서 테스트 모드 신호(TEST_MODE)가 인에이블되지 않았으면, 메모리 로직 복합 반도체 장치는 테스트 모드가 아닌 정상 모드에서 정상 동작한다(제40단계).First, it is determined whether the test mode signal TEST_MODE applied through the pad 151 in the external tester is enabled (step 30). If the test mode signal TEST_MODE is not enabled in step 30, the memory logic compound semiconductor device operates normally in the normal mode instead of the test mode (step 40).
한편, 제30단계에서 테스트 모드 신호(TEST_MODE)가 인에이블되었으면, 웨이퍼 번인 인에이블 신호(WBE)가 액티브되었는가를 판단한다(제32단계). 이 때, 웨이퍼 번인 인에이블 신호(WBE)가 액티브되지 않은 것으로 판단되면, 메모리 로직 복합 반도체 장치는 일반 기능 테스트를 수행한다(제38단계). 여기에서, 일반 기능 테스트가 아닌 빌트 인 셀프 테스트가 될 수도 있다. 즉, 도 2를 참조하면, 로직부(120)는 일반 기능 테스트 시에 패드(152)와 I/O셀(141)을 통하여 테스트 제어 신호들 및 테스트 데이타를 입력하고, 입력된 제어 신호 또는 테스트 데이타를 턴온된 스위치b(101b)를 통하여 메모리 입력 단자 MIN0로 인가한다. 다시 말해서, 웨이퍼 번인 테스트 모드가 아닌 경우에는 상기의 제어 신호(CONT) 즉, 웨이퍼 번인 인에이블 신호(WBE)는 로우 레벨을 유지하게 되고, 로우 레벨의 웨이퍼 번인 인에이블 신호(WBE)와 그 반전된 신호를 전송 제어 신호로서 입력하는 전송 게이트(TG24)가 턴온되어 멀티플렉서(131)의 출력을 메모리부(100)의 셀 어레이(미도시)로 출력한다.On the other hand, if the test mode signal TEST_MODE is enabled in step 30, it is determined whether the wafer burn-in enable signal WBE is activated (step 32). At this time, if it is determined that the wafer burn-in enable signal WBE is not activated, the memory logic compound semiconductor device performs a general functional test (step 38). Here, it may be a built-in self test rather than a general functional test. That is, referring to FIG. 2, the logic unit 120 inputs test control signals and test data through the pad 152 and the I / O cell 141 during a general function test, and inputs an input control signal or a test. Data is applied to the memory input terminal MIN0 via the switched-on switch 101b. In other words, in the non-wafer burn-in test mode, the control signal CONT, that is, the wafer burn-in enable signal WBE, maintains the low level, and the low-level wafer burn-in enable signal WBE and its inversion. The transmission gate TG24 that inputs the received signal as a transmission control signal is turned on to output the output of the multiplexer 131 to a cell array (not shown) of the memory unit 100.
한편, 제32단계에서 웨이퍼 번인 인에이블 신호(WBE)가 액티브되었으면, 일반 기능 테스트 시의 신호 전달 경로를 차단한다(제34단계). 즉, 웨이퍼 번인 테스트 시에는 웨이퍼 번 인 인에이블 신호(WBE)가 하이 레벨이 되므로 멀티플렉서(131)와 연결된 전송 게이트(TG24)는 턴온되지 않고, 전송 게이트 (TG24)와 인버터(I26)로 이루어진 스위치b(101b)는 동작하지 않는다. 따라서, 멀티플렉서(131)는 웨이퍼 번인 테스트 모드에서는 종래와 달리 전원이 공급되지 않는다. 상술한 바와 같이, 일반 기능 테스트 시의 신호 전달 경로가 차단되었으면 패드(152)로부터 다른 신호 경로를 통하여 번인 테스트 조건을 인가한다 (제36단계). 이 때, 스위치c(121)가 이용되지 않는다고 가정하면, 스위치a(101a) 와 패드(152) 사이에는 직접적인 신호 경로가 형성된다. 따라서, 형성된 신호 경로 를 통하여 메모리부(100)는 테스터로부터 웨이퍼 번인 테스트 조건 바람직하게는, 워드 라인 제어 신호를 입력할 수 있다.On the other hand, if the wafer burn-in enable signal WBE is activated in step 32, the signal transmission path during the normal function test is blocked (step 34). That is, during the wafer burn-in test, the wafer burn-in enable signal WBE becomes a high level, so that the transfer gate TG24 connected to the multiplexer 131 is not turned on, and the switch including the transfer gate TG24 and the inverter I26 is used. b 101b does not operate. Therefore, the multiplexer 131 is not powered in the wafer burn-in test mode unlike the conventional art. As described above, if the signal transmission path in the normal function test is blocked, the burn-in test condition is applied from the pad 152 through another signal path (step 36). At this time, assuming that the switch c 121 is not used, a direct signal path is formed between the switch a 101a and the pad 152. Therefore, the memory unit 100 may input a wafer burn-in test condition, preferably a word line control signal, from the tester through the formed signal path.
상세하게는, 하나의 NMOS트랜지스터(M28)로 구현되는 스위치c(121)와 NMOS 트랜지스터(M22)로 구현되는 스위치a(101a)는 하이 레벨의 웨이퍼 번인 인에이블 신호(WBE)가 인가되면 턴온되고, 패드(152)와 메모리 입력 단자 MIN0 사이에 하나의 신호 전달 경로를 형성하게 된다. 즉, 웨이퍼 번인 테스트를 위한 경로와 일반 기능 테스트를 위한 경로를 별개로 형성함으로써 일반 기능 테스트 시의 신호 유입으로 인한 오동작을 막고, 프루빙 패드 수를 줄일 수 있다.In detail, the switch c 121 implemented with one NMOS transistor M28 and the switch a 101a implemented with the NMOS transistor M22 are turned on when a high level wafer burn-in enable signal WBE is applied. In addition, one signal transmission path is formed between the pad 152 and the memory input terminal MIN0. In other words, by forming a path for the wafer burn-in test and a path for the general function test separately, it is possible to prevent malfunction due to signal inflow during the general function test and to reduce the number of probe pads.
본 발명에 따르면, 일반 기능 테스트와 웨이퍼 번인 테스트를 위한 신호 전달 경로를 분리함으로써 일반 기능 테스트 시의 신호들이 유입됨으로 인한 오동작을 없앨 수 있으며, 웨이퍼 번인 테스트 시에 입출력 셀 및 멀티플렉서를 구동하기 위한 로직 전원을 인가하지 않아도 되기 때문에 그에 따른 프루빙 패드의 수가 증가하는 것을 막을 수 있다는 효과가 있다.According to the present invention, by separating the signal transmission paths for the general functional test and the wafer burn-in test, it is possible to eliminate the malfunction due to the inflow of signals during the general functional test, and to drive the input / output cell and the multiplexer during the wafer burn-in test. Since there is no need to apply power, there is an effect that the number of probe pads can be prevented from increasing.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002364B2 (en) | 2003-06-23 | 2006-02-21 | Hynix Semiconductor Inc. | Semiconductor device for reducing the number of probing pad used during wafer test and method for testing the same |
| KR100575888B1 (en) * | 2004-11-26 | 2006-05-03 | 주식회사 하이닉스반도체 | Semiconductor device having pad with change of use |
| KR100890749B1 (en) * | 2001-09-05 | 2009-03-26 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Semiconductor device whereon memory chip and logic chip are mounted, making testing of memory chip possible |
| US7679982B2 (en) | 2006-12-28 | 2010-03-16 | Hynix Semiconductor Inc. | Multi-die packaged device |
-
1998
- 1998-08-17 KR KR1019980033281A patent/KR20000014072A/en not_active Application Discontinuation
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