KR20000005604A - 반도체장치 - Google Patents

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KR20000005604A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

열중성자에 기인하는 소프트 에러를 억제해야 하는 반도체 칩(2)을 수용하는 몰드 패키지(4)의 표면 상에 붕소 니트라이드 함유 시트(6)를 첨부한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 중성자에 기인하는 소프트 에러를 억제 가능한 반도체 장치에 관한 것이다.
최근, 학회나 논문 등으로 IBM의 Ziegler 등(J. E. Ziegler et al., J.Appl. Phys., 52(6), p.4305, 1981), TI의 Mckee 등(W. R. Mckee et al., IRPS Proceedings, p.1, 1996), 후지쯔의 도사카 등(Y. Tosaka et al. IEEE Trans. Nuc1. Sci., Vol.44, p.173, 1997) 등으로부터 실리콘 기판에 형성된 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)에서의 중성자에 기인한 소프트 에러에 대해서 보고되고 있다.
이들에 의하면, 에너지가 높은 영역의 중성자, 구체적으로는 수십 MeV 정도 이상의 중성자가 실리콘 원자와 반응하여 탄성 산란이나 버스트 반응에 의해 전하를 발생하고, 이 전하 중 전자가 기억 노드부에 수집됨으로서 메모리 셀이 대비된 전하가 변화하고 셀 데이타가 파괴된다. 종래의 α선에 의한 소프트 에러에 비해서 반응에 따른 발생 전하가 많기 때문에 대책이 곤란해지고 있었다.
이에 대해, 일본 TI의 Robert Baumann 등(R. Baumann et al. IRPSProceedings p.297, 1995)에 의해 중성자의 에너지가 낮은 영역에서도 디바이스의 메탈 배선 형성 전의 평탄화막에 포함되는10B와 열중성자(에너지는 약 0.05eV 부근)의 반응에 의해 소프트 에러가 생기는 것이 예상되었다. 구체적 반응식은 하기의 그대로이다.
10B+n→α(1.471MeV)+Li(839KeV)+γ(479KeV)
상기한 반응에 의해 발생한 α선이나 Li가 실리콘과 반응하여 전하를 발생하고 기억 노드로 데이타 파괴가 생긴다. 또, 도 11에 상기한 2종류의 반응에 의한 전하 발생의 모습을 모식적으로 나타낸다. 도 11에서는10B를 포함하는 평탄화막으로서 BPSG(Boro-Phospho Silicate Glass)층(17)을 실리콘 기판(16) 상에 형성한 경우를 나타내고 있다.
이상과 같이 중성자에 기이한 소프트 에러로서 2종류가 보고되어 있지만, 실제로는 어느 정도 각 에너지의 중성자가 기여하고 있는지를 알 수 없었다. 그래서, 본원 발명자 등은 평탄화막에10B를 포함하는 SRAM과 포함하지 않은 SRAM을 제작하여 다음과 같은 2개의 실험을 하였다.
제1 실험에서는 중성자선원으로서252Cf(캘리폴늄)를 이용하여 파라핀구로 둘러쌈으로써 열중성자로 변환하여 SRAM에 조사하였다. 이 때,10B를 포함하는 디바이스의 소프트 에러율이 포함되지 않은 것을 상회하는 경우는, 열중성자와10B와의반응에 의해 소프트 에러가 생기는 것을 알 수 있다. 이 실험의 결과, 소프트 에러율에 30배 이상의 차가 나기 때문에, 열중성자와10B의 반응에 의해 소프트 에러가 생기는 것을 알 수 있었다.
다음에, 제2 실험으로서 자연계의 중성자의 에너지 분포에서 열중성자의 영향이 어느 정도인지를 조사하였다. 구체적으로는 고도 비행 중에서의 중성자 가속 실험을 행하고 각 반응의 기여를 평가하였다. 고도 비행으로는 지상의 100배 이상의 중성자가 존재한다고(T. Nakamura, 1987, "Altitude variation of cosmic-ray neutron", Health Phys. 53, 509.)되어 있으며, 단기간에 평가가 가능해지며 통상의 α선에 의한 소프트 에러를 무시하여 평가할 수 있다. 이 실험의 결과, 열중성자에 기인한 소프트 에러가 중성자기인의 소프트 에러의 약 반을 차지하는 것을 알 수 있었다. 이것에서, 본원 발명자 등은 종래 일반적으로 칭하고 있는 고속 중성자만이 아닌 열중성자에 대한 대책도 중요하다고 판단하였다.
본 발명은 상기 내용에 감안하여 이루어진 것이다. 본 발명의 목적은 열중성자에 의한 소프트 에러를 억제하는 것에 있다.
본 발명에 따른 반도체 장치는 1개의 국면으로는 패키지와, 열중성자 흡수 시트를 구비한다. 패키지는 내부에 기억 소자가 형성되는 반도체 칩을 수용한다. 열중성자 흡수 시트는 패키지 표면에 첨부되며 열중성자 흡수재를 포함한다. 여기서, 열중성자 흡수재란10B 등의 열중성자의 흡수 단면적이 큰 물질인 것을 칭한다.
이와 같이 패키지 표면에 열중성자 흡수 시트를 첨부함으로써, 시트 내부에서 열중성자 흡수재와 열중성자를 반응시킬 수 있다. 이에 따라, 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있으며, 실리콘 기판 내에서의 전하 발생을 억제할 수 있다. 또한, 열중성자 흡수체를 시트형으로 함으로써, 다량의 열중성자 흡수재를 첨가할 수 있는 것 뿐만 아니라 두께도 크게 할 수 있다. 이 경우에는 열중성자 흡수 성능이 향상하는 것 뿐만 아니라 고속 중성자에 대해서도 유효해진다.
상기 열중성자 흡수 시트는 바람직하게는 접착재를 통해 패키지 표면에 첨부된다. 접착재는 바람직하게는 열중성자 흡수재를 포함한다.
이와 같이 접착재에 열중성자 흡수재를 첨가함으로써 보다 효과적으로 실리콘 기판 내에서의 열중성자에 기인하는 전하 발생을 억제할 수 있다.
본 발명에 따른 반도체 장치는, 다른 국면으로는 패키지와, 열중성자 흡수층을 구비한다. 패키지는 내부에 기억 소자가 형성되는 반도체 칩을 수용한다. 열중성자 흡수층은 패키지 내부에 설치되며 열중성자 흡수재를 포함한다.
이와 같이 열중성자 흡수층을 설치한 경우에서도 반도체 칩 내에 열중성자를 입사하는 것을 제어할 수 있다. 이에 따라, 실리콘 기판 내에서의 전하 발생을 억제할 수 있다.
본 발명에 따른 반도체 장치는, 또 다른 국면으로는 반도체 칩과, 열중성자 흡수부를 갖는 α선 흡수층을 구비한다. 반도체 칩의 내부에는 기억 소자가 형성된다. α선 흡수층은 반도체 칩 표면 상에 형성되며 열중성자 흡수부는 열중성자흡수재를 포함한다.
이와 같이 α선 흡수층에 열중성자 흡수부를 설치함으로써 α선 흡수층 내부에서 열중성자를 반응시켜서 α선 등을 발생시킬 수 있다. α선 흡수층 내에서 이 α선 등의 에너지를 잃게 할 수 있으므로 실리콘 기판 내에 α선 등이 입사하는 것을 저지할 수 있다. 이에 따라, 실리콘 기판 내에서의 전하 발생을 억제할 수 있다.
상기 α선 흡수층은 바람직하게는 반도체 칩의 상면 상과 이면 상에 형성된다.
이에 따라, 반도체 칩의 상면 뿐만 아니라 이면으로부터의 열중성자의 입사를 억제할 수 있으며 실리콘 기판 내에서의 전하 발생을 효과적으로 억제할 수 있다.
상기 α선 흡수층은 바람직하게는 제1과 제2 α선 흡수부를 갖는다. 제1 α선 흡수부는 반도체 칩측에 위치하고, 열중성자 흡수재를 포함하지 않는다. 제2 α선 흡수부는 제1 α선 흡수부 상에 형성되며 열중성자 흡수재를 포함한다. 또, 제1과 제2 α선 흡수부는 1개의 층 내에 형성되어도 좋으며 별개의 층 내에 형성되어도 좋다.
이와 같이 제1 α선 흡수부 상에 제2 α선 흡수부를 설치함으로써, 제2 α선 흡수부 내에서 열중성자를 반응시키고, 이에 따라 생긴 α선 등의 에너지를 제1 α선 흡수부 내에서 감쇠시킬 수 있다. 이에 따라, 실리콘 기판 내에서의 전하 발생을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치는, 또 다른 국면으로는 패키지와, 열중성자 흡수부를 갖는 히트 싱크를 구비한다. 패키지는 내부에 기억 소자가 형성되는 반도체 칩을 수용한다. 히트 싱크는 패키지 표면 상에 돌출하고 열중성자 흡수부는 열중성자 흡수재를 포함한다.
이 경우에도, 열중성자 흡수부에서 열중성자가 반응하므로 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있다. 이에 따라, 실리콘 기판 내에서의 전하 발생을 억제할 수 있다.
상기 히트 싱크는 바람직하게는 패키지 표면 상에 접착재를 통해 부착된다. 열중성자 흡수부는 열중성자 흡수재를 첨가한 상기 접착재에 의해 구성되어도 좋다.
이와 같이 접착재 중에 열중성자 흡수재를 첨가한 경우에도 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있다. 또한, 접착재 중에 열중성자 흡수재를 혼합하는 것만으로 좋으므로 작업도 용이하다.
상기 열중성자 흡수부는 히트 싱크 표면 상에 형성된 열중성자 흡수층을 포함한다.
이와 같이 열중성자 흡수층을 설치한 경우에도 반도체 칩 내에 열중성자가 입사하는 것을 효과적으로 억제할 수 있다. 또한, 열중성자 흡수층으로서 예를 들면 붕소 니트라이드층과 같이 전열 특성이 우수한 것을 채용함으로써 히트 싱크의 방열성을 저하하는 일 없이 열중성자의 입사를 억제할 수 있다.
상기 열중성자 흡수재는 히트 싱크 중에 첨가되어도 좋다. 이 경우, 열중성자 흡수부는 히트 싱크의 적어도 일부에 의해 구성된다.
이 경우에도 반도체 칩 내에 열중성자가 입사하는 것을 효과적으로 억제할 수 있다.
본 발명에 따른 반도체 장치는, 또 다른 국면으로는 패키지와, 열중성자 흡수재를 포함하는 그리스를 구비한다. 패키지는 내부에 기억 소자가 형성되는 반도체 칩을 수용한다. 그리스는 패키지 표면 상에 도포된다.
이와 같이 패키지 표면 상에 그리스를 도포한 경우에도 전술한 각 경우와 마찬가지로 열중성자가 반도체 칩 내에 입사하는 것을 효과적으로 억제할 수 있다. 또한, 그리스를 열중성자 흡수체로서 이용함으로써 그 도포 작업이 용이해지는 것뿐만아니라, 그리스가 얻어진 경우에도 간단하게 다시 칠할 수 있다. 또한, 디바이스의 소프트 에러 내성이나 사용 장소에 더불어 용이하게 막 두께를 변경할 수도 있다.
본 발명에 따른 반도체 장치는, 또 다른 국면으로는 기판과, 용기와, 열중성자 흡수 시트를 구비한다. 기판은 내부에 기억 소자가 형성되는 반도체 칩을 탑재한다. 용기는 기판을 수용한다. 열중성자 흡수 시트는 용기의 표면 혹은 기판에 첨부되며 열중성자 흡수재를 포함한다.
상기한 바와 같이 반도체 칩이 탑재된 기판을 수용하는 용기 표면에 열중성자 흡수 시트를 첨부함으로써 용기 내에 열중성자가 입사하는 것을 억제할 수 있다. 이에 따라, 용기 내에 수용되는 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있으며 실리콘 기판 내에서 열중성자에 의해 전하가 발생하는 것을 억제할수 있다. 또한, 기판 상에 열중성자 흡수 시트를 첨부한 경우도 마찬가지의 효과를 기대할 수 있다.
상기 열중성자 흡수재는 바람직하게는 붕소 니트라이드, 리튬 및 카드뮴으로부터 선택되는 적어도 1종의 재질에 의해 구성된다.
상기한 붕소 니트라이드 등의 열중성자의 흡수 단면적이 큰 재질을 열중성자 흡수재로서 선택함으로써 반도체 칩 내로의 열중성자의 입사를 효과적으로 억제할 수 있다. 특히, 붕소 니트라이드를 열중성자 흡수재로서 이용한 경우에는 붕소 니트라이드가 전열성 및 절연성에 우수하기 때문에, 해당 붕소 니트라이드를 포함하는 층의 전열성 및 절연성을 향상시킬 수 있다.
상기 반도체 장치의 표면 상에, 열중성자 흡수체를 덮도록 고속 중성자 흡수체를 형성하는 것이 바람직하다.
이 경우에는 반도체 칩 내로의 열중성자의 입사를 억제할 수 있는 것 뿐만 아니라 고속 중성자의 입사를 억제할 수 있다. 고속 중성자는 고속 중성자 흡수체 내로 에너지를 잃어 열중성자 레벨에 도달하고 그 후 열중성자 흡수체 내로 열중성자 흡수재와 반응한다.
도 1은 본 발명의 실시예 1에서의 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 실시예 2에서의 반도체 장치를 나타내는 단면도.
도 3은 본 발명의 실시예 3에서의 반도체 장치를 나타내는 단면도.
도 4는 도 3에 도시하는 반도체 장치의 변형예를 나타내는 단면도.
도 5는 본 발명의 실시예 4에서의 반도체 장치를 나타내는 단면도.
도 6은 본 발명의 실시예 5에서의 반도체 장치를 나타내는 단면도.
도 7은 도 6에 도시하는 반도체 장치의 변형예를 나타내는 단면도.
도 8은 본 발명의 실시예 6에서의 반도체 장치를 나타내는 단면도.
도 9는 본 발명의 실시예 7에서의 반도체 장치를 나타내는 단면도.
도 10은 본 발명의 실시예 8에서의 반도체 장치를 나타내는 단면도.
도 11은 중성자의 반응을 나타내는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 반도체 칩
3 : 폴리이미드층
4 : 몰드 패키지
5 : 접착제
6 : 붕소 니트라이드 함유 시트
7 : 핀
이하, 도 1 ∼ 도 10을 이용하여 본 발명의 실시예에 대해서 설명한다.
[실시예 1]
우선, 도 1을 이용하여 본 발명의 실시예 1에 대해 설명한다. 도 1은 본 발명의 실시예 1에서의 반도체 장치(1)를 나타내는 단면도이다.
도 1에 도시한 바와 같이, 반도체 장치(1)는 내부에 기억 소자가 형성된 반도체 칩(2)과, 반도체 칩(2)을 수용하는 몰드 패키지(4)와, 핀(리드 ; 7)과 붕소 니트라이드 함유 시트(6)를 구비한다.
반도체 칩(2)의 표면에는 폴리이미드층(3)이 형성된다. 이 폴리이미드층(3)은 α선 흡수층으로서 기능한다. 몰드 패키지(4)의 표면 상에 접착제(5)를 통해 붕소 니트라이드 함유 시트(6)를 첨부한다.
본원의 발명자 등은 두께 0.3㎜의 붕소 니트라이드 함유 시트(붕소 니트라이드 함유량 65%의 실리콘 수지를 유리 시트에 함침 코트한 것)로 IC 카드를 커버한 경우로 하지 않은 경우의 열중성자선 조사 실험을 행하였다. 카드뮴 시트(두께 : 0.5㎜, 흡수 단면적 : 2.08×10-20㎠)에 대해서도 마찬가지의 실험을 행하였다. 그 결과를 하기의 [표 1]에 나타낸다.
[표 1]
시트재5 불량 bit수/매 열중성자선 조사 시간(H)
붕소 니트라이드 함유 시트 (2매 중복) 24 54.5
카드뮴 함유 시트 4 54.5
시트 없음 60 54.5
상기 [표 1]에 나타낸 바와 같이, 붕소 니트라이드 함유 시트 혹은 카드뮴 함유 시트를 이용함으로써 불량 bit수를 저감할 수 있는 것을 알 수 있다. 즉, 열중성자에 기인하는 소프트 에러를 효과적으로 억제할 수 있는 것을 알 수 있다. 이것은 상기 시트 내에서10B 등의 열중성자 흡수재와 열중성자가 반응함으로써 발생한 α선이나 Li가 반도체 칩(2)에 닿기 전에 에너지를 잃기 때문이라고 생각된다.
다음에, 붕소 니트라이드 함유 시트(6)의 두께에 대해서 설명한다. 반도체 칩(2) 중의 평탄화막으로서 하기와 같은 BPSG층을 이용하였다고 가정하고 해당 BPSG층의 두께보다 붕소 니트라이드 함유 시트(6a) 필요 두께를 생각한다.
B2O3의 농도를 8.0㏖%로 하면10B의 원자수 n(전 붕소 중의 20%를10B로 한다)은 6.3×1020개/㎤가 된다. 열중성자의10B에 대한 흡수 단면적 a는 3837barns(10-24㎠)이다. 따라서, BPSG층의 두께 1㎝에서의 반응 확률은 다음과 같이 된다.
6.3×1020(개/㎤)×3837×10-24(㎠)=2.4/㎝
열중성자와 반응하는 BPSG층의 두께를 Z㎝, Z㎝에서의 BPSG층을 빠져 나온 중성자의 비율을 Y로 하여, Y=e-a*n*z의 관계를 가정한다.
소프트 에러 대책으로서 반응 확률을 약 한자릿수 내리는 것을 목표로 하면 Y=0.1이 되므로, Z=0.96㎝가 된다.
통상 BPSG층은 많아도 1.0×10-4㎝ 정도까지밖에 반도체 칩 상에 형성할 수 없으므로, 전술과 같은 붕소 니트라이드 함유 시트(6) 등의10B의 함유량이 많은 막을 사용할 필요가 있다. 구체적으로는 6.3×1020×2.4×104=1.5×1025(개)의10B를 포함하는 막을 사용할 필요가 있다.
여기서, 붕소 니트라이드 함유 시트(6)로는 붕소의 함유량을 65% 정도로 많이 할 수 있으며(BPSG 층으로는 약 10% 이하), 또한 고무 시트형으로 할 수 있으므로 ㎜ 오더의 막 두께로 할 수 있다.
이러한 붕소 함유량의 관계에서 BPSG층에 비해서 붕소 니트라이드 함유 시트(6)에서는 약 한자릿수 두께를 내리는 것으로 생각된다. 구체적으로는, 약 1㎜ 정도의 두께로 소프트 에러율을 한자릿수 떨어뜨릴 수 있다. 또, 붕소 니트라이드 함유 시트(6)의 두께나 붕소 함유량은 임의로 설정 가능하며, 이들을 증대시킴으로써 열중성자 흡수 성능을 향상할 수 있는 것으로 생각된다.
또한, 상기 붕소 니트라이드 함유 시트(6)는 열전도성 및 전기 절연성에 우수하기 때문에, 반도체 장치(1)의 방열 특성 및 전기 절연성을 개선하는 것도 가능해진다.
또한, 접착제(5)에 붕소 니트라이드를 첨가할 수도 있으며 이 경우에는 ,더욱 열중성자 차단 효과를 향상시킬 수 있다.
[실시예 2]
다음에, 도 2를 이용하여, 본 발명의 실시예 2에 대해 설명한다. 도 2는 본 발명의 실시예 2에서의 반도체 장치를 나타내는 단면도이다.
도 2를 참조하여, 본 실시예 2에서는 몰드 패키지(4) 내부에 붕소 니트라이드층(8)이 형성되어 있다. 보다 자세하게는 웨이퍼 프로세스 종료 후의 반도체 칩(2)을 붕소 니트라이드층(8)으로 코팅하고, 이 붕소 니트라이드층(8)을 몰드 패키지(4)에 의해 코팅하고 있다. 붕소 니트라이드층(8)은 붕소 니트라이드를 첨가한 열경화성 수지에 의해 반도체 칩(2)을 코팅한 후, 열경화성 수지를 경화시킴으로써 형성할 수 있다. 그 후, 주지의 방법으로 몰드 패키지(4)를 형성한다.
상기한 바와 같이 붕소 니트라이드층(8)을 형성함으로써, 이 붕소 니트라이드층 중의10B와 열중성자를 반응시킬 수 있다. 이에 따라, 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있다.
본 실시예 2에서의 붕소 니트라이드층(8)도 전술한 붕소 니트라이드 함유 시트(6)의 경우와 마찬가지로 붕소 함유량 및 두께를 크게할 수 있다. 이에 따라, 보다 효과적으로 열중성자를 차단할 수 있다.
또한, 붕소 니트라이드층(8)이 몰드 패키지(4)에 의해 코팅되어 있기 때문에, 몰드 패키지(4)에 의해서 붕소 니트라이드층(8)을 보호할 수도 있게 된다.
[실시예 3]
다음에, 도 3과 도 4를 이용하여 본 발명의 실시예 3과 그 변형예에 대해서 설명한다. 도 3은 실시예 3에서의 반도체 장치를 나타내는 단면도이다.
도 3을 참조하여, 본 실시예 3에서는 반도체 칩(2)의 표면 상에 붕소 니트라이드 함유 폴리이미드층(3a)을 형성하고 있다. 이 붕소 니트라이드 함유 폴리이미드층(3a)에 의해 열중성자가 칩 내 층간 절연막에 또한 α선이 실리콘 기판에 도달하는 것을 억제할 수 있다.
다음에, 도 4를 이용하여 도 3에 도시하는 반도체 장치(1)의 변형예에 대해서 설명한다. 도 4에 도시한 바와 같이 본 변형예에서는 반도체 칩(2)의 상하면에 붕소 니트라이드 함유 폴리이미드층(3a)을 형성하고 있다. 이에 따라, 반도체칩(2)의 하면으로부터의 열중성자의 입사를 억제할 수 있으며 더욱 효과적으로 소프트 에러를 억제할 수 있다. 또, 반도체 칩(2)의 측면 상에 연장하도록 붕소 니트라이드 함유 폴리이미드층(3a)을 형성하여도 좋다.
[실시예 4]
다음에, 도 5를 이용하여 본 발명의 실시예 4에 대해서 설명한다. 도 5에 도시한 바와 같이, 본 실시예 4에서는 붕소 니트라이드를 함유하지 않은 폴리이미드층(3) 상에 붕소 니트라이드 함유 폴리이미드층(3a)을 형성하고 있다. 이에 따라, 붕소 니트라이드 함유 폴리이미드층(3a) 중에서 열중성자와10B를 반응시켜서, 그 반응에 의해 생긴 α선 및 Li를 폴리이미드층(3) 중에서 감쇠시킬 수 있다. 이에 따라, 실리콘 기판 중에서의 전하 발생을 억제할 수 있으며 소프트 에러를 억제할 수 있다.
또한, 도 5에서는 붕소 니트라이드 함유 폴리이미드층(3a)과 폴리이미드층(3)이 별개의 층에 의해 구성되고 있지만 이들을 일체화하여도 좋다. 즉, 폴리이미드층(3)의 표층부에만 붕소 니트라이드를 첨가하여도 좋다. 이 경우에도 마찬가지의 효과를 기대할 수 있다. 또한, 폴리이미드층(3) 및 붕소 니트라이드 함유 폴리이미드층(3a)을 반도체 칩(2)의 측면 상이나 이면 상에 연장시켜도 좋다.
[실시예 5]
다음에, 도 6와 도 7을 이용하여 본 발명의 실시예 5와 그 변형예에 대해서설명한다.
도 6을 참조하여 본 실시예 5에서는 반도체 장치(1)는 히트 싱크(10)를 구비한다. 이 히트 싱크(10)는 붕소 니트라이드 함유 접착제(9)를 통하여 몰드 패키지(4)의 표면 상에 부착된다. 이와 같이, 붕소 니트라이드 함유 접착제(9)를 이용함으로써, 전술한 각 실시예의 경우와 마찬가지로 열중성자를 차단할 수 있다.
다음에, 도 7을 이용하여 본 실시예 5의 변형예에 대해서 설명한다. 도 7에 도시한 바와 같이, 본 변형예에서는 히트 싱크(10)의 표면 상에 붕소 니트라이드층(8a)을 형성하고 있다. 이 붕소 니트라이드층(8a)의 형성 방법으로서는 전술한 실시예 2의 경우와 마찬가지의 방법을 예로 들 수 있다. 이 붕소 니트라이드층(8a)을 설치함으로써 보다 효과적으로 열중성자를 차단할 수 있다.
또한, 히트 싱크(10) 자체에 붕소 니트라이드를 첨가하여도 좋다. 이 경우에는 히트 싱크(10) 중 적어도 일부를 열중성자 흡수체로서 사용할 수 있으며 더욱 효과적으로 열중성자를 차단할 수 있다.
[실시예 6]
다음에, 도 8을 이용하여 본 발명의 실시예 6에 대해서 설명한다. 도 8에 도시한 바와 같이, 본 실시예 6에서는 몰드 패키지(4)의 표면 상에 붕소 니트라이드 함유 그리스(11)를 도포하고 있다. 이 경우에도 전술한 각 실시예의 경우와 마찬가지로 열중성자를 차단할 수 있다.
또한, 본 실시예 6에서는 몰드 패키지(4)의 표면 상에 그리스를 도포하는 것뿐이므로 그 작업은 용이하다. 또한, 다량의 붕소 니트라이드를 그리스에 첨가할수도 있으며 붕소 니트라이드 함유량을 용이하게 증대시킬 수도 있다. 또한, 어떠한 이유로 그리스가 얻어졌다고 해도 간단하게 다시 칠할 수 있다. 또한, 디바이스의 소프트 에러 내성이나 사용 장소에 더불어 용이하게 그리스의 막 두께를 변경할 수 있다.
[실시예 7]
다음에, 도 9를 이용하여 본 발명의 실시예 7에 대해서 설명한다. 도 9에 도시한 바와 같이, 본 실시예 7에서는 붕소 니트라이드 함유 시트(6 ; 열중성자 흡수체)를 덮도록 고속 중성자(고에너지를 갖는 중성자) 흡수체를 설치하고 있다.
보다 구체적으로는, 붕소 니트라이드 함유 시트(6) 표면 상에 파라핀(로우)층(15)을 설치하고 있다. 고속 중성자는 파라핀층(15)을 통과할 때에 충돌에 의해 에너지를 잃고 최종적으로 열중성자 레벨에 도달한다. 그리고, 이 열중성자는 붕소 니트라이드 함유 시트(6)에 의해 흡수된다. 그 때문에, 본 실시예 7에서는 열중성자 뿐만 아니라 고속 중성자를 차단할 수 있다.
또한, 본 실시예 7의 사상은 전술한 실시예 1 ∼ 실시예 6이나 후술하는 실시예 8에도 적용 가능하다. 또한, 고속 중성자 차단 기능을 갖는 것이면 파라핀층(15) 이외의 고속 중성자 흡수체가 사용 가능하다.
[실시예 8]
다음에, 도 10을 이용하여 본 발명의 실시예 8에 대해서 설명한다. 도 10에 도시한 바와 같이, 본 발명의 사상은 IC 카드에도 적용 가능하다.
도 10에 도시한 바와 같이, IC 카드(12)는 외부 프레임(13)과, 실장기판(14)에 탑재되어 몰드 패키지에 수습된 반도체 칩(2a)을 구비한다. 그리고, 실장 기판(14)을 수용하는 용기인 외부 프레임(13) 표면 상에, 붕소 니트라이드 함유 시트(6)를 첨부하고 있다. 이 경우에도, 전술한 각 실시예의 경우와 마찬가지로 열중성자를 차단할 수 있다.
또, 붕소 니트라이드 함유 시트(6)는 외부 프레임(13)의 외표면 상, 패키지 표면 상 혹은 실장 기판(14) 상에 첨부되어도 좋다. 또한, 외부 프레임(13) 내에 그리스를 도포하여도 좋다.
이상의 실시예에서는 열중성자 흡수체로서 붕소 니트라이드를 포함하는 것을 나타냈지만,10B를 포함하는 붕소 니트라이드 이외의 물질을 사용하는 것도 가능하다. 또한, 붕소 니트라이드 대신에 열중성자의 흡수 단면적이 큰 카드뮴(Cd)이나 리튬(Li) 등을 이용하여도 좋다. 카드뮴은 우주 탐사용 IC에 사용되는 것이 바람직하다. 리튬의 흡수 단면적에 대해서는 예를 들면, G. F. Knoll 등의 "Radiation Detection And Mesurement" 2nd edition p. 483, 도 14-1에 기재되어 있다. 또한, 이 도 14-1에 열중성자 영역(약 0.03eV)으로부터 고속 중성자 영역(약 0.1MeV)까지 에너지가 커질수록 흡수 단면적이 작아지는 취지가 개시되고 있지만,10B 등의 흡수 단면적 자체가 크기 때문에, 이들의 함유량을 증대시킴으로써 고속 영역의 중성자에도 유효해질 수 있는 것으로 생각된다.
이상과 같이 본 발명의 실시예에 대해서 설명을 행하였지만, 상기한 각 실시예의 특징을 서로 조합하여도 좋다. 또한, 이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 특허 청구의 범위에 의해서 나타나며 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 칩의 표면 상 혹은 그 외부에 열중성자 흡수체를 설치하였으므로, 반도체 칩 내에 열중성자가 입사하는 것을 억제할 수 있다. 이에 따라, 열중성자에 기인하는 소프트 에러를 억제할 수 있다.

Claims (3)

  1. 내부에 기억 소자가 형성되는 반도체 칩을 수용하는 패키지와,
    상기 패키지 표면에 첨부되며 열중성자 흡수재를 포함하는 열중성자 흡수 시트
    를 구비한 반도체 장치.
  2. 내부에 기억 소자가 형성되는 반도체 칩을 수용하는 패키지와,
    상기 패키지 표면 상에 도포되며 열중성자 흡수재를 포함하는 그리스
    를 구비한 반도체 장치.
  3. 내부에 기억 소자가 형성되는 반도체 칩을 탑재하는 기판과,
    상기 기판을 수용하는 용기와,
    상기 용기의 표면 혹은 상기 기판에 첨부되며, 열중성자 흡수재를 포함하는 열중성자 흡수 시트
    를 구비한 반도체 장치.
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