KR20000003010A - 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치 및 방법 - Google Patents
두 개의 공유 메모리를 사용한 프로세서의 이중화 장치 및 방법 Download PDFInfo
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Abstract
두 개의 공유 메모리를 사용한 프로세서의 이중화 장치 및 방법에 관하여 개시한다. 본 장치는, 이중화를 위한 두 개의 프로세서 보드 및 메모리, 활성/대기 교섭 및 두 프로세서간의 직렬 통신을 위한 직렬 통신 채널, 이중화와 관련된 제어 신호들을 전달하기 위한 제어 채널 및 이중화 데이터 및 주소를 전달하기 위한 데이터 채널을 포함한다. 본 방법은, 이중화를 위한 두 개의 프로세서 보드와 메모리와 직렬 통신 채널과 제어 채널 및 데이터 채널로 구성된 장치에 있어서, 이중화된 두 프로세서가 직렬 통신 채널을 통해 활성/대기를 결정하는 과정, 활성/대기가 결정되면 활성 신호 및 연결 신호가 제어 채널을 통해 활성은 대기로, 대기는 활성으로 전달되는 과정, 활성 신호 및 연결 신호는 제어 채널을 통해 상대방으로부터 전달받은 상대편 활성 신호 및 상대편 연결 신호를 보고 이중화 연결이 제대로 이루어졌는지를 판단하는 과정, 이중화 연결이 제대로 이루어졌으면, 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 활성은 대기 쪽으로 나가도록 설정하고, 대기는 활성에서 들어오도록 설정하는 과정 및 활성이 메모리에 데이터를 갱신하게 되면, 데이터 채널을 통해 대기 쪽 메모리에도 활성과 동일한 데이터로 갱신되는 과정을 포함한다.
Description
본 발명은 두 개의 공유 메모리를 사용한 프로세서의 이중화(Duplication) 장치 및 방법에 관한 것으로서, 특히 활성(Active)/대기(Standby)의 이중화 구조에서 활성과 대기간 두 개의 메모리 공유를 통해 이중화를 구현하기 위한 장치 및 방법에 관한 것이다.
일반적으로, 기존의 이중화 구조는 하나의 메모리를 두 프로세서 보드가 공유하는 메모리 공유 방식의 이중화 구조와 각각의 프로세서 보드가 자신의 메모리를 보유하고 활성 프로세서의 메모리 내용이 대기 쪽의 메모리에 똑같이 갱신이 되어 두 프로세서간의 메모리 내용을 일치시키는 병행 기록(Concurrent Write) 방식의 이중화 구조가 있다.
전자의 경우에는 하나의 메모리를 이중화 된 두 프로세서가 공유하므로 이중화 구조는 간단하나, 메모리에 문제가 발생되면 활성/대기 모두 영향을 받게 되므로 이중화의 신뢰성이 떨어지게 된다. 반면, 후자의 경우에는 화성/ 대기 모드 자신의 메모리를 보유하여 이중화의 신뢰성은 높으나 이중화를 구현하기 위한 하드웨어 및 소프트웨어의 구조가 복잡해지는 문제점이 있다.
따라서, 본 발명은 상기된 바와 같은 문제점을 해결하기 위하여 창안된 것으로, 병행 기록 방식의 이중화 구조의 신뢰성을 확보하면서 메모리 공유 방식의 이중화 구조와 같이 하드웨어 및 소프트웨어 구조를 단순화시키기 위한, 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 상기 및 그 밖의 다른 목적과 새로운 특징에 대해서는 아래의 발명의 상세한 설명을 읽고 아래의 도면을 참조하면 보다 명백해질 것이다.
도 1 은 본 발명에 따른 이중화 장치 구성도.
<도면의 주요부분에 대한 부호의 설명>
10, 40 : 제어 채널 20, 50 : 데이터 채널
30, 60 : 직렬 통신 제어 100, 500 : 프로세서
200, 400 : 메모리 300 : 백 패널
상기와 같은 목적을 달성하기 위하여 창안된 본 발명에 따른 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치의 바람직한 실시예는,
이중화를 위한 두 개의 프로세서 보드 및 메모리와;
활성/대기 교섭 및 상기 두 프로세서간의 직렬 통신을 위한 직렬 통신 채널;
이중화와 관련된 제어 신호들을 전달하기 위한 제어 채널; 및
이중화 데이터 및 주소를 전달하기 위한 데이터 채널을 포함한다.
본 실시예에 있어서, 상기 직렬 통신 채널은 활성/대기 교섭 및 이중화 된 두 프로세서간의 직렬 통신을 위한 제어기 및 송신/수신 신호를 위한 단방향 버퍼로 구성되는 것이 바람직하며,
상기 제어 채널은 각 보드의 경보 신호, 그리고 활성/대기의 이중화와 관련된 제어 신호들을 전달하기 위한 경로로서, 관련 신호 및 단방향 버퍼로 구성되는 것이 바람직하며.
상기 데이터 채널은 메모리 액세스 시 필요한 제어 신호들과 주소 및 데이터 버스와 이를 상대편으로 전달하기 위한 양방향 버퍼로 구성되는 것이 바람직하다.
본 발명에 따른 두 개의 공유 메모리를 사용한 프로세서의 이중화 방법의 바람직한 실시예는, 이중화를 위한 두 개의 프로세서 보드와 메모리와 직렬 통신 채널과 제어 채널 및 데이터 채널로 구성된 장치에 있어서,
이중화된 두 프로세서는 직렬 통신 채널을 통해 활성/대기를 결정하는 과정;
상기 활성/대기가 결정되면, 활성 신호 및 연결 신호가 제어 채널을 통해 활성은 대기로, 대기는 활성으로 전달되는 과정;
상기 활성 신호 및 연결 신호는 제어 채널을 통해 상대방으로부터 전달받은 상대편 활성 신호 및 상대편 연결 신호를 보고, 이중화 연결이 제대로 이루어졌는지를 판단하는 과정;
상기 이중화 연결이 제대로 이루어졌으면, 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 상기 활성은 대기 쪽으로 나가도록 설정하고, 상기 대기는 활성에서 들어오도록 설정하는 과정; 및
상기 활성이 메모리에 데이터를 갱신하게 되면, 데이터 채널을 통해 대기 쪽 메모리에도 활성과 동일한 데이터로 갱신되는 과정을 포함한다.
본 실시예에 있어서, 상기 이중화 연결이 제대로 이루어졌을 때 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 활성은 대기 쪽으로 나가도록 설정하고, 대기는 활성에서 들어오도록 설정하는 과정에 있어서, 상기 대기 쪽의 중앙 처리 장치가 이중화된 메모리 영역을 액세스하지 못하도록 로컬 쪽 버퍼는 막아놓도록 하는 것이 바람직하다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 이중화 장치의 구성도이다. 도 1을 참조로 본 발명의 구성을 살펴보면, 이중화를 위한 두 개의 프로세서 보드(10, 50) 및 메모리(20, 40)와 활성/대기 교섭(Negotiation) 및 두 프로세서간의 직렬 통신을 위한 직렬 통신 채널(Serial Communication Channel : S-CH), 그리고 이중화와 관련된 제어 신호들을 전달하기 위한 제어 채널(Control Channel : C-CH) 및 이중화 데이터 및 주소를 전달하기 위한 데이터 채널(Data Channel : D-CH)로 이루어진다.
직렬 통신 채널은 직렬 통신을 위한 제어기(Controller) 및 송신/수신 신호(Tx/Rx)를 위한 단방향 버퍼(Buffer)로 구성되며, 활성/대기 교섭 및 이중화 된 두 프로세서간의 직렬 통신을 위해 사용된다.
제어 채널은 각 보드의 경보(Alarm) 신호, 그리고 활성/대기의 이중화와 관련된 제어 신호들을 전달하기 위한 경로로서, 관련 신호 및 단방향 버퍼로 구성된다.
데이터 채널은 메모리 액세스 시 필요한 제어 신호들과 주소 및 데이터 버스(Data Bus)와 이를 상대편으로 전달하기 위한 양방향 버퍼로 구성된다.
우선 이중화된 두 프로세서는 직렬 통신 채널을 통해 활성/대기를 결정하게 되며, 일단 활성/대기가 결정되면 활성은 활성 신호(ACT* 신호) 및 연결 신호(CON* 신호)를 로우(Low)로 단정(Assert)하고, 활성 신호 및 연결 신호는 제어 채널을 통해 대기로 전달된다. 한편, 대기는 활성 신호를 하이(High)로 유지하고 연결 신호는 로우로 단정한다. 대기 쪽의 활성/연결 신호도 제어 채널을 통해 활성 쪽으로 전달된다.
활성은 자신의 활성/연결 신호 및 제어 채널을 통해 상대방으로부터 전달된 상대편 활성 신호/상대편 연결 신호(OT_ACT*/OT_CON* 신호)를 보고 이중화 연결이 제대로 이루어졌는지를 판단하고 이중화 연결이 제대로 이루어졌으면, 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 대기 쪽으로 나가도록 설정한다.
한편 대기는 자신의 활성/연결 신호 및 제어 채널을 통해 상대방으로부터 전달된 상대편 활성/상대편 연결 신호를 보고 이중화 연결이 제대로 이루어졌는지를 판단하고 이중화 연결이 제대로 이루어졌으면, 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 활성에서 들어오도록 설정한다. 이때 대기 쪽의 중앙 처리 장치(CPU)가 이중화된 메모리 영역을 액세스하지 못하도록 로컬 쪽 버퍼는 막아놓아야 한다.
이 상태에서 활성이 메모리에 데이터를 갱신하면 데이터 채널을 통해 대기 쪽 메모리에도 활성과 동일한 데이터가 갱신되게 된다.
본 발명은 다양하게 변형될 수 있고, 여러 가지 형태를 취할 수 있지만, 상기 발명의 상세한 설명에서는 그에 따라 특별한 실시예에 대해서만 기술하였다. 하지만, 본 발명은 명세서에서 언급된 특별한 형태로 한정되는 것이 아닌 것으로 이해되어야 하며, 오히려 본 발명은 첨부된 청구범위에 의해 정의된, 본 발명의 정신과 범위 내에 있는 모든 변형물, 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.
상기와 같이 동작하는 본 출원에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
병행 기록 방식의 이중화 구조에서처럼 로컬 메모리(Local Memory) 영역과 병행 기록 영역을 따로 분리함으로써, 동일한 데이터를 로컬 메모리 영역과 병행 기록 영역에 두 번씩 써야 되는 번거로움이 없다. 그뿐 아니라, 데이터 채널과 제어 채널의 버퍼의 방향이 한번 설정되면 이중화 절체가 발생될 때까지 그 상태를 유지하므로 병행 기록 방식의 이중화 구조와는 달리 버퍼의 제어가 훨씬 용이해진다.
또한 병행 기록 방식의 이중화 구조에서처럼, 병행 기록 시 활성의 버스 사이클이 대기로부터 병행 기록이 완료됐다는 긍정 응답(Ack) 신호가 와야만 종료되는 방식을 사용하지 않으므로 시스템의 성능 향상에도 많은 기여를 하게 된다.
Claims (6)
- 이중화를 위한 두 개의 프로세서 보드 및 메모리;활성/대기 교섭 및 상기 두 프로세서간의 직렬 통신을 위한 직렬 통신 채널;이중화와 관련된 제어 신호들을 전달하기 위한 제어 채널; 및이중화 데이터 및 주소를 전달하기 위한 데이터 채널을 포함하는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치.
- 제 1 항에 있어서, 상기 직렬 통신 채널은,활성/대기 교섭 및 이중화 된 두 프로세서간의 직렬 통신을 위한 제어기 및 송신/수신 신호를 위한 단방향 버퍼로 구성되는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치.
- 제 1 항에 있어서, 상기 제어 채널은,각 보드의 경보 신호, 그리고 활성/대기의 이중화와 관련된 제어 신호들을 전달하기 위한 경로로서, 관련 신호 및 단방향 버퍼로 구성되는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치.
- 제 1 항에 있어서, 상기 데이터 채널은,메모리 액세스 시 필요한 제어 신호들과 주소 및 데이터 버스와 이를 상대편으로 전달하기 위한 양방향 버퍼로 구성되는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 장치.
- 이중화를 위한 두 개의 프로세서 보드와 메모리와 직렬 통신 채널과 제어 채널 및 데이터 채널로 구성된 장치에 있어서,이중화된 두 프로세서는 직렬 통신 채널을 통해 활성/대기를 결정하는 과정;상기 활성/대기가 결정되면, 활성 신호 및 연결 신호가 제어 채널을 통해 활성은 대기로, 대기는 활성으로 전달되는 과정;상기 활성 신호 및 연결 신호는 제어 채널을 통해 상대방으로부터 전달받은 상대편 활성 신호 및 상대편 연결 신호를 보고, 이중화 연결이 제대로 이루어졌는지를 판단하는 과정;상기 이중화 연결이 제대로 이루어졌으면, 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 상기 활성은 대기 쪽으로 나가도록 설정하고, 상기 대기는 활성에서 들어오도록 설정하는 과정; 및상기 활성이 메모리에 데이터를 갱신하게 되면, 데이터 채널을 통해 대기 쪽 메모리에도 활성과 동일한 데이터로 갱신되는 과정을 포함하는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 방법.
- 제 5 항에 있어서, 상기 이중화 연결이 제대로 이루어졌을 때 데이터 채널의 주소 및 데이터 버퍼, 그리고 메모리 제어 신호 버퍼의 방향을 활성은 대기 쪽으로 나가도록 설정하고, 대기는 활성에서 들어오도록 설정하는 과정에 있어서,상기 대기 쪽의 중앙 처리 장치가 이중화된 메모리 영역을 액세스하지 못하도록 로컬 쪽 버퍼는 막아놓도록 하는, 두 개의 공유 메모리를 사용한 프로세서의 이중화 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516585B1 (ko) * | 2000-11-25 | 2005-09-22 | 엘지전자 주식회사 | 통신 시스템에서 이중화 프로세싱 보드의 절체 방법 |
| KR100596394B1 (ko) * | 2004-12-13 | 2006-07-04 | 한국전자통신연구원 | 유닉스 시스템에서 이중화된 공유메모리 접근 제어 방법및 장치 |
-
1998
- 1998-06-25 KR KR1019980024070A patent/KR20000003010A/ko not_active Application Discontinuation
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| KR100516585B1 (ko) * | 2000-11-25 | 2005-09-22 | 엘지전자 주식회사 | 통신 시스템에서 이중화 프로세싱 보드의 절체 방법 |
| KR100596394B1 (ko) * | 2004-12-13 | 2006-07-04 | 한국전자통신연구원 | 유닉스 시스템에서 이중화된 공유메모리 접근 제어 방법및 장치 |
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