KR19990085433A - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 셀 영역과 주변영역에서의 측벽형성을 별도로 진행하여 측벽의 두께를 소자의 특성에 맞추어 조정이 가능하도록 반도체소자 제조방법을 제공하기 위한 것으로써, 반도체기판의 소정영역에 트랜치 아이솔레이션을 형성하여 셀 영역과 주변영역을 정의하는 공정과, 상기 셀 영역 및 주변영역의 기판상에 각각 게이트전극들을 형성한 후, 상기 게이트전극들을 포함한 기판 전면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 제 2 절연막을 형성하고 상기 주변영역만 노출되도록 셀 영역 및 트랜치 아이솔레이션을 마스킹한 후 에치백하여 상기 주변영역에 형성된 게이트전극 양측의 제 1 절연막상에 제 2 절연막측벽을 형성하는 공정과, 상기 제 2 절연막측벽을 마스크로 이용한 식각공정으로 상기 주변영역의 기판을 소정부분 노출시키는 공정과, 상기 셀 영역을 노출시켜 상기 제 2 절연막과, 상기 제 2 절연막측벽을 제거하는 공정과, 상기 주변영역의 노출된 기판상에 살리사이드를 형성하는 공정 및 상기 셀 영역에 콘택을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The present invention is to provide a method for manufacturing a semiconductor device so that the side wall in the cell region and the peripheral region can be separately formed to adjust the thickness of the side wall according to the characteristics of the device, forming trench isolation in a predetermined region of the semiconductor substrate. Defining a cell region and a peripheral region, forming gate electrodes on a substrate of the cell region and a peripheral region, and then forming a first insulating film over the substrate including the gate electrodes; Forming a second insulating film sidewall on the first insulating film on both sides of the gate electrode formed in the peripheral area by masking and forming a second insulating film on the insulating film and masking the cell region and the trench isolation to expose only the peripheral region; And exposing a predetermined portion of the substrate in the peripheral region by an etching process using the second insulating film side wall as a mask. Removing the second insulating film and the second insulating film side wall by exposing the cell region; forming a salicide on the exposed substrate of the peripheral region; and forming a contact in the cell region. It is characterized by comprising a step to.
Description
본 발명은 반도체소자에 관한 것으로 특히, Co-salicide를 이용한 반도체소자 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a co-salicide.
이하, 종래기술에 따른 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a semiconductor device manufacturing method according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 1d는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 1a에 도시한 바와 같이, 반도체기판(11)의 소정영역에 트랜치 아이솔레이션(Trench Isolation)(12)을 형성하여 셀 영역(Ⅰ)과 주변영역(Ⅱ)을 정의한다.As shown in FIG. 1A, a trench isolation 12 is formed in a predetermined region of the semiconductor substrate 11 to define the cell region I and the peripheral region II.
이후, 트랜치 아이솔레이션(12)을 포함한 기판(11)상에 게이트 절연막(13)을 증착하고, 게이트 절연막(13)상에 게이트전극용 물질(14)을 증착한다.Thereafter, the gate insulating layer 13 is deposited on the substrate 11 including the trench isolation 12, and the gate electrode material 14 is deposited on the gate insulating layer 13.
상기 게이트전극용 물질(14)상에 게이터전극의 캡절연막으로 사용될 제 1 질화막(15)을 차례로 증착한다.The first nitride film 15 to be used as the cap insulating film of the gator electrode is sequentially deposited on the gate electrode material 14.
이후, 도 1b에 도시한 바와 같이, 사진식각 공정을 통해 제 1 질화막(15), 게이트전극용 물질(14), 게이트절연막(13)을 선택적으로 제거하여 셀영역(Ⅰ) 및 주변영역(Ⅱ)에 각각 게이트전극(14a)을 형성한다.Thereafter, as illustrated in FIG. 1B, the first nitride layer 15, the gate electrode material 14, and the gate insulating layer 13 are selectively removed through a photolithography process, thereby forming the cell region I and the peripheral region II. Are formed on the gate electrodes 14a.
이후, 게이트전극(14a)을 포함한 기판(11)전면에 제 2 질화막을 증착한 후, 에치백하여 도 1c에 도시한 바와 같이, 게이트전극(14a)의 양측면에 측벽(16)을 형성한다.Thereafter, a second nitride film is deposited on the entire surface of the substrate 11 including the gate electrode 14a, and then etched back to form sidewalls 16 on both sides of the gate electrode 14a.
이후, 도 1d에 도시한 바와 같이, 측벽(16)을 포함한 기판(11)전면에 Co(코발트)를 스퍼터(sputter)증착한 후, 열처리하여 실리콘과의 접촉면에 살리사이드(17)를 형성한다.Thereafter, as shown in FIG. 1D, after sputter deposition of Co (cobalt) on the entire surface of the substrate 11 including the sidewalls 16, a salicide 17 is formed on the contact surface with silicon. .
이후, 기판(11)전면에 절연막(18)을 증착한 후, 셀프 얼라인 콘택(self align contact)공정을 진행하여 워드라인(도시하지 않음)과 접촉할 매립플러그(19)를 형성한다.Subsequently, after the insulating film 18 is deposited on the entire surface of the substrate 11, a self align contact process is performed to form a buried plug 19 to be in contact with the word line (not shown).
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.However, the conventional semiconductor device manufacturing method as described above has the following problems.
셀 영역에서는 워드라인과 매립플러그와의 전기적인 접촉 및 기생커패시턴스를 감소시키기 위해서는 셀 영역의 게이트전극 양측에 형성된 측벽의 두께가 충분히 두꺼워야 하는 특성을 가지고 있다.In the cell region, in order to reduce the electrical contact between the word line and the buried plug and the parasitic capacitance, the thickness of the sidewalls formed on both sides of the gate electrode of the cell region should be sufficiently thick.
하지만, 기판과 매립플러그와의 콘택저항을 고려하면 측벽의 두께는 최대한 얇게 하여야 하는 특성또한 동시에 가지고 있다.However, considering the contact resistance between the substrate and the buried plug, the sidewalls should be as thin as possible.
그리고 주변영역에서는 소자특성, 특히 숏채널 효과에 대한 특성확보를 위해서는 측벽의 두께가 충분히 두꺼워야 하는 특성을 가지고 있다.In the peripheral area, the thickness of the sidewalls must be sufficiently thick to secure device characteristics, particularly for short channel effects.
그러나 종래기술은 셀 영역과 주변영역의 측벽형성공정이 동시에 진행되므로 상기의 특성들을 만족시키지 못하고 있다.However, the prior art does not satisfy the above characteristics because the sidewall forming process of the cell region and the peripheral region is simultaneously performed.
또한, Co-살리사이드 형성공정이 트랜치 아이솔레이션 부근에서 Co와 아이솔레이션과의 반응에 의한 이물질이 잔류하게 되어 게이트전극과 액티브영역의 단락의 우려가 있다.In addition, in the formation process of Co-salicide, foreign matters due to the reaction between Co and isolation are left in the vicinity of trench isolation, which may cause a short circuit between the gate electrode and the active region.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 셀 영역과 주변영역에서의 측벽형성을 별도로 진행하여 측벽의 두께를 소자의 특성에 맞추어 조정이 가능하도록 한 반도체소자 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides a method of manufacturing a semiconductor device in which the sidewalls are formed separately in the cell region and the peripheral region so that the thickness of the sidewalls can be adjusted to the characteristics of the device. Its purpose is to.
도 1a 내지 1d는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도1A through 1D are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 2a 내지 2f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체기판 22 : 트랜치 아이솔레이션21: semiconductor substrate 22: trench isolation
23 : 게이트 절연막 24 : 게이트전극용 반도체층23 gate insulating film 24 gate electrode semiconductor layer
24a : 게이트전극 25 : 제 1 절연막24a: gate electrode 25: first insulating film
26 : 제 2 절연막 27 : 제 3 절연막26: second insulating film 27: third insulating film
27a : 측벽 28 : 포토레지스트27a: sidewall 28: photoresist
29 : 살리사이드 30 : 제 4 절연막29: salicide 30: fourth insulating film
31 : 매립플러그31: landfill plug
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판의 소정영역에 트랜치 아이솔레이션을 형성하여 셀 영역과 주변영역을 정의하는 공정과, 상기 셀 영역 및 주변영역의 기판상에 각각 게이트전극들을 형성한 후, 상기 게이트전극들을 포함한 기판 전면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 제 2 절연막을 형성하고 상기 주변영역만 노출되도록 셀 영역 및 트랜치 아이솔레이션을 마스킹한 후 에치백하여 상기 주변영역에 형성된 게이트전극 양측의 제 1 절연막상에 제 2 절연막측벽을 형성하는 공정과, 상기 제 2 절연막측벽을 마스크로 이용한 식각공정으로 상기 주변영역의 기판을 소정부분 노출시키는 공정과, 상기 셀 영역을 노출시켜 상기 제 2 절연막과, 상기 제 2 절연막측벽을 제거하는 공정과, 상기 주변영역의 노출된 기판상에 살리사이드를 형성하는 공정 및 상기 셀 영역에 콘택을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is to form a trench isolation in a predetermined region of the semiconductor substrate to define a cell region and a peripheral region, and a gate electrode on the substrate of the cell region and the peripheral region, respectively Forming a first insulating film on the entire surface of the substrate including the gate electrodes, forming a second insulating film on the first insulating film, and masking the cell region and the trench isolation to expose only the peripheral region. Forming a second insulating film side wall on the first insulating film on both sides of the gate electrode formed in the peripheral area by etching and exposing a predetermined portion of the substrate in the peripheral area by an etching process using the second insulating film side wall as a mask; Exposing the cell region to remove the second insulating film and the second insulating film side wall; Raised on the exposed region of the substrate, including a step and a step of forming a contact in the cell region to form the side characterized in that formed.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
도 2a에 도시한 바와 같이, 반도체기판(21)의 소정영역에 트랜치 아이솔레이션(Trench Isolation)(22)을 형성하여 셀 영역(Ⅰ)과 주변영역(Ⅱ)을 정의한다.As shown in FIG. 2A, trench isolation 22 is formed in a predetermined region of the semiconductor substrate 21 to define the cell region I and the peripheral region II.
이후, 트랜치 아이솔레이션(22)을 포함한 기판(21)상에 게이트 절연막(23)을 증착하고, 게이트 절연막(23)상에 게이트전극용 반도체층(24)을 차례로 증착한다.Thereafter, the gate insulating film 23 is deposited on the substrate 21 including the trench isolation 22, and the semiconductor layer 24 for the gate electrode 24 is sequentially deposited on the gate insulating film 23.
상기 게이트전극용 반도체층(24)상에 게이터전극의 캡절연막으로 사용될 제 1 절연막(25)으로써 질화막을 증착한다.A nitride film is deposited on the gate electrode semiconductor layer 24 as the first insulating film 25 to be used as the cap insulating film of the gator electrode.
이후, 도 2b에 도시한 바와 같이, 사진식각 공정을 통해 제 1 절연막(25), 게이트전극용 반도체층(24), 그리고 게이트 절연막(23)을 선택적으로 제거하여 셀 영역(Ⅰ) 및 주변영역(Ⅱ)에 각각 게이트전극(24a)들을 형성한다.2B, the cell region I and the peripheral region are selectively removed by selectively removing the first insulating layer 25, the gate electrode semiconductor layer 24, and the gate insulating layer 23 through a photolithography process. Gate electrodes 24a are formed in (II), respectively.
이어, 도 2c에 도시한 바와 같이, 게이트전극(24a)을 포함한 기판(21)전면에 제 2 절연막(26)으로써 질화막을 증착한다.Next, as shown in Fig. 2C, a nitride film is deposited as the second insulating film 26 on the entire surface of the substrate 21 including the gate electrode 24a.
이후, 제 2 절연막(26)상에 제 3 절연막(27)으로써 CVD(Chemical Vapor Deposition)산화막을 증착한 다음, 제 3 절연막(27)상에 포토레지스트(28)를 도포한다.Thereafter, a CVD (Chemical Vapor Deposition) oxide film is deposited on the second insulating film 26 as a third insulating film 27, and then a photoresist 28 is applied on the third insulating film 27.
노광 및 현상공정을 통해 포토레지스트(28)를 패터닝하여 주변영역(Ⅱ)이 노출되도록 셀 영역(Ⅰ)은 마스킹한다.The cell region I is masked so that the peripheral region II is exposed by patterning the photoresist 28 through an exposure and development process.
이때, 트랜치 아이솔레이션(22)상부도 포토레지스트(28)에 의해 마스킹된다.At this time, the upper portion of the trench isolation 22 is also masked by the photoresist 28.
이어 도 2d에 도시한 바와 같이, 패터닝된 포토레지스트(28)를 마스크로 이용하여 주변영역(Ⅱ)에 형성된 게이트전극(24a)의 양측면에 상기 제 3 절연막(27)으로 이루어진 측벽(27a)을 형성한다.Next, as shown in FIG. 2D, sidewalls 27a formed of the third insulating layer 27 are formed on both sides of the gate electrode 24a formed in the peripheral region II using the patterned photoresist 28 as a mask. Form.
그리고 주변영역(Ⅱ)에 형성된 측벽(28) 및 게이트전극(24a) 및 상기 포토레지스트(27)를 마스크로 이용한 식각공정으로 제 2 절연막(25)을 제거하여 기판(21)을 노출시킨다.In addition, the substrate 21 is exposed by removing the second insulating layer 25 by an etching process using the sidewall 28, the gate electrode 24a, and the photoresist 27 as a mask in the peripheral region II.
이어, 도 2e에 도시한 바와 같이, 포토레지스트(28)를 제거한 후, 측벽(27a)과 셀 영역(Ⅰ)의 제 3 절연막(27)을 동시에 제거한다.Subsequently, as shown in FIG. 2E, after the photoresist 28 is removed, the sidewall 27a and the third insulating film 27 of the cell region I are simultaneously removed.
이후, Co(코발트)를 스퍼터증착한 후, 열처리하여 상기 주변영역(Ⅱ)의 노출된 기판(21)표면에 살리사이드(29)를 형성한다.Subsequently, after sputter deposition of Co (cobalt), heat treatment is performed to form salicide 29 on the exposed surface of the substrate 21 in the peripheral region (II).
이때, 셀 영역(Ⅰ)과 트랜치 아이솔레이션(22)은 제 2 절연막(25)에 의해 마스킹되어 있으므로 살리사이드(29)가 형성되지 않는다.At this time, since the cell region I and the trench isolation 22 are masked by the second insulating layer 25, the salicide 29 is not formed.
이후, 도 2f에 도시한 바와 같이, 상기 살리사이드(29)를 포함한 기판(21)전면에 제 4 절연막(30)을 증착한 후, 셀프 얼라인 콘택 공정을 진행하여 워드라인(도시하지 않음)과 접촉되는 매립플러그(31)를 형성하면 본 발명의 반도체소자 제조공정이 완료된다.Thereafter, as illustrated in FIG. 2F, after depositing the fourth insulating layer 30 on the entire surface of the substrate 21 including the salicide 29, a self-aligned contact process is performed to perform a word line (not shown). Forming the buried plug 31 in contact with the semiconductor device manufacturing process of the present invention is completed.
이상 상술한 바와 같이, 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.As described above, the semiconductor device manufacturing method of the present invention has the following effects.
첫째, 주변영역에만 선택적으로 살리사이드를 형성하기 때문에 살리사이드 형성공정에 따른 트랜치 아이솔레이션 부위에서 이물질이 발생하는 현상을 방지할 수 있다.First, since the salicide is selectively formed only in the peripheral region, it is possible to prevent the occurrence of foreign matter in the trench isolation site according to the salicide formation process.
둘째, 셀 영역에서는 기판과 매립플러그와의 콘택저항을 최소화하고 워드라인과 매립플러그와의 전기적인 접촉 및 기생커패시턴스를 최소화할 수 있도록 적절한 두께로 측벽을 형성하고, 주변영역에서는 숏채널 효과를 방지하기 위해 충분한 두께의 측벽을 형성할 수가 있다.Second, in the cell region, sidewalls are formed to a suitable thickness to minimize contact resistance between the substrate and the buried plug, and to minimize electrical contact and parasitic capacitance between the word line and the buried plug. In the peripheral region, the short channel effect is prevented. It is possible to form sidewalls of sufficient thickness in order to do so.
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|---|---|---|---|
| KR1019980017845A KR19990085433A (en) | 1998-05-18 | 1998-05-18 | Semiconductor device manufacturing method |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980017845A KR19990085433A (en) | 1998-05-18 | 1998-05-18 | Semiconductor device manufacturing method |
Publications (1)
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| KR19990085433A true KR19990085433A (en) | 1999-12-06 |
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| KR (1) | KR19990085433A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439191B1 (en) * | 2002-07-19 | 2004-07-07 | 동부전자 주식회사 | Method of making salicide contact |
| KR100931479B1 (en) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | Manufacturing method of semiconductor device |
-
1998
- 1998-05-18 KR KR1019980017845A patent/KR19990085433A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439191B1 (en) * | 2002-07-19 | 2004-07-07 | 동부전자 주식회사 | Method of making salicide contact |
| KR100931479B1 (en) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | Manufacturing method of semiconductor device |
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