KR19990081301A - Trench element isolation formation method of semiconductor device - Google Patents
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Abstract
반도체 장치의 트렌치 소자 분리(trench isolation) 형성 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 연마 저지층을 형성한다. 연마 저지층은 질화물 또는 산화 질화물로 이루어진다. 연마 저지층 상에 마스크(mask)층을 형성한다. 마스크층 및 연마 저지층을 패터닝하여 반도체 기판의 일부를 노출하는 마스크층 패턴 및 연마 저지층 패턴을 형성한다. 마스크층 패턴을 식각 마스크로 노출되는 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 마스크층 패턴을 식각 마스크로 연마 저지층 패턴의 측벽을 선택적으로 식각하여 측벽이 리세스(recess)된 연마 저지층 패턴을 형성한다. 트렌치를 채우는 절연층을 형성한다. 절연층을 상기 측벽이 리세스된 연마 저지층 패턴을 연마의 종말점으로 이용하여 연마하여 트렌치의 에지를 덮는 절연층 패턴을 형성한다. 연마는 화학 기계적 연마 방법으로 수행된다. 측벽이 리세스된 연마 저지층 패턴을 제거한다.A method of forming trench isolation in a semiconductor device is disclosed. One aspect of the present invention forms a polishing stop layer on a semiconductor substrate. The abrasive barrier layer is made of nitride or oxynitride. A mask layer is formed on the polishing stop layer. The mask layer and the polishing stop layer are patterned to form a mask layer pattern and a polishing stop layer pattern exposing a portion of the semiconductor substrate. A portion of the semiconductor substrate exposing the mask layer pattern as an etching mask is etched to form a trench. The sidewalls of the polishing stopper layer pattern are selectively etched using the mask layer pattern as an etch mask to form an abrasive stopper layer pattern having recessed sidewalls. An insulating layer filling the trench is formed. The insulating layer is polished using the polishing stop layer pattern with the sidewall recessed as an end point of polishing to form an insulating layer pattern covering the edge of the trench. Polishing is performed by a chemical mechanical polishing method. The sidewalls remove the recessed abrasive layer pattern.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 트렌치 소자 분리(trench isolation) 형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor devices, and more particularly, to a method of forming trench isolation.
반도체 장치를 제조하는 공정 중에는 소자 분리를 형성하는 공정이 있다. 소자 분리를 형성하는 공정으로는 로코스(LOCOS;LOCal Oxidation of Silicon) 공정이 주로 이용되어 왔으나 버드 비크(bird´s beak)로 인한 활성 영역의 감소, 소자 분리 거리 감소에 따른 소자 분리를 이루는 필드 산화층(field oxide layer)의 얇아짐 및 필드 산화층의 산화 공정에서 발생하는 스트레스(stress)로 인한 실리콘 결함(silicon defect) 등의 문제점이 도출되고 있다. 이러한 문제점과 더불어 반도체 장치가 고집적화 됨에 따라 트렌치 소자 분리 공정의 이용이 증가하고 있다.In the process of manufacturing a semiconductor device, there is a process of forming element isolation. The LOCOS (LOCal Oxidation of Silicon) process has been mainly used to form device isolation, but the field of device isolation due to the reduction of active area due to bird's beak and the reduction of device separation distance Problems such as silicon defects due to thinning of the oxide layer and stress occurring in the oxidation process of the field oxide layer have been derived. In addition to these problems, as the semiconductor devices are highly integrated, the use of trench isolation processes is increasing.
도 1은 종래의 트렌치 소자 분리 방법을 개략적으로 나타낸다.1 schematically illustrates a conventional trench device isolation method.
구체적으로, 종래의 트렌치 소자 분리 방법은 반도체 기판(10)에 트렌치(15)를 형성한 후, 큐어링(curing)을 위한 측벽 산화층(17)을 트렌치(15)의 내벽에 형성한다. 이후에 화학 기상 증착(Chemical Vapour Deposition;이하 "CVD"라 한다)법으로 증착되는 산화물(CVD oxide) 등으로 절연층으로 상기 트렌치(15)를 채운 후 상기 절연층을 연마한다. 이때, 상기 연마는 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다) 방법으로 수행되며, 상기 연마는 상기 반도체 기판(10)에 형성되는 연마 저지층(CMP stopper)을 연마의 종말점으로 이용한다. 상기 절연층을 패터닝하여 트렌치를 채우는 절연층 패턴(20)을 형성한 후 상기 연마 저지층은 제거된다. 이때, 상기 연마 저지층은 습식 식각 등으로 제거된다.Specifically, in the conventional trench device isolation method, after the trench 15 is formed in the semiconductor substrate 10, the sidewall oxide layer 17 for curing is formed on the inner wall of the trench 15. After the trench 15 is filled with an insulating layer by CVD oxide or the like deposited by Chemical Vapor Deposition (hereinafter referred to as "CVD") method, the insulating layer is polished. In this case, the polishing is performed by Chemical Mechanical Polishing (hereinafter referred to as "CMP") method, and the polishing uses a polishing stop layer (CMP stopper) formed on the semiconductor substrate 10 as an end point of polishing. . The polishing stop layer is removed after patterning the insulating layer to form an insulating layer pattern 20 filling the trench. In this case, the polishing barrier layer is removed by wet etching.
상기한 습식 식각 등에 의해서 상기 절연층 패턴(20)은 침해를 받을 수 있다. 상기 절연층 패턴(20)은 주로 CVD 산화물로 형성되는 데 상기 CVD 산화물은 습식 식각에 의한 식각 속도가 열 산화물(thermal oxide)에 비해 매우 크다. 이에 따라, 상기 습식 식각에 의해서 상기 절연층 패턴(20)의 손실(consume)이 발생할 수 있다. 특히, 트렌치(15)의 에지(edge)에서 상기 손실이 발생하기 쉬어 트렌치(15) 에지에 홈(recess;A)이 발생된다. 이러한 홈(A)은 소자 분리 공정 이후에 진행되는 사진 식각 공정에 수반되는 포토레지스트층(photoresist layer) 스트립(strip) 또는 전 확산 세정(pre deffusion cleaning) 공정 등과 같은 습식 식각 공정 등에 의해서도 빈번하게 발생한다.The insulating layer pattern 20 may be violated by the wet etching. The insulating layer pattern 20 is mainly formed of CVD oxide. The CVD oxide has a very high etching rate compared with thermal oxide by wet etching. Accordingly, a loss of the insulating layer pattern 20 may occur due to the wet etching. In particular, the loss is likely to occur at the edge of the trench 15 and a recess A occurs in the edge of the trench 15. Such grooves A are frequently generated by wet etching processes, such as a photoresist layer strip or pre deffusion cleaning process, which are accompanied by a photolithography process performed after the device isolation process. do.
상기한 트렌치(15)의 에지에서 홈(A)이 발생하는 현상을 필드 에지 리세스(field edge recess)라 칭하는 데 이러한 필드 에지 리세스는 반도체 기판(10)의 문턱 전류 전압(subthreshold I-V) 곡선에서 이중 험프(double hump)를 발생시킬 수 있다. 더욱이 게이트(gate)의 특성 저하, 역협폭(inverse narrow width) 현상 등과 같은 반도체 장치의 특성 저하를 유발할 수 있다.The phenomenon in which the grooves A occur at the edges of the trench 15 is called a field edge recess, which is a threshold current voltage curve of the semiconductor substrate 10. Can generate a double hump. Furthermore, deterioration of gate characteristics, inverse narrow width, or the like may cause deterioration of characteristics of semiconductor devices.
본 발명이 이루고자 하는 기술적 과제는 필드 에지 리세스의 발생을 방지할 수 있는 반도체 장치의 트렌치 소자 분리 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming isolation of trenches in a semiconductor device capable of preventing occurrence of field edge recesses.
도 1은 종래의 트렌치 소자 분리(trench isolation) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically illustrating a conventional method of forming trench isolation.
도 2 내지 도 7은 본 발명의 실시예에 의한 트렌치 소자 분리 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.2 to 7 are cross-sectional views schematically illustrating a method of forming isolation of trench elements according to an embodiment of the present invention.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 연마 저지층을 형성한다. 상기 연마 저지층은 질화물 또는 산화 질화물로 이루어진다. 상기 연마 저지층 상에 마스크층을 형성한다. 상기 마스크층 및 상기 연마 저지층을 패터닝하여 상기 반도체 기판의 일부를 노출하는 마스크층 패턴 및 연마 저지층 패턴을 형성한다. 상기 마스크층 패턴을 식각 마스크로 노출되는 상기 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 상기 마스크층 패턴을 식각 마스크로 상기 연마 저지층 패턴의 측벽을 선택적으로 식각하여 측벽이 리세스(recess)된 연마 저지층 패턴을 형성한다. 상기 트렌치를 채우는 절연층을 형성한다. 상기 절연층을 상기 측벽이 리세스된 연마 저지층 패턴을 연마의 종말점으로 이용하여 연마하여 상기 트렌치의 에지를 덮는 절연층 패턴을 형성한다. 상기 연마는 화학 기계적 연마 방법으로 수행된다. 상기 측벽이 리세스된 연마 저지층 패턴을 제거한다.One aspect of the present invention for achieving the above technical problem is to form a polishing stop layer on a semiconductor substrate. The polishing barrier layer is made of nitride or oxynitride. A mask layer is formed on the polishing stop layer. The mask layer and the polishing stop layer are patterned to form a mask layer pattern and a polishing stop layer pattern exposing a portion of the semiconductor substrate. A portion of the semiconductor substrate exposing the mask layer pattern as an etching mask is etched to form a trench. The sidewalls of the polishing stopper layer pattern may be selectively etched using the mask layer pattern as an etch mask to form an abrasive stopper layer pattern having recessed sidewalls. An insulating layer filling the trench is formed. The insulating layer is polished using the polishing stop layer pattern having the sidewall recessed as an end point of polishing to form an insulating layer pattern covering the edge of the trench. The polishing is performed by a chemical mechanical polishing method. The sidewalls remove the recessed abrasive layer pattern.
본 발명에 따르면, 필드 에지 리세스의 발생을 방지할 수 있다.According to the present invention, it is possible to prevent the occurrence of field edge recesses.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 층의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 층이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the thicknesses of layers in the drawings and the like are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. Also, if a layer is described as being on or in contact with another layer or semiconductor substrate, the layer may be in direct contact with the other layer or semiconductor substrate, or between the third A layer may be interposed.
도 2 내지 도 7은 본 발명의 실시예에 의한 트렌치 소자 분리 형성 방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.2 to 7 are cross-sectional views schematically illustrating a method of forming isolation of trench elements according to an embodiment of the present invention.
도 2는 반도체 기판(100) 상에 연마 저지층(300) 및 마스크층(mask layer;400)을 형성하는 단계를 개략적으로 나타낸다.2 schematically illustrates a step of forming an abrasive stop layer 300 and a mask layer 400 on a semiconductor substrate 100.
구체적으로, 반도체 기판(100) 상에 패드 산화층(pad oxide layer;200)을 형성한다. 다음에, 상기 패드 산화층(200) 상에 CMP 등과 같은 연마를 수행할 때, 연마의 종말점으로 이용되는 연마 저지층(300)을 형성한다. 상기 연마 저지층(300)은 질화물(nitride) 또는 산화 질화물 등으로 형성된다. 다음에, 상기 연마 저지층(300) 상에 마스크층(400)을 산화물 등으로 형성한다.Specifically, a pad oxide layer 200 is formed on the semiconductor substrate 100. Next, when polishing, such as CMP, is performed on the pad oxide layer 200, the polishing stop layer 300 used as an end point of polishing is formed. The polishing barrier layer 300 may be formed of nitride, oxynitride, or the like. Next, a mask layer 400 is formed on the polishing stopper layer 300 by using an oxide or the like.
도 3은 마스크층 패턴(450)을 식각 마스크(etch mask)로 이용하여 트렌치(150)를 형성하는 단계를 개략적으로 나타낸다.FIG. 3 schematically illustrates a step of forming the trench 150 using the mask layer pattern 450 as an etch mask.
구체적으로, 마스크층(400) 및 연마 저지층(300)을 사진 식각 공정 등으로 순차적으로 패터닝하여 반도체 기판(100)의 일부를 노출하는 마스크층 패턴(450) 및 연마 저지층 패턴(350)을 형성한다. 이후에, 상기 마스크층 패턴(450)을 식각 마스크(etch mask)로 이용하여 노출되는 반도체 기판(100)의 일부를 식각하여 트렌치(150)를 형성한다.Specifically, the mask layer 400 and the polishing stop layer pattern 350 exposing a part of the semiconductor substrate 100 by sequentially patterning the mask layer 400 and the polishing stop layer 300 by a photolithography process may be used. Form. Thereafter, a portion of the semiconductor substrate 100 that is exposed using the mask layer pattern 450 as an etch mask is etched to form the trench 150.
도 4는 측벽이 리세스(recess)된 연마 저지층 패턴(355)을 형성하는 단계를 개략적으로 나타낸다.4 schematically illustrates forming an abrasive barrier layer pattern 355 with recessed sidewalls.
구체적으로, 마스크층 패턴(450)을 식각 마스크로 이용하여 연마 저지층 패턴(300)의 측벽을 선택적으로 식각하여 측벽이 리세스된 연마 저지층 패턴(355)을 형성한다. 즉, 상기 마스크층 패턴(450) 및 상기 연마 저지층 패턴(355)이 접하는 부분의 측벽이 언더 컷(under cut)된다. 이때, 상기 리세스되는 양은 이후에 형성되는 트렌치(150)를 채우는 절연층 패턴이 소자 분리 공정 이후의 상기 연마 저지층 패턴(355)을 제거하는 공정 또는 후속의 습식 식각 공정 등에 의해서 소모되는 양과 연관지어 설정한다. 바람직하게는 상기 리세스되는 양은 이후에 소모되는 양과 동일하게 설정한다.In detail, the sidewall of the polishing stopper layer pattern 300 is selectively etched using the mask layer pattern 450 as an etching mask to form the polishing stopper layer pattern 355 having the sidewall recessed therein. That is, the sidewalls of the portion where the mask layer pattern 450 and the polishing stop layer pattern 355 contact each other are under cut. In this case, the recessed amount is related to the amount of the insulating layer pattern filling the trench 150 formed thereafter is consumed by a process of removing the polishing stop layer pattern 355 after the device isolation process or a subsequent wet etching process. I set it. Preferably the amount of recesses is set equal to the amount consumed thereafter.
도 5는 트렌치(150)를 채우는 절연층(500)을 형성하는 단계를 개략적으로 나타낸다.5 schematically illustrates a step of forming an insulating layer 500 filling the trench 150.
구체적으로, 트렌치(150)를 형성하는 동안 발생된 결함을 제거하거나 스트레스(stress)를 완화하기 위해서 측벽 산화(side wall oxidation)를 수행하여 트렌치(150)의 내벽에 측벽 산화층(170)을 형성한다. 이후에, CVD 산화물 등을 이용하여 트렌치(150)를 채우는 절연층(500)을 형성한다. 이때, 상기 절연층(500)은 상기 연마 저지층 패턴(355)의 측벽의 리세스된 부분을 채워 상기 트렌치(150)의 에지를 덮는다.Specifically, sidewall oxidation is performed to form sidewall oxide layers 170 on the inner walls of the trenches 150 to remove defects generated during the formation of the trenches 150 or to alleviate stress. . Thereafter, the insulating layer 500 filling the trench 150 is formed using CVD oxide or the like. In this case, the insulating layer 500 fills the recessed portion of the sidewall of the polishing stop layer pattern 355 to cover the edge of the trench 150.
도 6은 절연층(500)을 연마하여 절연층 패턴(550)을 형성하는 단계를 개략적으로 나타낸다.6 schematically illustrates a step of polishing the insulating layer 500 to form the insulating layer pattern 550.
구체적으로, 절연층(500)을 CMP 등으로 연마한다. 이때, 상기 CMP의 종말점으로는 상기 연마 저지층 패턴(355)을 이용한다. 이와 같은 연마에 의해서 형성되는 절연층 패턴(550)은 상기 트렌치(150)의 에지를 덮고 있다. 이후에, 상기 연마 저지층 패턴(355)을 습식 식각 방법 등으로 제거한다. 이때, 상기 트렌치(150)의 에지 부위는 상기 절연층 패턴(550)으로 보호되고 있다. 따라서, 필드 에지 리세스가 발생하는 것을 방지할 수 있다.Specifically, the insulating layer 500 is polished by CMP or the like. In this case, the polishing stop layer pattern 355 is used as an end point of the CMP. The insulating layer pattern 550 formed by the polishing covers the edge of the trench 150. Thereafter, the polishing stop layer pattern 355 is removed by a wet etching method or the like. In this case, the edge portion of the trench 150 is protected by the insulating layer pattern 550. Thus, field edge recesses can be prevented from occurring.
도 7은 소자 분리 공정 이후에 수행되는 습식 식각 등을 수행한 결과를 개략적으로 나타낸다.FIG. 7 schematically illustrates a result of performing wet etching performed after the device isolation process.
구체적으로, 상기한 바와 같이 절연층 패턴(550)을 형성하여 소자 분리를 구현한 후 게이트를 형성하기 전에 포토레지스트층 스트립 또는 전 확산 세정 등과 같은 습식 식각 공정을 진행한다. 이때, 상기 트렌치(150)의 에지는 상기 절연층 패턴(550)에 의해서 보호되고 있어 상기 습식 식각 공정 등에 의해서 침해되지 않는다. 따라서, 필드 에지 리세스가 발생하지 않아 반도체 기판(100)의 문턱 전류 전압 곡선에서 이중 험프가 발생되는 것을 방지할 수 있다. 더욱이 게이트의 특성 저하, 역협폭 현상 등과 같은 반도체 장치의 특성 저하를 방지할 수 있다.Specifically, as described above, after the isolation layer pattern 550 is formed to implement device isolation, a wet etching process such as a photoresist layer strip or pre-diffusion cleaning is performed before the gate is formed. In this case, the edge of the trench 150 is protected by the insulating layer pattern 550 and is not intruded by the wet etching process. Therefore, no field edge recess occurs, thereby preventing double humps from occurring in the threshold current voltage curve of the semiconductor substrate 100. In addition, it is possible to prevent deterioration of characteristics of the semiconductor device such as deterioration of gate characteristics and inverse narrowing phenomenon.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 필드 에지 리세스가 발생되는 것을 방지할 수 있다. 이에 따라, 반도체 기판의 문턱 전류 전압 곡선에서 이중 험프가 발생되는 것을 억제할 수 있고, 게이트의 특성 저하, 역협폭 현상 등과 같은 반도체 장치의 특성 저하를 방지할 수 있다.According to the present invention described above, it is possible to prevent the field edge recesses from occurring. As a result, generation of double humps in the threshold current voltage curve of the semiconductor substrate can be suppressed, and deterioration in characteristics of the semiconductor device, such as deterioration of gate characteristics and inverse narrowing phenomenon, can be prevented.
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KR1019980015150A KR19990081301A (en) | 1998-04-28 | 1998-04-28 | Trench element isolation formation method of semiconductor device |
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KR1019980015150A KR19990081301A (en) | 1998-04-28 | 1998-04-28 | Trench element isolation formation method of semiconductor device |
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KR1019980015150A KR19990081301A (en) | 1998-04-28 | 1998-04-28 | Trench element isolation formation method of semiconductor device |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431087B1 (en) * | 2002-07-12 | 2004-05-12 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
KR100485518B1 (en) * | 2002-09-18 | 2005-04-27 | 동부아남반도체 주식회사 | Method for manufacturing a shallow trench isolation layer |
KR101051164B1 (en) * | 2005-07-01 | 2011-07-21 | 주식회사 하이닉스반도체 | Manufacturing Method of Semiconductor Device |
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1998
- 1998-04-28 KR KR1019980015150A patent/KR19990081301A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100485518B1 (en) * | 2002-09-18 | 2005-04-27 | 동부아남반도체 주식회사 | Method for manufacturing a shallow trench isolation layer |
KR101051164B1 (en) * | 2005-07-01 | 2011-07-21 | 주식회사 하이닉스반도체 | Manufacturing Method of Semiconductor Device |
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