KR100190059B1 - Method for fabricating a field oxide of the semiconductor device - Google Patents
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Abstract
트렌치 내부 표면에 물리적 손상이 발생되는 것을 보상시킬 수 있을 뿐만 아니라 험프 현상이 발생되는 것을 방지시키기 위하여 트렌치를 이용한 반도체 장치의 소자 분리 영역 형성 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 제1산화막층과 질화막층을 순차적으로 형성시키는 단계와, 상기 질화막층 및 제1산화막층을 식각 공정에 의하여 소정 형상으로 패터닝시켜서 상기 실리콘 기판의 일부를 노출시키는 단계와, 상기 질화막층의 패턴을 식각 마스크로 하여서 노출된 상기 실리콘 기판의 일부를 식각시킴으로서 트렌치를 형성시키는 단계와, 식각 공정에 의하여 상기 트렌치 상부의 에지 영역에 인접하는 상기 제1산화막층의 일부를 제거하여 언더 컷 형상의 패턴 단면을 형성하는 단계와, 상기 질화막층의 패턴을 통하여 노출된 트렌치 내부 표면을 열산화시켜서 소정 두께의 제2산화막층을 형성하는 단계와, 트렌치 내부 표면에 제2산화막층이 형성된 실리콘 기판의 전면에 절연 물질을 소정 두께로 증착시켜서 상기 트렌치를 충진시키고 있는 소자 분리막을 구비한 절연층을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판의 표면 및 소자 분리막을 노출시키는 단계로 이루어진다. 본 발명에 따르면, 이 후의 공정에 의하여 상기 실리콘 기판(30)의 활성 영역상에 게이트 산화막 및 게이트를 형성시킬 때 상기 게이트 산화막의 적층 두께를 일정하게 유지시킴으로서 게이트 산화막의 내압이 감소되는 것을 방지시키고 또한 누설 전류의 발생을 방지시켜서 드레인 전류 대 게이트 전압 특성 곡선에서 험프 현상이 발생하는 것을 방지시키며 또한 트렌치 내부 표면의 물리적 손상을 보상시켜줌으로서 필드 에지에서 결함을 방지시켜 반도체 소자의 동작 특성을 향상시킨다.A method of forming a device isolation region of a semiconductor device using a trench is disclosed to not only compensate for the occurrence of physical damage on the inner surface of the trench but also prevent the occurrence of a hump phenomenon. The method may include sequentially forming a first oxide layer and a nitride layer on a silicon substrate, patterning the nitride layer and the first oxide layer into a predetermined shape by an etching process to expose a portion of the silicon substrate, and Forming a trench by etching a portion of the exposed silicon substrate using the pattern of the nitride layer as an etching mask, and removing a portion of the first oxide layer adjacent to an edge region of the upper portion of the trench by etching to under Forming a cut pattern cross section, thermally oxidizing the exposed trench inner surface through the pattern of the nitride layer to form a second oxide layer having a predetermined thickness, and forming a second oxide layer on the trench inner surface. A device filling the trench by depositing an insulating material on a front surface of a silicon substrate to a predetermined thickness. Lee by step, a planarization process and an etching step of forming a insulating layer having a film comprises a step of exposing the surface of the device isolation film and the silicon substrate. According to the present invention, when the gate oxide film and the gate are formed on the active region of the silicon substrate 30 by the following process, the stack thickness of the gate oxide film is kept constant to prevent the breakdown voltage of the gate oxide film from being reduced. It also prevents leakage currents and prevents humps in the drain current vs. gate voltage characteristic curve, and compensates for physical damage to the trench internal surfaces to prevent defects at the field edges, thus improving semiconductor device operating characteristics. .
Description
본 발명은 트렌치를 이용하여 반도체 장치의 소자를 분리시키기 위한 영역을 형성하는 방법에 관한 것으로, 특히 트렌치를 구성하고 있는 필드 산화막의 에지 부분의 프로파일을 개선하여 반도체 장치의 동작 특성을 향상시킬 수 있는 반도체 장치의 소자 분리 영역 형성 방법에 관한 것이다.The present invention relates to a method of forming a region for isolating elements of a semiconductor device using a trench. In particular, the operation characteristics of the semiconductor device can be improved by improving the profile of the edge portion of the field oxide film constituting the trench. A method of forming an isolation region in a semiconductor device.
일반적으로, 반도체 장치의 집적도가 크게 증가함에 따라서 미세 패턴의 개발 및 메모리 셀 면적을 감소시킴과 동시에 인접하는 셀들을 전기적으로 서로 격리시키기 위한 소자 분리 영역의 면적을 감소시키는 기술이 중요시되어 왔으며 이러한 소자 분리 영역의 형성은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진(process margin)을 좌우하게 되므로 소자 분리 영역을 구성하는 절연막의 단차를 평탄화시키는 기술 및 절연막 에지 부분의 프로파일을 개선시키는 기술이 요구된다.In general, as the degree of integration of semiconductor devices has increased greatly, techniques for reducing the area of device isolation regions for electrically separating adjacent cells from each other while at the same time reducing the development of fine patterns and reducing the memory cell area have been important. The formation of the isolation region depends on the size of the active region and the process margin of the post-process step as an initial step in all the manufacturing process steps. There is a need for techniques to improve the profile of the edge portion.
한편, 상기된 바와 같은 요구를 만족시키기 위하여 종래 실시예에 따르면, 반도체 장치의 소자 분리 영역 형성 방법은 실리콘을 국부적으로 산화시켜서 소자 분리 영역을 형성시키는 LOCOS 공정과 실리콘 기판에 형성된 트렌치를 절연 물질로 충진시킴으로서 소자 분리 영역을 형성시키는 공정으로 대별된다.Meanwhile, in order to satisfy the requirements as described above, according to a conventional embodiment, a method of forming a device isolation region of a semiconductor device includes a LOCOS process of locally oxidizing silicon to form a device isolation region and a trench formed in the silicon substrate as an insulating material. It is roughly classified into a process of forming an element isolation region by filling.
이때, 제1도 내지 제4도에 도시되어 있는 바와 같이, 상기 LOCOS 공정은 실리콘 기판(10)상에 패드 산화막(12) 및 질화막(14)을 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의하여 순차적으로 증착하여 적층 형성하는 단계와, 마스크로 작용하는 감광막(도시되어 있지 않음)의 패턴을 통하여 노출된 상기 질화막(14)의 일부 및 패드 산화막(12)의 일부를 제거하여서 상기 실리콘 기판(10)의 일부를 노출시키는 단계와, 상기 질화막(14) 및 패드 산화막(12)의 패턴을 통하여 노출된 상기 실리콘 기판(10)의 일부를 열산화 공정에 의하여 필드 산화막(16)을 형성하는 단계와, 상기 실리콘 기판(10)상에 잔존하는 상기 질화막(14) 및 패드 산화막(12)을 식각 공정에 의하여 제거하는 단계로 이루어진다.In this case, as illustrated in FIGS. 1 to 4, the LOCOS process is performed by chemical vapor deposition (CVD) or physical vapor deposition (CVD) of the pad oxide film 12 and the nitride film 14 on the silicon substrate 10. Depositing sequentially by a PVD process to form a laminate, and removing a portion of the nitride film 14 and a portion of the pad oxide film 12 exposed through a pattern of a photosensitive film (not shown) serving as a mask. Exposing a portion of the silicon substrate 10 and a portion of the silicon substrate 10 exposed through the pattern of the nitride layer 14 and the pad oxide layer 12 by thermal oxidation to form the field oxide layer 16. And forming the nitride film 14 and the pad oxide film 12 remaining on the silicon substrate 10 by an etching process.
이때, 상기된 바와 같은 LOCOS 공정은 비록 소자 분리 영역을 용이하게 형성시킬 수 있고 또한 넓은 부위와 좁은 부위의 활성 영역을 동시에 분리시키기 위한 영역을 형성시킬 수 있다는 장점을 구비하고 있지만, 256M DRAM급 이상의 고집적화되는 디바이스에 있어서 소자 분리 영역의 폭이 감소함에 따라서 필드 산화막을 형성하기 위한 열산화 공정시 수반되는 버즈 비크(bird's beak)에 의하여 소자 분리 영역의 폭이 증가하여서 활성 영역의 전용 면적을 감소시키고 또한 펀치 스루(punch through)를 유발시킬 수 있을 뿐만 아니라 열산화 공정에 의하여 필드 산화막을 형성시킬 때 산화막의 에지 부분에 열 팽창 계수의 차이에 따른 응력이 집중됨으로서 실리콘 기판에 결정 결함이 발생하여 누설 전류가 증가하며 또한 형성되는 소자 분리 영역의 폭에 따라서 필드 산화막의 두께가 상이하다는 문제점을 안고 있다.At this time, the LOCOS process as described above has the advantage that it is possible to easily form a device isolation region, and also to form a region for separating the active region of the wide region and narrow region at the same time, more than 256M DRAM class As the width of the device isolation region decreases in a highly integrated device, the width of the device isolation region increases by a bird's beak involved in the thermal oxidation process for forming a field oxide film, thereby reducing the dedicated area of the active region. In addition, not only can lead to punch through, but when the field oxide film is formed by the thermal oxidation process, stress is concentrated on the edge portion of the oxide film due to the difference in thermal expansion coefficient, so that a crystal defect occurs in the silicon substrate. The current increases and also depends on the width of the device isolation region to be formed. It suffers a problem in that the thickness of the oxide film is different.
한편, 제5도 내지 제9도를 참조하면, 상기된 바와 같은 LOCOS 공정의 문제점을 해소시키기 위하여 제안된 트렌치를 이용한 소자 분리 방법은 실리콘 기판(20)상에 패드 산화막(22) 및 질화막(24)을 순차적으로 적층시킨 후 감광막(가상선으로 표시되어 있음)의 패턴을 식각 마스크로 하여서 상기 질화막(24)의 일부 및 패드 산화막(22)의 일부를 순차적으로 제거하여 상기 실리콘 기판(20)의 일부를 노출시키는 단계와, 상기 질화막(24)의 패턴을 식각 마스크로 하여서 상기 실리콘 기판(20)의 일부를 식각하여서 트렌치(T)를 형성하는 단계와, 상기 트렌치(T)를 구비한 실리콘 기판(20)의 전면에 절연 물질을 소정 두께로 증착시켜서 상기 트렌치(T)를 충진시키는 절연막(26)을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 상기 실리콘 기판(20)상에 잔존하는 패드 산화막(22) 및 질화막(24)을 제거하여 상기 트렌치(T) 내부에 절연 물질이 충진된 소자 분리 절연막(26`)을 구비한 실리콘 기판(20)을 노출시키는 단계로 이루어진다.Meanwhile, referring to FIGS. 5 to 9, the device isolation method using trenches proposed to solve the problems of the LOCOS process as described above is provided on the silicon substrate 20 with the pad oxide film 22 and the nitride film 24. ) Are sequentially stacked, and a portion of the nitride film 24 and a portion of the pad oxide film 22 are sequentially removed by using the pattern of the photoresist film (indicated by a virtual line) as an etching mask. Exposing a portion, forming a trench T by etching a portion of the silicon substrate 20 using the pattern of the nitride film 24 as an etch mask, and forming a trench T. Forming an insulating film 26 filling the trench T by depositing an insulating material on the entire surface of the trench 20 to a predetermined thickness, and remaining on the silicon substrate 20 by a planarization process and an etching process. A step of exposing the de oxide film 22 and nitride film 24, a silicon substrate 20 provided by removal of the trench (T) is filled inside the element separation insulating material insulating film (26`) the.
그러나, 상기된 바와 같은 트렌치를 이용한 소자 분리 영역 형성 방법에 의하여 트렌치를 형성시킬 때 상기 트렌치 내부 표면이 플라즈마 식각 공정에 의한 물리적 손상을 받게되며 이로 인하여 필드 절연막의 에지에서 구조적 결함을 발생시켜서 반도체 장치의 동작 특성을 저하시키게 된다.However, when the trench is formed by the method of forming a device isolation region using the trench as described above, the inner surface of the trench is subjected to physical damage by the plasma etching process, which causes structural defects at the edges of the field insulating film. It lowers the operating characteristic of.
또한, 제9도에 확대 도시되어 있는 바와 같이, 상기 질화막(24) 및 패드 산화막(22)을 식각 공정에 의하여 제거할 때 상기 트렌치(T)를 충진시키고 있는 소자 분리 절연막(26`)의 측면이 식각되어서 실리콘 기판(20)의 표면에 대하여 소정 크기의 단차를 갖는 홈(A)을 형성시키는 디핑(dipping)현상이 발생하여 반도체 장치의 표면 프로파일이 불량하게 되고 또한 트렌치(T) 영역의 측벽 상부를 노출시킨다.9, the side surface of the device isolation insulating layer 26 ′ filling the trench T when the nitride film 24 and the pad oxide film 22 are removed by an etching process. This etching results in a dipping phenomenon that forms a groove A having a predetermined size with respect to the surface of the silicon substrate 20, resulting in a poor surface profile of the semiconductor device and a sidewall of the trench T region. Expose the top.
즉, 실리콘 기판(20)의 활성 영역과 소자 분리 절연막(26`)의 경계 영역에서 이 후의 공정에 의하여 형성되는 게이트 산화막의 두께가 얇아져서 전계 집중 현상이 발생하여 상기 게이트 산화막의 내압을 감소시킬 뿐만 아니라 기생 채널이 형성되므로 문턱 전압보다 낮은 게이트 전압에서 큰 누설 전류가 발생하여 트레인 전류(Id) 대 게이트 전압(Vg) 특성 곡선에서 험프(hump) 현상을 나타내어 반도체 장치의 특성을 저하시킨다.That is, the thickness of the gate oxide film formed by the subsequent process becomes thin in the boundary area between the active region of the silicon substrate 20 and the element isolation insulating film 26 ′, thereby causing an electric field concentration phenomenon to reduce the breakdown voltage of the gate oxide film. In addition, since the parasitic channel is formed, a large leakage current is generated at the gate voltage lower than the threshold voltage, resulting in a hump phenomenon in the train current (Id) vs. gate voltage (Vg) characteristic curve, thereby degrading the characteristics of the semiconductor device.
본 발명은 상기와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 트렌치를 형성하는 과정에서 트렌치 내부 표면이 손상받는 것을 방지시킬 수 있을 뿐만 아니라 트렌치 에지 영역의 프로파일을 개선시켜서 게이트 폴리의 식각 특성을 개선시키고 또한 험프 현상을 제거하여 반도체 장치의 특성을 향상시킬 수 있는 반도체 장치의 소자 분리 영역 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. The purpose of the present invention is not only to prevent damage to the trench inner surface during the formation of the trench, but also to improve the profile of the trench edge region to etch the gate poly. The present invention provides a method for forming an isolation region of a semiconductor device capable of improving the characteristics and removing the hump phenomenon, thereby improving the characteristics of the semiconductor device.
제1도 내지 제4도는 종래 실시예에 따른 LOCOS 공정에 의한 소자 분리 영역 형성 방법을 순차적으로 도시한 단면도.1 to 4 are cross-sectional views sequentially illustrating a method of forming a device isolation region by a LOCOS process according to a conventional embodiment.
제5도 내지 제9도는 종래 실시예에 따른 트렌치를 이용한 소자 분리 영역 형성 방법을 순차적으로 도시한 단면도.5 to 9 are cross-sectional views sequentially illustrating a method of forming a device isolation region using trenches according to a conventional embodiment.
제10도 내지 제15도는 본 발명에 따라서 반도체 장치의 소자 분리 영역 형성 방법을 순차적으로 도시한 단면도.10 through 15 are cross-sectional views sequentially illustrating a method of forming an isolation region in a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 실리콘 기판 32 : 제1산화막층30 silicon substrate 32 first oxide film layer
32' : 제2산화막층 34 : 질화막층32 ': second oxide layer 34: nitride layer
36 : 절연막 36' : 소자 분리막36: insulating film 36 ': device isolation film
T : 트렌치T: Trench
상기된 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 소자 분리 영역 형성 방법은, 실리콘 기판상에 제1산화막층과 질화막층을 순차적으로 형성시키는 단계와, 상기 질화막층 및 제1산화막층을 식각 공정에 의하여 소정 형상으로 패터닝시켜서 상기 실리콘 기판의 일부를 노출시키는 단계와, 상기 질화막층의 패턴을 식각 마스크로 하여서 노출된 상기 실리콘 기판의 일부를 식각시킴으로서 트렌치를 형성시키는 단계와,In order to achieve the above technical problem, a method of forming a device isolation region of a semiconductor device according to the present invention includes sequentially forming a first oxide layer and a nitride layer on a silicon substrate, and forming the nitride layer and the first oxide layer. Exposing a portion of the silicon substrate by patterning to a predetermined shape by an etching process; forming a trench by etching a portion of the exposed silicon substrate using the pattern of the nitride layer as an etching mask;
식각 공정에 의하여 상기 트렌치 상부의 에지 영역에 인접하는 상기 제1산화막층의 일부를 제거하여 언더 컷 형상의 패턴 단면을 형성하는 단계와, 상기 질화막층의 패턴을 통하여 노출된 트렌치 내부 표면을 열산화시켜서 소정 두께의 제2산화막층을 형성하는 단계와, 트렌치 내부 표면에 제2산화막층이 형성된 실리콘 기판의 전면에 절연 물질을 소정 두께로 증착시켜서 상기 트렌치를 충진시키고 있는 소자 분리막을 구비한 절연층을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판의 표면 및 소자 분리막을 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리 영역 형성 방법에 의해서 달성된다.Removing a portion of the first oxide layer adjacent to the edge region of the upper portion of the trench by an etching process to form an undercut pattern cross section, and thermally oxidizing the trench inner surface exposed through the pattern of the nitride layer Forming a second oxide layer having a predetermined thickness, and depositing an insulating material having a predetermined thickness on the entire surface of the silicon substrate having the second oxide layer formed on the inner surface of the trench to fill the trench. And exposing the surface of the silicon substrate and the device isolation film by a planarization process and an etching process.
본 발명의 바람직한 일실시예에 따르면, 상기 트렌치 내부 표면을 열산화시킴으로서 상기 트렌치 상부의 에지 영역은 라운딩 형상으로 형성되는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, the edge region of the upper portion of the trench is formed to have a rounded shape by thermally oxidizing the inner surface of the trench.
본 발명의 바람직한 일실시예에 따르면, 상기 언더 컷 형상의 패턴 단면은 상기 패드 산화막의 일부를 습식 식각 공정에 의하여 제거함으로서 형성되는 것을 특징으로 한다.According to one preferred embodiment of the present invention, the undercut pattern cross section is formed by removing a part of the pad oxide film by a wet etching process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제10도 내지 제15도는 본 발명의 일실시예에 따라서 반도체 장치의 소자 분리 영역을 형성시키는 단계를 순차적으로 도시한 단면도이다.10 through 15 are cross-sectional views sequentially illustrating steps of forming an isolation region of a semiconductor device according to an exemplary embodiment of the present invention.
즉, 본 발명의 실시예에 따른 반도체 장치의 소자 분리 영역 형성 방법은 실리콘 기판(30)상에 제1산화막층(32)과 질화막층(34)을 순차적으로 형성시키는 단계와, 상기 질화막층(32) 및 제1산화막층(34)을 식각 공정에 의하여 소정 형상으로 패터닝시켜서 상기 실리콘 기판(30)의 일부를 노출시키는 단계와, 상기 질화막층(34)의 패턴을 식각 마스크로 하여서 노출된 상기 실리콘 기판(30)의 일부를 식각시켜서 트렌치(T)를 형성시키는 단계와, 식각 공정에 의하여 상기 트렌치(T) 상부의 에지 영역에 인접하는 상기 제1산화막층(32)의 일부를 제거하여 언더 컷 형상의 패턴 단면을 형성하는 단계와, 상기 질화막층(34)의 패턴을 통하여 노출된 상기 트렌치(T) 내부 표면을 열산화시켜서 소정 두께의 제2산화막층(32`)을 형성하는 단계와, 상기 트렌치(T) 내부 표면에 제2산화막층(32`)이 형성된 실리콘 기판(30)의 전면에 절연 물질을 소정 두께로 증착시켜서 상기 트렌치(T)를 충진시키고 있는 소자 분리막(36`)을 구비한 절연층(36)을 형성시키는 단계와, 평탄화 공정 및 식각 공정에 의하여 실리콘 기판(30)의 표면 및 소자 분리막(36`)을 노출시키는 단계로 이루어진다.That is, in the method of forming an isolation region of a semiconductor device according to an embodiment of the present invention, the method may include sequentially forming a first oxide layer 32 and a nitride layer 34 on a silicon substrate 30, and forming the nitride layer ( 32) patterning the first oxide layer 34 to a predetermined shape by an etching process to expose a portion of the silicon substrate 30, and exposing the pattern of the nitride layer 34 as an etching mask. Etching a portion of the silicon substrate 30 to form a trench T, and removing a portion of the first oxide layer 32 adjacent to an edge region of the upper portion of the trench T by etching. Forming a pattern cross section having a cut shape, and thermally oxidizing the inner surface of the trench T exposed through the pattern of the nitride layer 34 to form a second oxide layer 32 ′ having a predetermined thickness; Second acid on the inner surface of the trench (T) The insulating layer 36 having the device isolation layer 36 ′ filling the trench T is formed by depositing an insulating material to a predetermined thickness on the entire surface of the silicon substrate 30 on which the film layer 32 ′ is formed. And exposing the surface of the silicon substrate 30 and the device isolation layer 36 ′ by the planarization and etching processes.
먼저, 트렌치(T)가 형성된 실리콘 기판(30)을 단면 도시한 도 10을 참조하면, 실리콘 기판(30)의 표면상에 약 900℃ 내지 1300℃ 정도의 온도하에서 습식 산화시키는 열산화 공정에 의하여 약 100Å 내지 300Å 정도 두께의 제1산화막층(32)을 형성시키며 이러한 제1산화막층(32)은 이 후의 공정에 의하여 증착되는 질화막층(34)을 구성하는 실리콘 질화물(SiN)과 기판(30)을 구성하는 실리콘(Si)과의 열팽창 계수를 완충시키는 역할을 수행하게 된다.First, referring to FIG. 10, which illustrates a cross-sectional view of a silicon substrate 30 having a trench T formed thereon, by a thermal oxidation process of wet oxidation at a temperature of about 900 ° C. to 1300 ° C. on a surface of the silicon substrate 30. A first oxide layer 32 having a thickness of about 100 to 300 Å is formed, and the first oxide layer 32 forms a silicon nitride (SiN) and a substrate 30 constituting the nitride layer 34 deposited by a subsequent process. It serves to buffer the coefficient of thermal expansion with the silicon (Si) constituting the).
또한, 상기 제1산화층(32)상에 화학 기상 증착(CVD) 공정 또는 물리 기상 증착 공정과 같은 증착 공정에 의하여 실리콘 질화물(SiN)을 증착시켜서 약 500Å 내지 2000Å 정도 두께의 질화막층(34)을 형성시킨 후 가상선으로 표시되어 있는 바와 같이 상기 질화막층(34)상에 포토 레지스트(PR)를 소정 두께로 도포시킴으로서 형성된 감광층을 현상 및 노광에 의하여 소정 형상으로 패터닝시킨다.In addition, silicon nitride (SiN) is deposited on the first oxide layer 32 by a deposition process such as a chemical vapor deposition (CVD) process or a physical vapor deposition process to form a nitride film layer 34 having a thickness of about 500 kPa to 2000 kPa. After formation, the photosensitive layer formed by applying photoresist PR on the nitride film layer 34 to a predetermined thickness as indicated by a virtual line is patterned into a predetermined shape by development and exposure.
이 후에, 상기 감광층의 패턴을 식각 마스크로 하여서 노출된 상기 질화막층(34)의 일부 및 제1산화막층(32)의 일부를 반응성 이온 식각(RIE) 공정과 같은 건식 식각 공정에 의하여 제거하여 소정 형상으로 형성된 질화막층(34)의 패턴 및 제1산화막층(32)의 패턴을 형성시킨 후 상기 질화막층(34)상에 소정 형상의 패턴으로 잔존하는 상기 감광층을 제거한다.Thereafter, a portion of the nitride layer 34 and a portion of the first oxide layer 32 exposed by using the pattern of the photosensitive layer as an etching mask are removed by a dry etching process such as a reactive ion etching (RIE) process. After the pattern of the nitride film layer 34 formed in the predetermined shape and the pattern of the first oxide film layer 32 are formed, the photosensitive layer remaining in the pattern of the predetermined shape on the nitride film layer 34 is removed.
한편, 본 발명의 다른 실시예에 따르면, 감광막과 산화막의 접착 특성이 양호하다는 특성을 이용하여서 식각 마스크로 작용하는 감광막의 패턴을 원하는 형상으로 형성시키기 위하여 상기된 바와 같이 실리콘 기판(30)상에 제1산화막층(32) 및 질화막층(34)을 화학 기상 증착 공정과 같은 증착 공정에 의하여 순차적으로 적층 형성시킨 후 상기 질화막층(34)상에 화학 기상 증착 공정(CVD)에 의하여 고온 산화막층(HTO:도시되어 있지 않음)을 형성시키며 이 후에 상기 고온 산화막층(HTO)상에 포토 레지스트를 스핀 코팅에 의하여 소정 두께로 도포시키고 노광 및 현상에 의하여 상기 감광층을 소정 형상으로 패터닝시킨다.On the other hand, according to another embodiment of the present invention, on the silicon substrate 30 as described above in order to form a pattern of the photoresist film acting as an etch mask to a desired shape by using the property that the adhesion characteristics of the photoresist film and the oxide film is good. The first oxide layer 32 and the nitride layer 34 are sequentially laminated by a deposition process such as a chemical vapor deposition process, and then a high temperature oxide layer is formed on the nitride layer 34 by a chemical vapor deposition process (CVD). (HTO: not shown) is formed, after which the photoresist is applied to the high temperature oxide layer (HTO) to a predetermined thickness by spin coating, and the photosensitive layer is patterned into a predetermined shape by exposure and development.
여기에서, 상기 감광층의 패턴을 식각 마스크로하는 식각 공정에 의하여 노출된 상기 고온 산화막층의 일부를 제거함으로서 상기 고온 산화막층을 소정 형상으로 패터닝시키고 형성된 고온 산화막층의 패턴을 식각 마스크로 하여서 상기 질화막층(34)과 상기 제1산화막층(32)을 소정 형상으로 패터닝시킨다.Here, by removing a portion of the high temperature oxide layer exposed by an etching process using the pattern of the photosensitive layer as an etching mask, the high temperature oxide layer is patterned into a predetermined shape, and the pattern of the formed high temperature oxide layer is formed as an etching mask. The nitride film layer 34 and the first oxide film layer 32 are patterned into a predetermined shape.
이 후에, 식각 마스크로 작용하는 상기 질화막층(34)의 패턴 및 고온 산화막층의 패턴을 통하여 노출된 상기 실리콘 기판(30)의 일부는 플라즈마에 의한 반응성 이온 식각(RIE) 공정에 의하여 제거되며 그 결과 상기 실리콘 기판(30)에 소정의 선폭 및 깊이를 갖는 트렌치(T)를 형성시킨다.Thereafter, a portion of the silicon substrate 30 exposed through the pattern of the nitride film layer 34 and the high temperature oxide film layer serving as an etching mask is removed by a reactive ion etching (RIE) process by plasma. As a result, a trench T having a predetermined line width and depth is formed in the silicon substrate 30.
또한, 소정 선폭 크기의 트렌치(T)를 구비한 실리콘 기판(30)상에 잔존하는 제1산화막층(32)의 일부를 제거하는 것을 단면 도시한 도 11을 참조하면, 상기된 바와 같이 실리콘 기판(30)에 형성된 트렌치(T)를 통하여 상기 실리콘 기판(30)의 측벽뿐만 아니라 상기 제1산화막층(32)의 측벽이 노출된 상태에서 습식 식각 공정에 의하여 상기 트렌치(T) 상부의 에지 영역에 인접하는 상기 제1산화막층(32)의 일부를 제거하며 여기에서 상기 습식 식각 공정은 등방성 식각 특성을 갖는 공정으로서 불산(HF) 용액과 같은 식각 용액을 에천트로 사용한다.In addition, referring to FIG. 11 in which a portion of the first oxide layer 32 remaining on the silicon substrate 30 having the trench T having a predetermined line width is removed, the silicon substrate as described above is described. An edge region of the upper portion of the trench T by a wet etching process in which the sidewall of the first oxide layer 32 as well as the sidewall of the silicon substrate 30 are exposed through the trench T formed in the trench 30. A portion of the first oxide layer 32 adjacent to is removed, wherein the wet etching process uses an etching solution such as hydrofluoric acid (HF) solution as an etchant as a process having an isotropic etching characteristic.
한편, 상기 습식 식각 공정에 의하여 상기 트렌치(T)의 에지 영역은 상기 질화막(34)에 의한 언더 컷 형상으로 형성되며 이에 의해서 상기 질화막(34)의 에지 영역의 하단에 위치하는 실리콘 기판(30)의 일부 뿐만 아니라 상기 트렌치(T) 내부 표면을 구성하는 실리콘 기판(30)의 일부가 노출된다.Meanwhile, the edge region of the trench T may be formed under the cut shape by the nitride layer 34 by the wet etching process, and thus the silicon substrate 30 may be positioned at the lower end of the edge region of the nitride layer 34. A portion of the silicon substrate 30 constituting the inner surface of the trench T as well as a portion of the portion is exposed.
이 후에, 상기 실리콘 기판(30)에 형성된 트렌치(T) 내부 표면에 제2산화막층(32`)이 형성되는 것을 단면 도시한 도 12를 참조하면,상기 트렌치를 통하여 노출된 상기 실리콘 기판(30)의 일부는 열산화 공정에 의하여 산화되어서 상기 실리콘 기판(30)의 측벽으로부터 상기 트렌치(T)의 내부를 향하여 소정 부피로 팽창된 제2산화막층(32`)을 형성시키며 이러한 제2산화막층(32`)의 형상은 도 12에 확대 도시되어 있는 바와 같이 그의 일단부가 질화막층(34)에 의한 언더 컷 형상의 구조에 의하여 활성 영역의 안쪽으로 깊숙히 확장되어 있으므로 상기 실리콘 기판(30)의 에지 영역에서 소정의 곡률 반경으로 라운딩(rounding)된 구조로 이루어진다.Thereafter, referring to FIG. 12, in which a second oxide layer 32 ′ is formed on an inner surface of the trench T formed on the silicon substrate 30, the silicon substrate 30 exposed through the trench is illustrated. ) Is oxidized by a thermal oxidation process to form a second oxide layer 32 ′ expanded to a predetermined volume from the sidewall of the silicon substrate 30 toward the inside of the trench T, and the second oxide layer The shape of 32 'is enlarged in FIG. 12, and its edge is extended deeply into the active region by the undercut structure formed by the nitride film layer 34, so that the edge of the silicon substrate 30 is reduced. It has a structure rounded to a predetermined radius of curvature in the region.
한편, 상기 실리콘 기판(30)에 형성된 트렌치(T) 내부를 절연 물질로 충진시키는 것을 단면 도시한 도 13을 참조하면, 상기 질화막층(34)의 패턴을 통하여 노출된 상기 실리콘 기판(30)의 트렌치(T) 내부 표면을 구성하는 상기 제2산화막층(32`)상에 화학 기상 증착 공정에 의하여 절연 물질 특히 산화물을 적층시킴으로서 절연층(36)을 형성시키며 이러한 절연층(36)은 상기 트렌치(T) 내부를 충진시킬 뿐만 아니라 상기 질화막층(34)상에 소정 두께로 적층되어 있는 상태로 유지된다.Meanwhile, referring to FIG. 13, which is a cross-sectional view of filling the inside of the trench T formed in the silicon substrate 30 with an insulating material, the silicon substrate 30 exposed through the pattern of the nitride layer 34 is formed. An insulating layer 36 is formed by depositing an insulating material, particularly an oxide, on the second oxide layer 32 ′ forming the inner surface of the trench T by a chemical vapor deposition process, and the insulating layer 36 forms the trench. (T) Not only does it fill the inside, but is also kept on the nitride film layer 34 in a predetermined thickness.
한편, 평탄화 공정 및 식각 공정에 의하여 상기 질화막층(34)을 제거함으로서 상기 제1산화막층(32) 및 실리콘 기판(30)의 활성 영역을 분리시키기 위한 소자 분리막(36`)이 노출되어 있는 것을 단면 도시한 도 14를 참조하면, 상기 질화막층(34)상에 소정 두께로 존재하는 상기 절연층(36)을 화학 기계 연마 공정(CMP)에 의하여 제거하여서 상기 질화막층(34)을 평탄한 표면 상태로 노출시킨 후 상기 제1산화막층(32)상에 잔존하는 상기 질화막층(34)은 습식 식각 공정 또는 건식 식각 공정에 의하여 제거된다.Meanwhile, by removing the nitride layer 34 by a planarization process and an etching process, the device isolation layer 36 ′ for separating the active region of the first oxide layer 32 and the silicon substrate 30 is exposed. Referring to FIG. 14, a cross-sectional view shows that the nitride layer 34 is removed by the chemical mechanical polishing process (CMP) by removing the insulating layer 36 existing on the nitride layer 34 with a predetermined thickness. The nitride layer 34 remaining on the first oxide layer 32 after being exposed to is removed by a wet etching process or a dry etching process.
이때, 상기 식각 공정에 의하여 상기 질화막층(34)을 제거함과 동시에 상기 소자 분리막(36`)을 구성하는 산화물의 일부도 제거되며 그 결과 상기 실리콘 기판(30)상의 제1산화막층(32)이 노출될 뿐만 아니라 상기 소자 분리막(36`)의 표면이 노출되며 또한 도면상에 가상선으로 표시된 경계 영역에 의하여 상기 제1산화막층(32) 및 상기 소자 분리막(36`)과 분리되고 상기 트렌치 내부 표면을 구성하고 있는 상기 제2산화막층(32`)의 일부도 노출된다.In this case, the nitride layer 34 is removed by the etching process, and a part of the oxide constituting the device isolation layer 36 ′ is also removed. As a result, the first oxide layer 32 on the silicon substrate 30 is removed. In addition to being exposed, the surface of the device isolation layer 36` is exposed, and is separated from the first oxide layer 32 and the device isolation layer 36` by the boundary region indicated by a virtual line in the drawing, and is formed in the trench. A part of the second oxide film layer 32 'constituting the surface is also exposed.
이 후에, 평탄한 표면상태의 실리콘 기판(30) 및 소자 분리막(36`)이 노출되어 있는 것을 도시한 도 15를 참조하면, 습식 식각 공정 또는 건식 식각 공정에 의하여 상기 실리콘 기판(30)상에 잔존하는 상기 제1산화막층(32)을 제거하며 이와 동시에 상기 실리콘 기판(30)의 전면에 노출된 상기 소자 분리막(36`)의 일부 표면 및 상기 제2산화막층(32`)의 일부 표면도 제거되어서 상기 실리콘 기판(30)의 표면과 상기 소자 분리막(36`)의 표면이 평탄한 표면 상태로 노출되고 여기에서, 상기 제2산화막층(32`)은 상기 소자 분리막(36`)을 구성하는 조성 물질과 동일한 조성 물질로 이루어져 있으므로 도면상에 구분시키지 않는다.Subsequently, referring to FIG. 15, in which the silicon substrate 30 and the device isolation layer 36 ′ of the flat surface state are exposed, the silicon substrate 30 remains on the silicon substrate 30 by a wet etching process or a dry etching process. The first oxide layer 32 is removed, and at the same time, a part surface of the device isolation layer 36 ′ and a part surface of the second oxide layer 32 ′ exposed to the entire surface of the silicon substrate 30 are also removed. The surface of the silicon substrate 30 and the surface of the device isolation film 36 ′ are exposed in a flat surface state, wherein the second oxide layer 32 ′ constitutes the device isolation film 36 ′. It is made of the same composition material as the material and is not divided on the drawing.
이상, 상기 내용은 첨부 도면을 참조하여 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.In the above description, only the exemplary embodiments of the present invention will be described with reference to the accompanying drawings, and those skilled in the art to which the present invention pertains may make modifications and changes to the present invention without changing the gist of the present invention. .
따라서, 본 발명에 따르면, 상기된 바와 같은 소자 분리 영역 형성 공정에 의하여 트렌치(T)의 에지 영역에 인접하는 상기 실리콘 기판(30)의 측면이 노출되지 않은 상태로 유지된 프로파일을 구성시키므로 이 후의 공정에 의하여 상기 실리콘 기판(30)의 활성 영역상에 게이트 산화막 및 게이트를 형성시킬 때 상기 게이트 산화막의 적층 두께를 일정하게 유지시킴으로서 게이트 산화막의 내압이 감소되는 것을 방지시키고 또한 누설 전류의 발생을 방지시켜서 드레인 전류 대 게이트 전압 특성 곡선에서 험프 현상이 발생하는 것을 방지시키며 또한 트렌치 내부 표면의 물리적 손상을 보상시켜줌으로서 필드 에지에서 결함을 방지시켜 반도체 소자의 동작 특성을 향상시킨다.Therefore, according to the present invention, since the side surface of the silicon substrate 30 adjacent to the edge region of the trench T is constituted by the device isolation region forming process as described above, since the profile remains unexposed, When the gate oxide film and the gate are formed on the active region of the silicon substrate 30 by the process, the lamination thickness of the gate oxide film is kept constant to prevent the breakdown voltage of the gate oxide film from being reduced and also prevent the occurrence of leakage current. This prevents humps from occurring in the drain current vs. gate voltage characteristic curve, and compensates for physical damage to the trench internal surfaces to prevent defects at the field edges, thereby improving the operating characteristics of the semiconductor device.
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1996
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980054456A (en) * | 1996-12-27 | 1998-09-25 | 김영환 | Device Separator Formation Method of Semiconductor Device |
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