KR19990077091A - 가변 입력 가중치를 가지는 반도체 뉴런 - Google Patents

Abstract

본 발명은 가변 입력 가중치를 가지는 반도체 뉴런에 관한 것이다.

본 발명은, 입력 전극이 전계 효과 MOS 트랜지스터(NT)의 전류를 제어하는 전위를 가지는 플로팅 게이트(FG)에 용량적으로 커플링되며, 각각의 뉴런 입력에 접속된 부분 전극의 총 표면적이 뉴런 입력의 각 가중치에 대응하도록 각각의 뉴런 입력(E1,..,D4)이 부분 전극(1,...,7)에 접속될 수 있는 상태의 반도체 뉴런에 관계된다. 본 발명은 높은 처리 속도의 하드웨어를 소프트웨어 뉴런의 융통성을 결합시킨다.

Description

가변 입력 가중치를 가지는 반도체 뉴런

데이터 처리, 특히 비디오 및 오디오 분야에서의 데이터 처리에 있어서, 신경망 회로의 역할이 증가되는 추세에 있다. 이러한 신경망 회로의 기본 엘리먼트는 뉴런이며, 가장 간단한 예로 다수의 입력은 가변 가중치와 함께 단일 출력 상에서 작용하며, 출력의 신호는 개별적으로 가중치 적용된 모든 입력이 특정 임계치를 넘거나 또는 그 이하인지를 상이한 논리 상태로 간주한다. 학습 능력을 가지며, 특히 반복된 수행에 의해 연속적으로 그들의 질을 향상시킬 수 있기 때문에, 신경망 회로는 뇌와 약간 유사하다. 현재, 뉴런은 대부분 소프트웨어를 사용하여 형성된다. 그러나, 보다 빠르고 더 많이 복잡한 신경망 회로의 분야에 대하여, 많은 경우에는 하드웨어를 사용하여 뉴런을 구현하는 것을 요구하지만, 이것은 여러 분야에 적용하는 데에 있어서, 매우 증가된 문제를 갖는다. 예를 들어 이미지 처리에서 더욱 요구되는 분야는 매우 높은 처리 속도를 요구하며, 이는 실제적으로 하드웨어의 해결책을 사용하여서만 해결될 수 있다.

매우 작은 면적 및 중요한 부분적 기능, 예를 들어 다수의 입력에 대한 논리적 커플링 및 임계 값 형성과 같은 기능을 가지는 컴포넌트가, 1992년 IEEE Transaction on Electron Device, Vol. 39, No.9 1444 내지 1454 페이지에 개시되었다. 이러한 경우의 단점은 개별적인 입력이 상이하게 가중치 처리될 수 없고 또 입력의 가중치 처리는 융통적으로 변화될 수 없다는 것이다.

본 발명의 목적은, 작은 칩 면적과 높은 처리 속도를 가지는 반도체 뉴런이 입력에 대한 가변 가중 처리를 허용하도록 한 반도체 뉴런 및 해당 드라이브를 제공하는 것이다.

본 발명의 목적은 청구항 1항의 특징부, 즉 다수의 부분 전극(1,...,7)으로 이루어진 적어도 하나의 입력 전극은 전계 효과 MOS 트랜지스터(NT)의 전류를 제어하는 전위를 가지는 플로팅 게이트(FG)로 신호 전송을 위해 용량적으로 커플링되며, 각각의 뉴런 입력(E1,...,E4)은 상기 각각의 뉴런 입력에 접속된 상기 부분 전극의 총 표면적이 각 뉴런 입력의 가중치에 대응하도록 상기 다수개의 부분 전극의 부분 전극에 접속되는 반도체 뉴런에 따라 달성된다. 종속항은 유용한 본 발명의 개선물에 관한 것이다.

본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.

본 발명은 반도체 뉴런에 관한 것이다.

도 1은 본 발명에 따른 반도체 뉴런에 대한 블록 회로도.

도 2는 본 발명에 따른 다수의 반도체 뉴런을 가지는 회로 및 제어 회로 뿐만 아니라 추가의 주변 회로를 도시한 블록 회로도.

도 3은 도 2의 제어 회로에 대한 블록 회로도.

도 1은 본 발명에 따른, 플로팅 게이트(FG)를 구비한 MOS 전계 효과 트랜지스터(NT)를 포함하는 반도체 뉴런의 블록 회로도를 도시하며, 상기 플로팅 게이트는 대응 전극 및 개별적인 부분 전극(1,....,7)에 의해 개별적으로 형성된 입력 캐패시터의 공통 대응 전극을 나타낸다. 이러한 경우 부분 전극의 개수는 사실상 임의로 선택할 수 있다. 이러한 경우, 플로팅 게이트는 예를 들어 반도체 기판과 부분 전극으로부터 산화물 층에 의해 전기적으로 절연된 제 1 폴리실리콘에 의해 형성된다. 이러한 경우 상기 부분 전극은 상부에 놓인 제 2 폴리실리콘 층으로 형성되며, 콘택 홀(K)을 통해 전기적으로 접속된다. 각각의 부분 전극(1,...,7)은 각기 관련된 멀티플렉서(M1,...,M7)의 출력에 접속된다. 각 멀티플렉서의 입력은 뉴런 입력(E_i또는 E₁,...,E₄)과 접속되며, 이때 각각의 멀티플렉서는 하나의 부분 전극에 하나의 뉴런 입력을 정확하게 접속시킨다. 입력의 개수는 사실상 임의적이지만, 실제 실험상으로는 부분 전극의 개수보다 적다. 멀티플렉서(M1,...,M7)는 제어 회로에서 형성되고 뉴런 입력의 개수에 의존하여 1 또는 심지어 1 이상의 비트 폭을 가지는 제어 신호(S_i, 또는 S1,..., S7)에 의해 구동된다.

도 1에 도시된 실시예에 있어서, 7개의 부분 전극 및 4개의 뉴런 입력(E1,...E4)이 제공되며, 멀티플렉서(M1,...,M7)에 의해, 상기 전극(1,6)은 뉴런 입력(E1)에 접속되며, 상기 전극(2,5)은 뉴런 입력(E3)에 접속되고, 전극(3,4)은 뉴런 입력(E2)에 접속되며, 단일 입력 전극(7)은 뉴런 입력(E4)에 접속된다. 전극(1,...,7) 모두가 동일한 표면적을 가지는 한, 이러한 뉴런 입력에 관련하여, 캐패시터 표면 및 그에 따른 커플링 캐패시터가 뉴런 입력(E4)의 커플링 캐패시터와 비교하여 두 배가 되기 때문에, 뉴런 입력(E1,E2 및 E3)은 뉴런 입력(E4)의 가중치 의 두 배로 계산된다.

그러나, 개별적인 전극이 서로 다른 면적을 가지며, 이에 따라 본질적으로 상이한 가중치를 가지는 것도 가능하다. 예를 들어 입력 전극(1,.,3)에 대한 가중치가 1이고, 입력 전극(4,5)의 가중치가 2이고 입력 전극(6)의 가중치는 3이며 입력 전극(7)의 가중치가 4라면, 입력 전반에 대한 가중치의 분배 상태에 관하여 동일한 전극 면적을 가지는 배열보다 정교한 단계 변화를 가지는 것이 가능하다. 도 1에 따른 멀티플렉서에 대한 스위치의 위치 및 제시된 입력 전극의 가중치 분배 상태를 사용한다면, 입력(E1)은 1+3=4의 가중치를 수신하며, 입력(E2)은 1+2=3의 가중치를 수신하며, 입력(E3)은 1+2=3의 가중치를 수신하고 입력(E4)은 4의 가중치를 수신한다.

사용 가능한 하드웨어를 충분히 사용하기 위해, 뉴런 입력의 임의의 가중치에 대하여 뉴런 입력에 직접 접속된 모든 부분 전극의 총 표면적이 실질적으로 제공된 모든 부분 전극의 총 표면적과 항상 동일한 것이 유용하다.

도 2는 예로서, k개의 뉴런(NEURON₁,...,NEURON_k)을 가지는 뉴런 회로(NSCH)를 개략적으로 도시한다. 이러한 뉴런은 뉴런을 사용한 바람직한 형태의 신경망 회로(NSCH)의 입력 신호(IN)와 출력 신호(OUT)에도 접속된 회로망(NV)을 통해 상호 링크된다. 신경 회로(NSCH)가 입력의 개수, 입력 전극의 개수 또는 멀티플렉서의 개수 및 사용 가능한 가중치 분배 상태와 관련하여 동일하게 구성되도록 필연적으로 요구되지 않고, 신호 처리 신경 회로(NSCH) 이외에도 각 뉴런의 멀티플렉서를 제어하기 위한 제어 신호(S₁,..,S_k)를 생성하는 k개의 제어 회로(NSB₁,..,NSB_k)가 존재한다. 제어 회로(NSB₁,..,NSB_k)는 하나의 제어기(CONT)에 접속되며, 각각의 제어 회로는 자신의 어드레스(ADR)를 통하여 제어기에 의해 개별적으로 어드레싱 가능하며, 각 뉴런의 멀티플렉서(M1,...,Mn)를 세팅하기 위한 데이터(DAT)가 개별적으로 어드레싱된 제어 회로로 전송되는 것도 가능하다.

동작 모드를 설명하기 위해, 우선적으로 회로(NSCH)의 모든 뉴런은 입력 전반에 걸친 부분 전극의 가중치의 분배 상태에 대한 특정 상태를 가진다는 것이 가정된다. 관련 가중치 및 입력의 개수와 함께 입력 전극의 개수와 같은 모든 뉴런의 구성뿐만 아니라 이러한 상태는 제어기(CONT)에 알려진다. 신경 회로(NSCH)의 학습 단계 동안, 특정 입력 신호(IN)가 인가될 때, 신경 회로(NSCH)는 특정 출력 신호(OUT)를 형성한다. 상기 출력 신호(OUT)는 계산 유니트(BEW)에 의해 계산되며, 상기 계산 유니트가 동일한 칩 상에 하드웨어적으로 형성될 수 있으나, 이것은 필수적인 것은 아니다. 상기 계산 유니트는 출력 신호에 대한 계산 결과를 제어기(CONT)로 전송한다. 불만족스러운 결과의 경우, 상기 제어기는 자신이 상기 상태 및 뉴런의 구성을 인지하기 때문에, 새로운 상태를 계산하고, 제어 회로(NSB₁,..,NSB_k)로 필수 데이터를 전송한다. 도 3에 도시된 바와 같이, 신경 회로(NSCH)로 이루어진 전체 회로의 이러한 구성을 사용한 장점은 비교적 작은 경비와 작은 요구 공간으로 제어 회로(NSB)를 형성하는 것이 가능하며, 전체 회로의 한 부분에서 뉴런에 대해 세팅되는 상태를 계산하기 위한, 하나의 중앙 지능 유니트(single central intelligent unit), 즉 제어기(CONT)를 가지는 것은 필수적이다.

예로서, 도 3은 어드레스 디코더(ADRDEC)를 가지는 제어 회로, 데이터 접속 유니트(DATA_CON), 클록 접속 유니트(CLK_CON) 및 래치를 가지는 시프트 레지스터(SREG)를 도시하며, 데이터(DAT) 및 제어기(CONT)로부터의 클록 신호(CLK)가 어드레스(ADR)에 따라 각 뉴런의 멀티플렉서를 위한 제어 신호(S_i)를 자신의 측에서 형성하는 시프트레지스터로 인가되는 것을 가능하게 한다. 스테이지의 개수 및 그에 따른 시스트 레지스터의 출력의 개수는 뉴런의 멀티플렉서를 완전히 제어하기 위해 요구되는 비트의 수와 동일하다. 시프트레지스터의 병렬 출력은 뉴런의 멀티플렉서를 위한 드라이브 신호를 형성한다.

도 1에 따른 뉴런의 경우, 14-스테이지의 시프트레지스터가 요구된다. 시프트레지스터의 각 스테이지에 데이터를 기입하기 위해, 클럭 신호(CLK)에 의해 트리거될 때 시프트레지스터의 1 비트 폭 데이터 입력에는 제 1 스테이지로 이송되는 데이터가 제공되는 것이 필수적이다. 다음 트리거시, 상기 데이터는 다음의 단계로 이송되는 반면에, 데이터 입력에서 현재 사용 가능한 현재 데이터가 독출되어 제 1 스테이지로 인가되는 등의 기능이 수행된다.

그러나, 제어 회로(NSB)에 각각 할당되는 시프트레지스터의 데이터 및 클럭은 제어 회로(CONT)가 해당 회로(NSB)의 어드레스 디코더의 어드레스와 부합되는 어드레스 라인 상의 어드레스를 선택하는 동안에만 인에이블 된다. 제어 회로(NSB)를 위해 이러한 타입의 구조를 사용한 장점은 회로에 대한 지출이 허용 가능한 한계 내에서 유지되는 반면에 제어기(CONT)를 제어 회로(NSB₁,...,NSB_k2)에 접속시키기 위한 라인 수가 과도하지 않다는 것이다.

본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와 같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.

Claims (6)

1. 반도체 뉴런에 있어서,

   다수의 부분 전극(1,...,7)으로 이루어진 적어도 하나의 입력 전극은 전계 효과 MOS 트랜지스터(NT)의 전류를 제어하는 전위를 가지는 플로팅 게이트(FG)로 신호 전송을 위해 용량적으로 커플링되며,

   각각의 뉴런 입력(E1,...,E4)은 상기 각각의 뉴런 입력에 접속된 상기 부분 전극의 총 표면적이 각 뉴런 입력의 가중치에 대응하도록 상기 다수개의 부분 전극의 부분 전극에 접속되는 것을 특징으로 하는 반도체 뉴런.
2. 제 1 항에 있어서, 각각의 뉴런의 상기 부분 전극(1,...,7)은 상이한 전극 표면적을 가지는 것을 특징으로 하는 반도체 뉴런.
3. 제 1 항에 있어서, 상기 입력 전극의 부분 전극(1,...,7)은 멀티플렉서(M1,...M7)를 통해 뉴런 입력(E_i)에 접속되는 것을 특징으로 하는 반도체 뉴런.
4. 제 3 항에 있어서, 각각의 뉴런(N₁,...,N_k)은 각각의 제어 회로(NSB₁,...,NSB_k)에 의해 구동되며, 모든 제어 회로에는 단일 제어기(CONT)로부터 어드레스(ADR), 데이터(DAT) 및 클록 신호(CLK)가 인가되는 것을 특징으로 하는 반도체 뉴런.
5. 제 4 항에 있어서, 각각의 뉴런에 접속된 각각의 제어 회로에는 어드레스 디코더(ADRDEC), 데이터 접속 유니트(DATA_CON), 클록 접속 회로(CLK_CON) 및 시프트레지스터(SREG)가 설비되며, 상기 데이터(DAT) 및 클록 신호(CLK)가 어드레스(ADR)의 기능에 따라 각각의 뉴런의 상기 멀티플렉서를 위한 제어 신호(S_i)를 생성하는 상기 시프트레지스터로 인가되는 것을 가능케 하는 것을 특징으로 하는 반도체 뉴런.
6. 제 4 항 또는 제 5 항에 있어서, 상기 뉴런 입력의 임의의 가중치에 대하여, 각 뉴런의 뉴런 입력에 접속된 모든 부분 전극의 총 표면적이 각 뉴런의 모든 부분 전극의 총 표면적의 크기와 항상 동일하도록, 상기 제어기에 의해 상기 각각의 제어 회로에 어드레스 및 데이터가 제공되는 것을 특징으로 하는 반도체 뉴런.